JPH06203559A - チャージポンプ回路 - Google Patents

Abstract

(57)【要約】 【構成】 第１の節点Ｎ３と第１の信号端子φ1 間に接
続された第１のキャパシタ５と、第２の節点Ｎ４と第２
の信号端子φ2 間に接続された第２のキャパシタ６と、
第１の節点Ｎ３と第２の節点Ｎ４間に接続された第１の
スイッチング素子７ａと、第２の節点Ｎ４と第３の節点
Ｖppに接続された第２のスイッチング素子７ｂと、その
ドレインを電源電圧Ｖccに、ソースを第１の節点Ｎ３
に、ゲートを第２の節点Ｎ４に接続された第１のトラン
ジスタ２を備えた。 【効果】 電源電圧が低い時、従来のチャージポンプ回
路よりも高い電圧を発生できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、チャージポンプ回路
に関するものであり、特に、ＤＲＡＭ等の半導体チップ
上に搭載され、チップ内部で高電圧を発生するものにお
いて、チップの電源電圧が低い場合でも高電圧を発生で
きるようにしたものに関する。

【０００２】

【従来の技術】図９は、例えばSimp on VLSI Circuit d
igest of technical papers,pp.17-18，June 1990 に示
された従来のチャージポンプ回路である。図において、
４２は電源ＶccおよびノードＮ１間に接続されゲートが
電源Ｖccに接続されたｎ型ＭＯＳＦＥＴ、４３はこのｎ
型ＭＯＳＦＥＴ４２に並列に接続されたｎ型ＭＯＳ・Ｆ
ＥＴであり、そのゲートはノードＮ２に接続されてい
る。４７はその一端が上記ノードＮ１に接続され他端に
クロック信号φ1 が入力されるキャパシタ、４４は電源
Ｖccおよび上記ノードＮ２間に接続されたｎ型ＭＯＳＦ
ＥＴであり、そのゲートは上記ノードＮ１に接続されて
いる。４５はこのｎ型ＭＯＳＦＥＴ４４と並列に接続さ
れたｎ型ＭＯＳＦＥＴであり、そのゲートは電源Ｖccに
接続されている。４８はその一端が上記ノードＮ２に接
続され他端にクロック信号φ2 が入力されるキャパシ
タ、４６は上記ノードＮ２とこのチャージポンプ回路の
出力ノードＶppとの間に接続されたｎ型ＭＯＳＦＥＴで
あり、そのゲートは上記ノードＮ２に接続されている。
またφ1 ，φ2 は、図１０に示されるように、“Ｈ”の
期間が互いにオーバーラップすることがないような波形
が繰り返し発生されるクロック信号である。

【０００３】次に動作について説明する。まず、初期状
態では、節点Ｎ１，Ｎ２，Ｖppの電位はそれぞれＶcc−
ＶTH，Ｖcc−ＶTH，Ｖcc−２ＶTHとなる。これは、節点
Ｎ１に関していえば、電源Ｖccの電位がトランジスタ４
２のしきい値電位ＶTH分降下して現れるからであり、節
点Ｎ２に関していえば、節点Ｎ１と同様に、電源Ｖccの
電位がトランジスタ４４のしきい値電位ＶTH分降下して
現れるからである。また、節点Ｖppに関していえば、節
点Ｎ２の電位Ｖcc−ＶTHがトランジスタ４６のしきい値
電圧ＶTH分降下して現れるためである。

【０００４】ここで、図１０のサイクル１において、ク
ロック信号φ1 が“Ｈ”となると、キャパシタ４７はそ
の両端の電位差を保持しようとするので、節点Ｎ１は２
Ｖcc−ＶTHとなる。この時、トランジスタ４４が導通す
るので、節点Ｎ２はＶccに充電される。次に、このサイ
クル１において、クロック信号φ2 が“Ｈ”となると、
トランジスタ４６が導通しない場合には、節点Ｎ２の電
位は２Ｖccとなるが、この場合は節点Ｖppの電位が２Ｖ
cc−ＶTHよりも低いので、トランジスタ４６が導通して
節点Ｖppの電位を上昇させる。また、節点Ｎ２の電位は
このときの節点Ｖppの電位よりトランジスタ４６のしき
い値電圧ＶTH分高いＶpp＋ＶTHとなる。これにより、次
のサイクル２においてクロック信号φ1 が“Ｈ”となる
と、節点Ｎ１は前回クロック信号φ1 が“Ｈ”となった
時よりも、節点Ｎ２の電位が上昇した分その電位が上昇
する。これ以降、サイクルが経過するにつれて節点Ｖpp
の電位が徐々に上昇し、これに伴ってクロック信号φ1
，φ2 が“Ｈ”となるごとに節点Ｎ１，Ｎ２の電位も
上昇するが、節点Ｖppの電位が２Ｖcc−ＶTHに到達する
と、クロック信号φ2 が“Ｈ”になっても、節点Ｎ２の
電位は２Ｖccなので、トランジスタ４６はもはや導通せ
ず、従って、節点Ｖppの電位は２Ｖcc−ＶTH以上には上
昇しない。

【０００５】

【発明が解決しようとする課題】従来のチャージポンプ
回路は、以上のように構成されているので、出力電圧が
２Ｖcc−ＶTHにしかならず、電源電圧Ｖccが低下した時
には、十分な大きさの出力電圧が得られないという問題
点があった。

【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、電源電圧が低下した時でも十
分な大きさの出力電圧が得られ、かつ、その消費電力を
低くできるチャージポンプ回路を得ることを目的とす
る。

【０００７】

【課題を解決するための手段】この発明に係るチャージ
ポンプ回路は、第１の節点と第１の信号端子間に接続さ
れた第１のキャパシタと、第２の節点と第２の信号端子
間に接続された第２のキャパシタと、前記第１の節点と
第２の節点の間に接続された第１のスイッチング素子
と、前記第２の節点と本回路の出力端子である第３の節
点の間に接続された第２のスイッチング素子と、そのド
レインを電源電圧に、ソースを第１の節点に、ゲートを
前記第２の節点に接続された第１のトランジスタとを備
えたものである。

【０００８】また、この発明に係るチャージポンプ回路
は、第１の節点と第１の信号端子間に接続された第１の
キャパシタ、第２の節点と第２の信号端子間に接続され
た第２のキャパシタ、前記第１の節点と第２の節点の間
に接続された第１のスイッチング素子、前記第２の節点
と本回路の出力端子である第３の節点の間に接続された
第２のスイッチング素子、そのドレインを電源電圧に、
ソースを第１の節点に、ゲートを前記第２の節点に接続
された第１のトランジスタを有するチャージポンプ回路
本体と、第４の節点と第３の信号端子間に接続された第
３のキャパシタ、そのドレインが電源電圧に、ソースが
前記第４の節点に接続された第２のトランジスタ、前記
第１のチャージポンプ回路本体の出力端子と前記第２の
トランジスタのゲートとの間を断続する第３のスイッチ
ング素子、前記第４の節点と前記出力端子間に接続され
た第４のスイッチング素子を有する第２のチャージポン
プ回路本体とを備えたものである。

【０００９】

【作用】この発明においては、第１の節点と第１の信号
端子間に第１のキャパシタを接続し、第２の節点と第２
の信号端子間に第２のキャパシタを接続し、前記第１の
節点と第２の節点間に第１のスイッチング素子を接続
し、前記第２の節点と本回路の出力端子である第３の節
点間に第２のスイッチング素子を接続し、電源電圧をド
レイン、前記第１の節点をソース、前記第２の節点をゲ
ートに接続した第１のトランジスタを設けたので、第１
の信号が０Ｖ、第２の信号がＶccの時、第１の節点は、
第１のトランジスタによって、Ｖccに充電されるので、
電源電圧が低い場合であっても、十分に高い電圧を発生
することができる。

【００１０】また、この発明においては、第１の節点と
第１の信号端子間に接続された第１のキャパシタ、第２
の節点と第２の信号端子間に接続された第２のキャパシ
タ、前記第１の節点と第２の節点の間に接続された第１
のスイッチング素子、前記第２の節点と本回路の出力端
子である第３の節点の間に接続された第２のスイッチン
グ素子、そのドレインを電源電圧に、ソースを第１の節
点に、ゲートを前記第２の節点に接続された第１のトラ
ンジスタを有する第１のチャージポンプ回路本体と、第
４の節点と第３の信号端子間に接続された第３のキャパ
シタ、そのドレインが電源電圧に、ソースが前記第４の
節点に接続された第２のトランジスタ、前記第１のチャ
ージポンプ回路本体の出力端子と前記第２のトランジス
タのゲートとの間を断続する第３のスイッチング素子、
前記第４の節点と前記出力端子間に接続された第４のス
イッチング素子を有する第２のチャージポンプ回路本体
とを設け、前記第３のスイッチング素子により、前記第
２のトランジスタのゲートとその出力端子間を断続する
ように構成したので、本回路が組み込まれた装置の低消
費電力化のために、駆動能力の大きい第１のチャージポ
ンプ回路本体をその待機時に停止するようにしても、装
置が活性状態になればすぐに第１のチャージポンプ回路
本体により高電圧を発生することができる。

【００１１】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は本発明の第１の実施例によるチャージポン
プ回路を示す図である。図において、１は電源Ｖccと節
点Ｎ３との間に接続され、ゲートが電源Ｖccに接続され
たｎ型ＭＯＳＦＥＴ、２はこのｎ型ＭＯＳＦＥＴと並列
に接続され、ゲートが節点Ｎ４に接続されたｎ型ＭＯＳ
ＦＥＴ、３は節点Ｎ３とＮ４の間に接続され、ゲートが
節点Ｎ３に接続されたｎ型ＭＯＳＦＥＴ、４は節点Ｎ４
と節点Ｖppの間に接続されゲートが節点Ｎ４に接続され
たｎ型ＭＯＳＦＥＴ、５は節点Ｎ３とクロック信号φ1
の入力端子との間に接続されたキャパシタ、６は節点Ｎ
４とクロック信号φ2 の入力端子との間に接続されたキ
ャパシタ、７ａ，７ｂはスイッチング素子で、それぞれ
ｎ型ＭＯＳＦＥＴ３，４により構成されている。

【００１２】次に動作について説明する。クロック信号
φ1 ，φ2 は、図２に示すような、互いにオーバーラッ
プすることなく繰り返される波形である。初期状態で
は、節点Ｎ３，Ｎ４，Ｖppの電位は、それぞれＶcc−Ｖ
TH，Ｖcc−２ＶTH，Ｖcc−３ＶTHとなる。これは節点Ｎ
３に関して言えば、電源Ｖccの電位がトランジスタ１の
しきい値電圧ＶTH分降下して現れるからであり、節点Ｎ
４に関して言えば、節点Ｎ３の電位Ｖcc−ＶTHがトラン
ジスタ３のしきい値電圧ＶTH分降下して現れるからであ
る。また、節点Ｖppに関して言えば節点Ｎ４の電位がト
ランジスタ４のしきい値電圧ＶTH分降下して現れるから
である。

【００１３】まず、図１１に示すようなサイクル１にお
いて、クロック信号φ1 が“Ｈ”となると、キャパシタ
５はその両端間の電位差を保持しようとするので、節点
Ｎ３の電位が上昇する。これにより、トランジスタ３，
４が導通して、節点Ｖppの電位が上昇し、Ｖa （＜Ｖc
c）になる。この時の節点Ｎ３，Ｎ４の電位はそれぞれ
トランジスタ４，３のしきい値ＶTH分ずつ高いＶa ＋２
ＶTH，Ｖa ＋ＶTHとなる。

【００１４】次に、クロック信号φ2 が“Ｈ”となる
と、キャパシタ６はその両端間の電位差を保持しようと
するので、節点Ｎ４の電位はＶa ＋ＶTHから上昇する。
これにより、トランジスタ４が導通して節点Ｖppの電位
が上昇してＶb （＞Ｖcc）となる。この時の節点Ｎ４の
電位はＶb ＋ＶTHとなるので、トランジスタ２の働きで
節点Ｎ３の電位はＶccに充電される。

【００１５】次のサイクル２でクロック信号φ1 が
“Ｈ”となれば、節点Ｎ３の電位はＶccから上昇するの
で、トランジスタ３が導通して節点Ｎ４の電位はＶd
（＞Ｖa ）に上昇する。次にクロック信号φ2 が“Ｈ”
となれば、節点Ｎ４の電位はさらに上昇するので、トラ
ンジスタ４が導通して節点Ｖppの電位が上昇し、Ｖa
（＞Ｖd ＞Ｖb ）となる。この時の節点Ｎ４の電位はＶ
e ＋ＶTHとなるので、トランジスタ２の働きで節点Ｎ３
の電位はＶccに充電される。

【００１６】次にクロック信号φ2 が“Ｌ”となると、
節点Ｎ４の電位はＶe ＋ＶTH−Ｖccとなる。以後、同様
にして、１サイクルの終わりの時点では節点Ｎ３はＶcc
に充電されている。

【００１７】サイクルが経過するにつれて、節点Ｖppの
電位は徐々に上昇するが、３Ｖcc−２ＶTHに到達したサ
イクルの終わりでは、節点Ｎ４の電位は、 Ｖe ＋ＶTH−Ｖcc＝３Ｖcc−２ＶTH＋ＶTH−Ｖcc＝２Ｖ
TH−Ｖcc となり、このときの節点Ｎ３の電位はＶccである。

【００１８】次のサイクルで、クロック信号φ1 が
“Ｈ”になると、節点Ｎ３の電位は２Ｖccとなるが、節
点Ｎ４の電位が２ＶTH−Ｖccなので、トランジスタ３は
導通せず、節点Ｖppの電位は変化しない。

【００１９】次にクロック信号φ2 が“Ｈ”になると、
節点Ｎ４の電位は２Ｖcc−ＶTHから３Ｖcc−ＶTHに上昇
するが、この時、トランジスタ４は導通しないので、も
はや節点Ｖppの電位は変化しない。従って、節点Ｖppの
電位は３Ｖcc−２ＶTH以上には上昇しない。

【００２０】その後クロック信号φ2 が“Ｌ”になる
と、節点Ｎ４の電位は、３Ｖcc−ＶTHから２Ｖcc−ＶTH
に戻る。以後、節点Ｎ４の電位は、２Ｖcc−ＶTHと３Ｖ
cc−ＶTHの間を変動するようになる。

【００２１】このように、本実施例によれば、回路の出
力は、３Ｖcc−２ＶTHとなり、図９に示す従来の回路に
比べて、Ｖcc−ＶTHだけ出力電位が高くなる。このた
め、電源電圧が低下した時でも十分な大きさの出力電圧
が得られる。

【００２２】実施例２．図３は、本発明の第２の実施例
によるチャージポンプ回路を示す図である。この実施例
は第１の実施例におけるスイッチング素子として、バイ
ポーラ・ダイオードを用いたものである。

【００２３】図３において、１は電源Ｖccと節点Ｎ３と
の間に接続され、ゲートが電源Ｖccに接続されたｎ型Ｍ
ＯＳＦＥＴ、２はこのｎ型ＭＯＳＦＥＴと並列に接続さ
れ、ゲートが節点Ｎ４に接続されたｎ型ＭＯＳＦＥＴ、
８は節点Ｎ３にアノードが、節点Ｎ４にカソードが接続
されたバイポーラ・ダイオード、９は節点Ｎ４にアノー
ドが、節点Ｖppにカソードが接続されたバイポーラ・ダ
イオード、５は節点Ｎ３とクロック信号φ1 の入力端子
との間に接続されたキャパシタ、６は節点Ｎ４とクロッ
ク信号φ2 の入力端子との間に接続されたキャパシタ、
７ｃ，７ｄはスイッチング素子で、それぞれバイポーラ
・ダイオード８，９により構成されている。

【００２４】次に動作について説明する。クロック信号
φ1 ，φ2 は、図２に示すような、互いにオーバーラッ
プすることなく繰り返される波形である。初期状態で
は、節点Ｎ３，Ｎ４，Ｖppの電位は、それぞれＶcc−Ｖ
TH，Ｖcc−２ＶTH，Ｖcc−３ＶTHとなる。これは節点Ｎ
３に関して言えば、電源Ｖccの電位がトランジスタ１の
しきい値電圧ＶTH分降下して現れるからであり、節点Ｎ
４に関して言えば、節点Ｎ３の電位Ｖcc−ＶTHがトラン
ジスタ３のしきい値電圧ＶTH分降下して現れるからであ
る。また、節点Ｖppに関して言えば節点Ｎ４の電位がト
ランジスタ４のしきい値電圧ＶTH分降下して現れるから
である。

【００２５】まず、図１１に示すようなサイクル１にお
いて、クロック信号φ1 が“Ｈ”となると、キャパシタ
５はその両端間の電位差を保持しようとするので、節点
Ｎ３の電位が上昇する。これにより、バイポーラ・ダイ
オード８，９が導通して、節点Ｖppの電位が上昇し、Ｖ
a （＜Ｖcc）になる。この時の節点Ｎ３，Ｎ４の電位は
それぞれバイポーラ・ダイオード９，８のしきい値ＶTH
分ずつ高いＶa ＋２ＶTH，Ｖa ＋ＶTHとなる。

【００２６】次に、クロック信号φ2 が“Ｈ”となる
と、キャパシタ５はその両端間の電位差を保持しようと
するので、節点Ｎ４の電位はＶa ＋ＶTHから上昇する。
これにより、バイポーラ・ダイオード９が導通して節点
Ｖppの電位が上昇してＶb （＞Ｖcc）となる。この時の
節点Ｎ４の電位はＶb ＋ＶTHとなるので、トランジスタ
２の働きで節点Ｎ３の電位はＶccに充電される。

【００２７】次のサイクルでクロック信号φ1 が“Ｈ”
となれば、節点Ｎ３の電位はＶccから上昇するので、バ
イポーラ・ダイオード８が導通して節点Ｎ４の電位はＶ
d （＞Ｖa ）に上昇する。次に信号φ2 が“Ｈ”となれ
ば、節点Ｎ４の電位はさらに上昇するので、バイポーラ
・ダイオード９が導通して節点Ｖppの電位が上昇してＶ
e （＞Ｖd ＞Ｖe ）となる。この時の節点Ｎ４の電位は
Ｖe ＋ＶTHとなるので、トランジスタ２の働きで節点Ｎ
３の電位はＶccに充電される。

【００２８】次にクロック信号φ2 が“Ｌ”となると、
節点Ｎ４の電位はＶe ＋ＶTH−Ｖccとなる。以後、同様
にして、１サイクルの終わりの時点では節点Ｎ３はＶcc
に充電されている。

【００２９】サイクルが経過するにつれて、節点Ｖppの
電位は徐々に上昇するが、３Ｖcc−２ＶTHに到達したサ
イクルの終わりでは、節点Ｎ４の電位は、 Ｖe ＋ＶTH−Ｖcc＝３Ｖcc−２ＶTH＋ＶTH−Ｖcc＝２Ｖ
TH−Ｖcc となり、このときの節点Ｎ３の電位はＶccである。

【００３０】次のサイクルで、クロック信号φ1 が
“Ｈ”になると、節点Ｎ３の電位は２Ｖccとなるが、節
点Ｎ４の電位が２ＶTH−Ｖccなので、バイポーラ・ダイ
オード８は導通せず、節点Ｖppの電位は変化しない。

【００３１】次にクロック信号φ2 が“Ｈ”になると、
節点Ｎ４の電位は２Ｖcc−ＶTHから３Ｖcc−ＶTHに上昇
するが、この時、バイポーラ・ダイオード９は導通しな
いので、もはや節点Ｖppの電位は変化しない。従って、
節点Ｖppの電位は３Ｖcc−２ＶTH以上には上昇しない。

【００３２】その後クロック信号φ2 が“Ｌ”になる
と、節点Ｎ４の電位は、３Ｖcc−ＶTHから２Ｖcc−ＶTH
に戻る。以後、節点Ｎ４の電位は、２Ｖcc−ＶTHと３Ｖ
cc−ＶTHの間を変動するようになる。

【００３３】このような、本実施例の動作，効果は図１
に示す実施例１と同様である。即ち、本実施例によれ
ば、回路の出力は、３Ｖcc−２ＶTHとなり、図９に示す
従来の回路に比べて、Ｖcc−ＶTHだけ出力電位が高くな
る。このため、電源電圧が低下した時でも十分な大きさ
の出力電圧が得られる。

【００３４】実施例３．図４は、本発明の第３の実施例
によるチャージポンプ回路を示す図である。この実施例
は、第１の実施例におけるスイッチング素子７ｂに代え
て、例えば、IEEE JOURNAL OF SOLID STATE CIRCUITS V
ol.26,No.8，August 1991 p.1171〜 p.1175 に示され
る、７ｅのようなスイッチング回路を用いたものであ
る。

【００３５】この図４のスイッチング回路７ｅにおい
て、１０は節点Ｎ４と節点Ｖpp間に接続されたｐ型ＭＯ
ＳＦＥＴであり、ゲートは節点Ｎ５に、バックゲートは
節点Ｖppにそれぞれ接続されている。１１は節点Ｖppと
節点Ｎ５の間に接続されたｐ型ＭＯＳＦＥＴであり、ゲ
ートは節点Ｎ６に、バックゲートは節点Ｖppにそれぞれ
接続されている。１２は節点Ｖppと節点Ｎ６の間に接続
されたｐ型ＭＯＳＦＥＴであり、ゲートは節点Ｎ５に、
バックゲートは節点Ｖppにそれぞれ接続されている。１
３は節点Ｎ５とグランド間に接続されたｎ型ＭＯＳＦＥ
Ｔであり、ゲートにクロック信号φ3 が入力されてい
る。また、１４は節点Ｎ６とグランド間に接続されたｎ
型ＭＯＳＦＥＴであり、ゲートにクロック信号φ4 が入
力されている。

【００３６】図４の信号φ1 ，φ2 ，φ3 ，φ4 は、図
５に示すような波形が繰り返すクロック信号であり、ク
ロック信号φ1 ，φ2 はその“Ｈ”の期間が互いにオー
バーラップしない波形である。また、クロック信号φ3
はその“Ｈ”の期間がクロック信号φ2 の“Ｈ”の期間
に含まれる波形であり、クロック信号φ4 はその“Ｌ”
の期間がクロック信号φ3 の“Ｈ”の期間を含み、かつ
その“Ｌ”の期間がクロック信号φ2 の“Ｈ”の期間に
含まれる波形である。

【００３７】次にその動作について説明する。初期状態
では、節点Ｎ３，Ｎ４，Ｖppの電位は、それぞれＶcc−
ＶTH，Ｖcc−２ＶTH，Ｖcc−３ＶTHとなる。これは節点
Ｎ３に関して言えば、電源Ｖccの電位がトランジスタ１
のしきい値電圧ＶTH分降下して現れるからであり、節点
Ｎ４に関して言えば、節点Ｎ３の電位Ｖcc−ＶTHがトラ
ンジスタ３のしきい値電圧ＶTH分降下して現れるからで
ある。また、節点Ｖppに関して言えば節点Ｎ４の電位が
トランジスタ４のしきい値電圧ＶTH分降下して現れるか
らである。

【００３８】まず、スイッチング回路７ｅが図１に示す
ような１個のトランジスタで構成されているものとす
る。この時、図１１に示すようなサイクル１において、
クロック信号φ1 が“Ｈ”となると、キャパシタ５はそ
の両端間の電位差を保持しようとするので、節点Ｎ３の
電位が上昇する。これにより、スイッチング素子７ａ，
７ｅが導通して、節点Ｖppの電位が上昇し、Ｖa （＜Ｖ
cc）になる。この時の節点Ｎ３，Ｎ４の電位はそれぞれ
スイッチング素子７ａ，７ｅのしきい値ＶTH分ずつ高い
Ｖa ＋２ＶTH，Ｖa ＋ＶTHとなる。

【００３９】次に、クロック信号φ2 が“Ｈ”となる
と、キャパシタ５はその両端間の電位差を保持しようと
するので、節点Ｎ４の電位はＶa ＋ＶTHから上昇する。
これにより、スイッチング素子７ｅが導通して節点Ｖpp
の電位が上昇してＶb （＞Ｖcc）となる。この時の節点
Ｎ４の電位はＶb ＋ＶTHとなるので、トランジスタ２の
働きで節点Ｎ３の電位はＶccに充電される。

【００４０】次のサイクルでクロック信号φ1 が“Ｈ”
となれば、節点Ｎ３の電位はＶccから上昇するので、ス
イッチング素子７ａが導通して節点Ｎ４の電位はＶd に
上昇する。次に信号φ2 が“Ｈ”となれば、節点Ｎ４の
電位はさらに上昇するので、スイッチング素子７ｅが導
通して節点Ｖppの電位が上昇してＶe となる。この時の
節点Ｎ４の電位はＶe ＋ＶTHとなるので、トランジスタ
２の働きで節点Ｎ３の電位はＶccに充電される。

【００４１】次にクロック信号φ2 が“Ｌ”となると、
節点Ｎ４の電位はＶe ＋ＶTH−Ｖccとなる。以後、同様
にして、１サイクルの終わりの時点では節点Ｎ３はＶcc
に充電されている。

【００４２】サイクルが経過するにつれて、節点Ｖppの
電位は徐々に上昇するが、３Ｖcc−２ＶTHに到達したサ
イクルの終わりでは、節点Ｎ４の電位は、 Ｖe ＋ＶTH−Ｖcc＝３Ｖcc−２ＶTH＋ＶTH−Ｖcc＝２Ｖ
TH−Ｖcc となり、このときの節点Ｎ３の電位はＶccである。

【００４３】次のサイクルで、クロック信号φ1 が
“Ｈ”になると、節点Ｎ３の電位は２Ｖccとなるが、節
点Ｎ４の電位が２ＶTH−Ｖccなので、スイッチング素子
７ａは導通せず、節点Ｖppの電位は変化しない。

【００４４】次にクロック信号φ2 が“Ｈ”になると、
節点Ｎ４の電位は２Ｖcc−ＶTHから３Ｖcc−ＶTHに上昇
するが、この時、スイッチング素子７ｅは導通しないの
で、もはや節点Ｖppの電位は変化しない。従って、節点
Ｖppの電位は３Ｖcc−２ＶTH以上に上昇しない。

【００４５】その後クロック信号φ2 が“Ｌ”になる
と、節点Ｎ４の電位は、３Ｖcc−ＶTHから２Ｖcc−ＶTH
に戻る。以後、節点Ｎ４の電位は、２Ｖcc−ＶTHと３Ｖ
cc−ＶTHの間を変動するようになる。以上の動作は図１
の回路と同様である。

【００４６】以下、スイッチング素子７ｅの構成が、こ
の図４に示す通りのものとすると、この、節点Ｎ４の電
位が３Ｖcc−ＶTHとなっている時に、クロック信号φ3
が“Ｈ”となると、これにより、トランジスタ１３がオ
ンするので、節点Ｎ５が０Ｖとなる。これにより、トラ
ンジスタ１０がオンするので、節点Ｎ４の電位が節点Ｖ
ppに出力される。

【００４７】また、クロック信号φ3 が“Ｈ”かつクロ
ック信号φ4 が“Ｌ”となるとき、トランジスタ１４は
オフし、節点Ｎ５が０Ｖであるため、トランジスタ１２
がオンし、節点Ｎ６は“Ｈ”となり、トランジスタ１１
はオフしている。

【００４８】次に、クロック信号φ4 が“Ｈ”となる
と、トランジスタ１４がオンするので、節点Ｎ６が０Ｖ
となり、これによりトランジスタ１１がオンし、節点Ｎ
５が“Ｈ”となるので、トランジスタ１０は非導通とな
り、節点Ｎ４の電位２ＶCC−ＶTHは節点Ｖppには出力さ
れない。

【００４９】また、クロック信号φ3 が“Ｌ”かつクロ
ック信号φ4 が“Ｈ”となるとき、トランジスタ１３は
オフし、節点Ｎ５が“Ｈ”となるため、トランジスタ１
２もオフする。

【００５０】このように、信号φ1 ，φ2 の働きで、図
４の節点Ｎ４は、図１の場合と同じく、定常状態では２
Ｖcc−ＶTHと３Ｖcc−ＶTHの間を変動するようになる
が、本実施例ではスイッチング素子７ｅとしてスイッチ
ング回路を用いるようにしたので、３Ｖcc−ＶTHの電圧
を出力することができ、この実施例では、図１，図３の
ように、スイッチング素子を使用した場合における、し
きい値電圧ＶTH分の降下をなくすることができる。

【００５１】実施例４．なお、図１，図３，図４の構成
では、節点Ｎ３をＶccに充電するために節点Ｎ４をトラ
ンジスタ２のゲートに接続したが、図８に示すような別
のチャージポンプ回路５６を用いることにより、クロッ
ク信号の最初のサイクルから所要の昇圧電圧が得られる
ように構成してもよい。

【００５２】この図８において、４９は電源Ｖccと節点
Ｎ１９との間に接続され、ゲートが電源Ｖccに接続され
たｎ型ＭＯＳＦＥＴ、５０はこのｎ型ＭＯＳＦＥＴと並
列に接続され、ゲートが節点Ｎ２０に接続されたｎ型Ｍ
ＯＳＦＥＴ、５１は節点Ｎ１９とＮ２０の間に接続さ
れ、ゲートが節点Ｎ１９に接続されたｎ型ＭＯＳＦＥ
Ｔ、５６は節点Ｎ１９とクロック信号φ1 の入力端子と
の間に接続されたキャパシタ、５７は節点Ｎ２０とクロ
ック信号φ2 の入力端子との間に接続されたキャパシタ
である。

【００５３】また、以下の構成は図１の回路に相当する
ものであり、５２は電源Ｖccと節点Ｎ１１との間に接続
され、ゲートが電源Ｖccに接続されたｎ型ＭＯＳＦＥ
Ｔ、５３はこのｎ型ＭＯＳＦＥＴと並列に接続され、ゲ
ートが節点Ｎ２０に接続されたｎ型ＭＯＳＦＥＴ、５４
は節点Ｎ１１とＮ１２の間に接続されゲートが節点Ｎ１
１に接続されたｎ型ＭＯＳＦＥＴ、５５は節点Ｎ１２と
節点Ｖppの間に接続されゲートが節点Ｎ１２に接続され
たｎ型ＭＯＳＦＥＴ、５８は節点Ｎ１１とクロック信号
φ1 の入力端子との間に接続されたキャパシタ、５９は
節点Ｎ１２とクロック信号φ2 の入力端子との間に接続
されたキャパシタである。

【００５４】次に動作について説明する。図１の節点Ｎ
３は、節点Ｎ４にゲートが接続されたトランジスタ２で
電源電圧に充電されるが、節点Ｖppに重い負荷が接続さ
れた時、節点Ｎ４はなかなか最終電圧に到達しない。そ
の理由は、図１のキャパシタ６の容量をＣとすると、ク
ロック信号φ1 が“Ｈ”，クロック信号φ2 が“Ｌ”の
とき、節点Ｖppの電位をＶa とすると、節点Ｎ４の電位
はＶa ＋ＶTHなので、クロック信号φ1 が“Ｌ”，クロ
ック信号φ2 が“Ｈ”となったときの節点Ｖppの電位Ｖ
x は、節点Ｖppの容量をＣp とすると、 Ｖa ・Ｃp ＋（Ｖa ＋ＶTH）・Ｃ＝Ｖx ・Ｃp ＋（Ｖx
＋ＶTH−Ｖcc）・Ｃ ∴Ｖx ＝ Ｖa ＋（Ｖcc／（１＋（Ｃp ／Ｃ））） であり、節点Ｖppの電位の変化量は、（１／（１＋（Ｃ
p ／Ｃ）））なので、Ｖppの負荷容量Ｃp が大きい時、
Ｖppの変化量は小さく、このため最終電位にはなかなか
到達しないからである。

【００５５】そこで、図８のように、本来のチャージポ
ンプ回路とは別のチャージポンプ回路５６を設け、この
チャージポンプ回路５６の出力を図１のトランジスタ２
に相当するトランジスタ５３のゲートに入力するような
構成にすると、図８の節点Ｎ２０は、すぐに最終電圧の
３Ｖcc−ＶTHにすみやかに到達するため、図８の節点Ｎ
１１は、Ｖppの負荷が重い場合でも、すぐにＶccに充電
されるようになる。このため、図８の節点Ｖppはすみや
かに最終電圧に到達することができる。

【００５６】その理由は、節点Ｎ２０の静電容量は小さ
いので、上述のように、クロック信号φ1 ，φ2 の繰り
返しサイクル数が小さいうちに、節点Ｎ１０は最終電位
２Ｖcc−ＶTHにすみやかに到達する。すると、クロック
信号φ1 が“Ｌ”のときに節点Ｎ１１が充電される電位
が高くなるので、キャパシタ５８からトランジスタ５
４，５５を介して節点Ｖppに供給される電荷量が大きく
なるからである。

【００５７】実施例５．次に、本発明の回路を、低消費
電力化を配慮して変形した構成について説明する。図６
は、本発明の第５の実施例によるチャージポンプ回路を
示す図である。図において、チャージポンプ回路Ａは実
施例１で既に示したものと同様の回路である。図におい
て、１５は電源Ｖccと節点Ｎ３との間に接続され、ゲー
トが電源Ｖccに接続されたｎ型ＭＯＳＦＥＴ、１６はこ
のｎ型ＭＯＳＦＥＴと並列に接続され、ゲートが節点Ｎ
４に接続されたｎ型ＭＯＳＦＥＴ、１７は節点Ｎ３とＮ
４の間に接続され、ゲートが節点Ｎ３に接続されたｎ型
ＭＯＳＦＥＴ、１８は節点Ｎ４と節点Ｖppの間に接続さ
れゲートが節点Ｎ４に接続されたｎ型ＭＯＳＦＥＴ、２
４は節点Ｎ３とクロック信号φ1 の入力端子との間に接
続されたキャパシタ、２５は節点Ｎ４とクロック信号φ
2 の入力端子との間に接続されたキャパシタ、７ｆ，７
ｇはスイッチング素子で、それぞれｎ型ＭＯＳＦＥＴ１
７，１８により構成されている。

【００５８】また、チャージポンプ回路Ｂにおいて、２
８は節点Ｖppと節点Ｎ８の間に接続されたｐ型ＭＯＳＦ
ＥＴであり、ゲートは節点Ｎ９に接続されている。２９
は節点Ｖppと節点Ｎ９の間に接続されたｐ型ＭＯＳＦＥ
Ｔであり、ゲートは節点Ｎ８に接続されている。１９は
節点Ｎ８とグランド間に接続されたｎ型ＭＯＳＦＥＴで
あり、ゲートには／ＲＡＳ信号が入力されている。ま
た、２０は節点Ｎ９とグランド間に接続されたｎ型ＭＯ
ＳＦＥＴであり、ゲートには／ＲＡＳ信号がインバータ
４９により反転されて入力されている。２１は電源Ｖcc
と節点Ｎ７の間に接続されたｎ型ＭＯＳＦＥＴであり、
ゲートは節点Ｎ９に接続されている。２６は一端が節点
Ｎ７に接続され他端にクロック信号φ3 が入力されるキ
ャパシタである。

【００５９】また７ｈはこの実施例で用いるスイッチン
グ素子であり、このスイッチング素子７ｈにおいて、４
０は節点Ｎ７と節点Ｖppとの間に接続されたｐ型ＭＯＳ
ＦＥＴであり、ゲートは節点Ｎ１０に、バックゲートは
節点Ｖppにそれぞれ接続されている。４１は節点Ｎ１０
と節点Ｖpp間に接続されたｐ型ＭＯＳＦＥＴであり、ゲ
ートは節点Ｎ１１に、バックゲートは節点Ｖppにそれぞ
れ接続されている。４２は節点Ｎ１１と節点Ｖpp間に接
続されたｐ型ＭＯＳＦＥＴであり、ゲートは節点Ｎ１０
に、バックゲートは節点Ｖppにそれぞれ接続されてい
る。４３は節点Ｎ１０とグランド間に接続されたｎ型Ｍ
ＯＳＦＥＴであり、ゲートにクロック信号φ4 が入力さ
れている。また、４４は節点Ｎ１１とグランド間に接続
されたｎ型ＭＯＳＦＥＴであり、インバータ４５により
反転されたクロック信号φ4 がゲートに入力されてい
る。

【００６０】また、６０は節点Ｖppの電位のレベルを検
出するレベルディテクタ、６１はリング発振器であり、
一端がレベルディテクタ６０の出力に接続された、遅延
の大きい２入力ＮＡＮＤゲート３０と、この２入力ＮＡ
ＮＤゲート３０の出力を入力とし、その出力がこの２入
力ＮＡＮＤゲート３０の他端に接続された、遅延の大き
い反転増幅器３１，３２，３３，３４の直列接続体とか
ら構成されている。また、３５は２入力ＮＡＮＤゲート
３０の出力と反転増幅器３３の出力を入力とし、クロッ
クφ1 を発生する２入力ＡＮＤゲート、３６は２入力Ｎ
ＡＮＤゲート３０の出力と反転増幅器３３の出力を入力
とし、クロックφ2 を発生する負論理の２入力ＮＡＮＤ
ゲートである。

【００６１】また、３７ａ，３７ｂ，３７ｃ，３７ｄは
相互に直列に接続された、遅延の大きい反転増幅器であ
り、反転増幅器３７ａには、この回路が搭載されたＤＲ
ＡＭの／ＲＡＳ信号が入力されている。また、３８は反
転増幅器３７ａと３７ｄの出力を入力とし、クロックφ
3 を発生する２入力ＡＮＤゲート、３９は反転増幅器３
７ｂと３７ｃの出力を入力とし、クロックφ4 を発生す
る負論理の２入力ＮＡＮＤゲートである。

【００６２】次に動作について説明する。この図６の回
路は例えば、ＤＲＡＭのワード線電位発生回路として用
いることができる。即ち、ＤＲＡＭでは、その高速化と
動作の安定化のために、ワード線が選択された時、ワー
ド線を電源電圧以上に昇圧するようにしている。そこ
で、この図６の回路は、電源電圧以上に昇圧された電圧
を発生し、これをワード線に供給する回路として用いる
ことができる。

【００６３】ＤＲＡＭの待機時に信号／ＲＡＳは“Ｈ”
である。６０は、高電圧Ｖppのレベルを検知するレベル
ディテクタで、例えば、節点ＶppがＶcc＋ＶTHより高い
時は、その検知信号φe は“Ｌ”，ＶppがＶcc＋ＶTHよ
り低い時はその検知信号φeは“Ｈ”となる。

【００６４】図７の時刻ｔ0 において、電源を投入する
と、レベルディテクタ６０の出力φe は“Ｈ”となる。
これにより、リング発振器６１が動作を開始し、クロッ
ク信号φ1 ，φ2 を発生する。このリング発振器６１は
これを構成する２入力ＮＡＮＤゲート３０およびインバ
ータ３１〜３４が遅延付きのゲートであるので、それぞ
れの出力波形が図１２に示すようになり、これにより互
いにオーバーラップすることのないクロック信号φ1 ，
φ2 を発生するものである。そして、このクロック信号
φ1 ，φ2 により、チャージポンプ回路Ａが動作するた
め、高電圧を発生すべき節点Ｖppのレベルが上昇する。

【００６５】時刻ｔ1 において、高電圧Ｖppが、Ｖcc＋
ＶTHに到達すると、レベルディテクタ６０の出力φe が
“Ｌ”となり、リング発振器６１の動作が停止するた
め、クロック信号φ1 ，φ2 が発生せず、チャージポン
プ回路Ａは作動しない。これにより、リング発振器６１
およびチャージポンプ回路Ａで消費される電力は０とな
る。

【００６６】／ＲＡＳ信号が時刻ｔ2 に“Ｌ”となっ
て、このチャージポンプ回路を搭載したＤＲＡＭが動作
をはじめると、ワード線を駆動するために消費された電
荷を補充するために、チャージポンプ回路Ｂを駆動す
る。

【００６７】以下、チャージポンプ回路Ｂの構成および
動作について説明する。仮に、チャージポンプ回路Ｂ
が、チャージポンプ回路Ａと同じ回路構成を持つものと
する。この場合、その初期状態では、節点Ｎ３，Ｎ４，
Ｖppの電位は、それぞれＶcc−ＶTH，Ｖcc−２ＶTH，Ｖ
cc−３ＶTHとなる。これは節点Ｎ３に関して言えば、電
源Ｖccの電位がトランジスタ１のしきい値電圧ＶTH分降
下して現れるからであり、節点Ｎ４に関して言えば、節
点Ｎ３の電位Ｖcc−ＶTHがトランジスタ３のしきい値電
圧ＶTH分降下して現れるからである。また、節点Ｖppに
関して言えば節点Ｎ４の電位がトランジスタ４のしきい
値電圧ＶTH分降下して現れるからである。

【００６８】まず、図１１に示すようなサイクル１にお
いて、クロック信号φ1 が“Ｈ”となると、キャパシタ
５はその両端間の電位差を保持しようとするので、節点
Ｎ３の電位が上昇する。これにより、トランジスタ３，
４が導通して、節点Ｖppの電位が上昇し、Ｖa （＜Ｖc
c）になる。この時の節点Ｎ３，Ｎ４の電位はそれぞれ
トランジスタ４，３のしきい値ＶTH分ずつ高いＶa ＋２
ＶTH，Ｖa ＋ＶTHとなる。

【００６９】次に、クロック信号φ2 が“Ｈ”となる
と、キャパシタ５はその両端間の電位差を保持しようと
するので、節点Ｎ４の電位はＶa ＋ＶTHから上昇する。
これにより、トランジスタ４が導通して節点Ｖppの電位
が上昇してＶb （＞Ｖcc）となる。この時の節点Ｎ４の
電位はＶb ＋ＶTHとなるので、トランジスタ２の働きで
節点Ｎ３の電位はＶccに充電される。

【００７０】次のサイクルでクロック信号φ1 が“Ｈ”
となれば、節点Ｎ３の電位はＶccから上昇するので、ト
ランジスタ３が導通して節点Ｎ４の電位はＶd に上昇す
る。次に信号φ2 が“Ｈ”となれば、節点Ｎ４の電位は
さらに上昇するので、トランジスタ４が導通して節点Ｖ
ppの電位が上昇してＶe となる。この時の節点Ｎ４の電
位はＶe ＋ＶTHとなるので、トランジスタ２の働きで節
点Ｎ３の電位はＶccに充電される。

【００７１】次にクロック信号φ2 が“Ｌ”となると、
節点Ｎ４の電位はＶe ＋ＶTH−Ｖccとなる。これ以後、
同様にして、１サイクルの終わりの時点では節点Ｎ３は
Ｖccに充電されている。

【００７２】サイクルが経過するにつれて、節点Ｖppの
電位は徐々に上昇するが、３Ｖcc−２ＶTHに到達したサ
イクルの終わりでは、節点Ｎ４の電位は、 Ｖe ＋ＶTH−Ｖcc＝３Ｖcc−２ＶTH＋ＶTH−Ｖcc＝２Ｖ
TH−Ｖcc となり、このときの節点Ｎ３の電位はＶccである。

【００７３】次のサイクルで、クロック信号φ1 が
“Ｈ”になると、節点Ｎ３の電位は２Ｖccとなるが、節
点Ｎ４の電位が２ＶTH−Ｖccなので、トランジスタ３は
導通せず、節点Ｖppの電位は変化しない。

【００７４】次にクロック信号φ2 が“Ｈ”になると、
節点Ｎ４の電位は２Ｖcc−ＶTHから３Ｖcc−ＶTHに上昇
するが、この時、トランジスタ４は導通しないので、節
点Ｖppは変化しない。従って、節点Ｖppの電位はもはや
３Ｖcc−２ＶTH以上に上昇しない。

【００７５】クロック信号φ2 が“Ｌ”になると、節点
Ｎ４の電位は、３Ｖcc−ＶTHから２Ｖcc−ＶTHに戻る。
以後、節点Ｎ４の電位は、２Ｖcc−ＶTHと３Ｖcc−ＶTH
の間を変動するようになる。

【００７６】このように、チャージポンプ回路Ｂが図１
のチャージポンプ回路と同じ構成であったとすると、回
路の出力に３Ｖcc−２ＶTHが発生するまで、信号φ4 ，
φ3を複数サイクル以上印加しなければならず、時刻ｔ4
から始まる、次の動作サイクルまでに高電圧Ｖppのレ
ベルを回復できないという問題がある。

【００７７】そこで、図６のチャージポンプ回路Ｂを同
図に示すような構成とする。この図６において、トラン
ジスタ１９，２０，２８，２９、インバータ４６により
第３のスイッチング素子７ｈを、トランジスタ４０，４
１，４２，４３，４４、インバータ４５により第４のス
イッチング素子７ｉを構成する。

【００７８】次に、その動作について説明する。待機時
の／ＲＡＳ信号が“Ｈ”の時に、トランジスタ１９はオ
ンし、節点Ｎ８の電位は０Ｖとなる。一方、インバータ
４９により／ＲＡＳ信号は反転して“Ｌ”となるため、
トランジスタ２０はオフする。節点Ｎ８の電位が０Ｖで
あることにより、トランジスタ２９がオンする。このよ
うに、第３のスイッチング素子を導通させ、節点Ｎ９を
高電位Ｖppにすると、トランジスタ２１がオンして節点
Ｎ７は電源電圧Ｖccに充電される。この節点Ｎ７の電位
が電源電圧Ｖccに等しくなるのは、節点Ｎ９の電位はＶ
ppに等しいため、この電位がＶcc＋ＶTH以上の場合に
は、トランジスタ２１が導通して、節点Ｎ７の電位をＶ
ccとするからである。

【００７９】次に／ＲＡＳ信号が“Ｌ”となって、信号
φ3 がＶccとなると、節点Ｎ７の電位は２Ｖccとなる。
そこで、クロック信号φ4 が“Ｈ”となったことによ
り、トランジスタ４３がオンして、節点Ｎ５が０Ｖとな
り、トランジスタ４０がオンする。一方、インバータ４
５によりクロック信号φ4 が反転されて“Ｌ”となり、
トランジスタ４４はオフして節点Ｎ６は“Ｈ”となるの
で、トランジスタ４１はオフする。また、節点Ｎ５が０
Ｖとなることにより、トランジスタ４２がオンする。こ
のようにして、第４のスイッチング素子７ｉを導通させ
ると、節点Ｖppに２Ｖccが出力される。これは、上述の
ように、節点Ｖppの電位がＶcc＋ＶTHよりも高い場合
は、節点Ｎ７の初期値がＶccとなるので、クロック信号
φ3 が“Ｈ”（＝Ｖcc）となった時には、節点Ｎ７の電
位は２Ｖccとなるからである。

【００８０】このように、ＤＲＡＭの待機時にはＶppの
電荷は消費しないので、チャージポンプ回路Ｂに比べて
駆動能力が大きいチャージポンプ回路（以下、大ポンプ
と称す）Ａの動作に従って節点Ｖppのレベルは上昇して
いくが、節点Ｖppのレベルが所定のレベルに達したと
き、レベルディテクタ６０の出力φe が“Ｌ”となって
クロック信号φ1 ，φ2 が停止するので、大ポンプＡの
動作が停止する。一旦、その動作が停止すると、リーク
により節点Ｖppのレベルが所定のレベルより低くなるま
で、その状態を維持するので、ＤＲＡＭのスタンバイ時
には大ポンプは殆ど停止したままである。

【００８１】このように、本実施例によれば、低消費電
力化のために大ポンプＡを待機時に停止するようにして
も、／ＲＡＳ信号が“Ｌ”レベルとなって、ＤＲＡＭが
動作をはじめると、すぐに、チャージポンプ回路Ｂが、
２Ｖccを発生するので、消費した電荷を補うことができ
る。これにより、チャージポンプ回路Ａを常時動作させ
なくてもよいため、消費電力をおさえることができる。

【００８２】

【発明の効果】以上のように、本発明に係るチャージポ
ンプ回路によれば、第１の節点と第１の信号端子間に接
続された第１のキャパシタと、第２の節点と第２の信号
端子間に接続された第２のキャパシタと、前記第１の節
点と前記第２の節点の間に接続された第１のスイッチン
グ素子と、前記第２の節点と本回路の出力端子である第
３の節点の間に接続された第２のスイッチング素子と、
そのドレインを電源電圧に、ソースを前記第１の節点
に、ゲートを前記第２の節点に接続された第１のトラン
ジスタとを備えたので、電源電圧が低いときでも、充分
な、高電圧が発生できるという効果がある。

【００８３】また、本発明に係るチャージポンプ回路に
よれば、第１の節点と第１の信号端子間に接続された第
１のキャパシタ、第２の節点と第２の信号端子間に接続
された第２のキャパシタ、前記第１の節点と前記第２の
節点間に接続された第１のスイッチング素子、前記第２
の節点と本回路の出力端子である第３の節点間に接続さ
れた第２のスイッチング素子、そのドレインが電源電圧
に、ソースが前記第１の節点に、ゲートが前記第２の節
点に接続された第１のトランジスタを有する第１のチャ
ージポンプ回路本体と、第４の節点と第３の信号端子間
に接続された第３のキャパシタ、そのドレインが電源電
圧に、ソースが前記第４の節点に接続された第２のトラ
ンジスタ、前記第１のチャージポンプ回路本体の出力端
子と前記第２のトランジスタのゲートとの間を断続する
第３のスイッチング素子、前記第４の節点と前記出力端
子間に接続された第４のスイッチング素子を有する第２
のチャージポンプ回路本体とを備え、前記第３のスイッ
チング素子により、前記第２のトランジスタのゲートと
その出力端子間を断続するように構成したので、本チャ
ージポンプ回路が組み込まれた装置の低消費電力化のた
めに、駆動能力が大きい第１のチャージポンプ回路本体
を装置の待機時に停止するようにしても、装置が活性状
態になればすぐに、第１のチャージポンプ回路本体が高
電圧を発生することができるという効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるチャージポンプ
回路を示す回路図である。

【図２】この発明の第１の実施例の動作を示すタイミン
グ図である。

【図３】この発明の第２の実施例によるチャージポンプ
回路を示す回路図である。

【図４】この発明の第３の実施例によるチャージポンプ
回路を示す回路図である。

【図５】この発明の第３の実施例の動作を示すタイミン
グ図である。

【図６】この発明の第４の実施例によるチャージポンプ
回路を示す回路図である。

【図７】この発明の第４の実施例の動作を示すタイミン
グ図である。

【図８】この発明の第５の実施例によるチャージポンプ
回路を示す回路図である。

【図９】従来のチャージポンプ回路を示す回路図であ
る。

【図１０】従来の動作を示すタイミング図である。

【図１１】この発明の第１の実施例の動作を示すタイミ
ング図である。

【図１２】この発明の第４の実施例のリング発振器の動
作を示すタイミング図である。

【図１３】この発明の第４の実施例のクロック発生器の
動作を示すタイミング図である。

【符号の説明】

２，３，４，１６，１７，１８，２１ ｎ型ＭＯＳ Ｆ
ＥＴ ５，６，２４，２５，２６ キャパシタ ８，９ バイポーラ・ダイオード ７ａ，７ｂ，７ｆ，７ｇ，７ｈ スイッチング素子 Ｎ３，Ｎ４，Ｖpp，Ｎ７ 節点 Ａ，Ｂ チャージポンプ回路 φ1 ，φ2 ，φ3 クロック信号 ２８，２９ ｐ型ＭＯＳ ＦＥＴ １９，２０ ｎ型ＭＯＳ ＦＥＴ ４６ インバータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の節点と第１の信号端子間に接続さ
   れた第１のキャパシタと、 第２の節点と第２の信号端子間に接続された第２のキャ
   パシタと、 前記第１の節点と前記第２の節点間に接続された第１の
   スイッチング素子と、 前記第２の節点と本回路の出力端子である第３の節点間
   に接続された第２のスイッチング素子と、 そのドレインが電源電圧に、ソースが前記第１の節点
   に、ゲートが前記第２の節点に接続された第１のトラン
   ジスタとを備えたことを特徴とするチャージポンプ回
   路。
2. 【請求項２】 第１の節点と第１の信号端子間に接続さ
   れた第１のキャパシタ、 第２の節点と第２の信号端子間に接続された第２のキャ
   パシタ、 前記第１の節点と前記第２の節点間に接続された第１の
   スイッチング素子、 前記第２の節点と本回路の出力端子である第３の節点間
   に接続された第２のスイッチング素子、 そのドレインが電源電圧に、ソースが前記第１の節点
   に、ゲートが前記第２の節点に接続された第１のトラン
   ジスタを有する第１のチャージポンプ回路本体と、 第４の節点と第３の信号端子間に接続された第３のキャ
   パシタ、 そのドレインが電源電圧に、ソースが前記第４の節点に
   接続された第２のトランジスタ、 前記第１のチャージポンプ回路本体の出力端子と前記第
   ２のトランジスタのゲートとの間を断続する第３のスイ
   ッチング素子、 前記第４の節点と前記出力端子間に接続された第４のス
   イッチング素子を有する第２のチャージポンプ回路本体
   とを備えたことを特徴とするチャージポンプ回路。