JPS6050000B2 - Ｍｉｓ電界効果型半導体回路装置 - Google Patents
Ｍｉｓ電界効果型半導体回路装置Info
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- JPS6050000B2 JPS6050000B2 JP53117944A JP11794478A JPS6050000B2 JP S6050000 B2 JPS6050000 B2 JP S6050000B2 JP 53117944 A JP53117944 A JP 53117944A JP 11794478 A JP11794478 A JP 11794478A JP S6050000 B2 JPS6050000 B2 JP S6050000B2
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- substrate voltage
- oscillation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明はＭＩＳ電界効果型半導体集積回路装置に内蔵さ
れる基板電圧発生回路に関する。
れる基板電圧発生回路に関する。
ＭＩＳ電界効果型半導体集積回路装置においては、その
性能を充分に発揮するために基板に逆方向（ｎチャンネ
ルＭＯＳＦＥＴを形成したＰ形基板の場合は負、Ｐチャ
ンネルＭＯＳＦＥＴを形成したｎ型基板の場合は正）の
電圧すなわち基板電圧を印加することが行なわれる。
性能を充分に発揮するために基板に逆方向（ｎチャンネ
ルＭＯＳＦＥＴを形成したＰ形基板の場合は負、Ｐチャ
ンネルＭＯＳＦＥＴを形成したｎ型基板の場合は正）の
電圧すなわち基板電圧を印加することが行なわれる。
この基板電圧の印加により、ＭＯＳＦＥＴ、、ＭＯＳキ
ャパシタなどのＭＯＳ素子の接合容量の低下、しきい値
電圧ＶＴＨの安定性向上、基板電圧変動に対するしきい
値電圧の変動ΔＶ、Ｈ（基板効果）の低下、デイプレツ
シヨン型ＭＯＳ素子のリーク電流防止、等の効果を得る
ことができる。本来は、基板電圧は、半導体集積回路装
置の外部から端子を介して供給されているのが一般的で
あつたが、近年基板電圧発生回路を半導体集積回路装置
内に直接内蔵する方法がとられ始めている。この場合、
基本的には、奇数個のインバーター回路を連鎖状に連結
することにより発振回路と、この発振回路の出力を受け
、基板電圧を発生する整流回路と、この両者の回路を接
続するコンデン・サーから構成される。
ャパシタなどのＭＯＳ素子の接合容量の低下、しきい値
電圧ＶＴＨの安定性向上、基板電圧変動に対するしきい
値電圧の変動ΔＶ、Ｈ（基板効果）の低下、デイプレツ
シヨン型ＭＯＳ素子のリーク電流防止、等の効果を得る
ことができる。本来は、基板電圧は、半導体集積回路装
置の外部から端子を介して供給されているのが一般的で
あつたが、近年基板電圧発生回路を半導体集積回路装置
内に直接内蔵する方法がとられ始めている。この場合、
基本的には、奇数個のインバーター回路を連鎖状に連結
することにより発振回路と、この発振回路の出力を受け
、基板電圧を発生する整流回路と、この両者の回路を接
続するコンデン・サーから構成される。
第１図に、その回路構成を示しており、これについてそ
の動作原理を説明する。
の動作原理を説明する。
第１図の発振回路は、３個のインバーターから成つてお
り、電源が入つている時には、常に回路フ定数によつて
決まる周波数で発振する自己発振機能をもつている。
り、電源が入つている時には、常に回路フ定数によつて
決まる周波数で発振する自己発振機能をもつている。
この発振回路の出力ノードＮｉは、コンデンサーＣに直
結、もしくは、増巾器を通してつながれており、コンデ
ンサーＣの反対側のノードＮ２５は、Ｇｎｄ（接地電位
）がソースとなつているＭＩＳＦＥＴＱ７のゲートとド
レインに、およびＶＢＢ（基板電位）がゲートとドレイ
ンになつているＭＩＳＦＥＴＱ８のソースにつながつて
いる。
結、もしくは、増巾器を通してつながれており、コンデ
ンサーＣの反対側のノードＮ２５は、Ｇｎｄ（接地電位
）がソースとなつているＭＩＳＦＥＴＱ７のゲートとド
レインに、およびＶＢＢ（基板電位）がゲートとドレイ
ンになつているＭＩＳＦＥＴＱ８のソースにつながつて
いる。
動作原理について、第２図のタイミングに従つて説明す
る。なお、本発明は、ｎチャンネルＭＩＳＦＥＴによつ
て構成された回路について説明を行うが、Ｐチャンネル
ＭＩＳ型については、電圧符号の正負を入れ換るだけて
同様である。
る。なお、本発明は、ｎチャンネルＭＩＳＦＥＴによつ
て構成された回路について説明を行うが、Ｐチャンネル
ＭＩＳ型については、電圧符号の正負を入れ換るだけて
同様である。
Ｎ１が低レベルから高レベルに振れると、Ｎ２はコンデ
ンサＣによる容量結合により高レベルになるが、ＭＩＳ
ＦＥＴＱ７のしきい値電圧■ＴＨ以上の電位になるとこ
のＭＩＳＦ田η７が０Ｎ状態となり、ノードＮ２はこの
電圧■ＴＨにクランプされる。
ンサＣによる容量結合により高レベルになるが、ＭＩＳ
ＦＥＴＱ７のしきい値電圧■ＴＨ以上の電位になるとこ
のＭＩＳＦ田η７が０Ｎ状態となり、ノードＮ２はこの
電圧■ＴＨにクランプされる。
コンデンサＣは発振回路の出力レベルと上記ＭＩＳＦＥ
ＴＱ７のＶＴＨとの差だけ充電されるようになる。なお
この時、ｑは０ＦＦ状態のままである。Ｎ１の高位が上
昇した後に、Ｎ１が高レベルから低レベルに振れると、
Ｎ２の電位も同様に低下していく。ノードＮ２の電圧は
ノードＮ１の電圧に対し、コンデンサＣの充電々圧だけ
低い。ノードＮ１の電圧がコンデンサＣの充電々圧より
小さくなると、ノードＮ２の電圧は負になる。その電位
が−１ＶＢＢ１−■ＴＨ以下になるとＭＩＳＱ８が０Ｎ
状態となり、基板に、負の電位を与える。この基板の負
電位は基板と回路素子及び配線との間の容量（図示しな
い）によつて保持される。以上のクリかえしにより、■
ＢＢ電位を常に与えるのが、基板発生回路である。
ＴＱ７のＶＴＨとの差だけ充電されるようになる。なお
この時、ｑは０ＦＦ状態のままである。Ｎ１の高位が上
昇した後に、Ｎ１が高レベルから低レベルに振れると、
Ｎ２の電位も同様に低下していく。ノードＮ２の電圧は
ノードＮ１の電圧に対し、コンデンサＣの充電々圧だけ
低い。ノードＮ１の電圧がコンデンサＣの充電々圧より
小さくなると、ノードＮ２の電圧は負になる。その電位
が−１ＶＢＢ１−■ＴＨ以下になるとＭＩＳＱ８が０Ｎ
状態となり、基板に、負の電位を与える。この基板の負
電位は基板と回路素子及び配線との間の容量（図示しな
い）によつて保持される。以上のクリかえしにより、■
ＢＢ電位を常に与えるのが、基板発生回路である。
しかしながら、第１図に示す回路において、その発振動
作が自己発振であるので（外部からの制御信号がない）
電流が、常に電源ＶＤＤからＧＮＤに流れることになる
。
作が自己発振であるので（外部からの制御信号がない）
電流が、常に電源ＶＤＤからＧＮＤに流れることになる
。
すなわち、図示の発振回路！はリング発振回路であり、
それぞれのＭＩＳＦＥＴの０Ｎ．０ＦＦ状態の期間の区
別は明確ではないがノードＮ１が高レベルの時は、ほぼ
ＭＩＳＦＥＴＱ４がＯＮ状態であり、ノードＮ１が低レ
ベルの時はほぼＭＩＳＦＥＴＱ２，Ｑｉ．が０Ｎ状態と
なり、その結果、電３流は定常的に流れることになる。
この時の平均の電流値は例えば１〜５ｎ１Ａ程度である
。これは設計，性能によつて決定される。上記のような
基板電圧発生回路は例えばＭＩＳメモリＩＣに使用され
る。
それぞれのＭＩＳＦＥＴの０Ｎ．０ＦＦ状態の期間の区
別は明確ではないがノードＮ１が高レベルの時は、ほぼ
ＭＩＳＦＥＴＱ４がＯＮ状態であり、ノードＮ１が低レ
ベルの時はほぼＭＩＳＦＥＴＱ２，Ｑｉ．が０Ｎ状態と
なり、その結果、電３流は定常的に流れることになる。
この時の平均の電流値は例えば１〜５ｎ１Ａ程度である
。これは設計，性能によつて決定される。上記のような
基板電圧発生回路は例えばＭＩＳメモリＩＣに使用され
る。
■Ｓメモリは一般に、動作４状態（０ＰＥＲＡＴＩ０Ｎ
）と待機状態（ＳＴＡＮＤ一ＢＹ）の２つの状態を有し
ており、動作状態は、そのメモリＩＣが選択された状態
を言い、待機状態は、非選択状態を言う。メモリカード
上には、メモ１ＪＩＣを例えば約５０〜１００個突装す
る。このＭＩＳメモｌ月Ｃの中で選択されるのは１個で
あつて残りのメモリＩＣは非選択である。従つて、カー
ドに流れる電流はメモニ月Ｃの非選択時の電流が大きい
部分を占めることになるのでメモリＩＣの非選択時の電
流は小さく設計する必要がある。例えば、１６Ｋビット
ダイナミックＭＩＳＲＡＭ（ランダム アクセス メモ
リ）では、選択時の電流３０〜５０ｎ１Ａに対して、非
選択時は、その１／１０以下の１〜３ｒＴ１Ａとなる。
このようなＩＣに上記の基板電圧発生回路を内蔵すると
、待機時にもこの基板電圧発生回路に電流が流れるため
に、非選択状態の電流が従来の１〜３ｒＴ］Ａに更に３
ｒｎＡ程度増加して、カード実装時９に問題が生じる。
）と待機状態（ＳＴＡＮＤ一ＢＹ）の２つの状態を有し
ており、動作状態は、そのメモリＩＣが選択された状態
を言い、待機状態は、非選択状態を言う。メモリカード
上には、メモ１ＪＩＣを例えば約５０〜１００個突装す
る。このＭＩＳメモｌ月Ｃの中で選択されるのは１個で
あつて残りのメモリＩＣは非選択である。従つて、カー
ドに流れる電流はメモニ月Ｃの非選択時の電流が大きい
部分を占めることになるのでメモリＩＣの非選択時の電
流は小さく設計する必要がある。例えば、１６Ｋビット
ダイナミックＭＩＳＲＡＭ（ランダム アクセス メモ
リ）では、選択時の電流３０〜５０ｎ１Ａに対して、非
選択時は、その１／１０以下の１〜３ｒＴ１Ａとなる。
このようなＩＣに上記の基板電圧発生回路を内蔵すると
、待機時にもこの基板電圧発生回路に電流が流れるため
に、非選択状態の電流が従来の１〜３ｒＴ］Ａに更に３
ｒｎＡ程度増加して、カード実装時９に問題が生じる。
従つて、この発明の１つの目的は発振動作を制御でき、
消費電力を小さくし得る基板電圧発生回路を提供するこ
とにある。この発明の他の目的は、ダイナミック●ラン
ダム・アクセス・メモリＩＣに適する基板電圧発生回路
を提供することにある。
消費電力を小さくし得る基板電圧発生回路を提供するこ
とにある。この発明の他の目的は、ダイナミック●ラン
ダム・アクセス・メモリＩＣに適する基板電圧発生回路
を提供することにある。
この発明に従うと、基板電圧発生回路における発振回路
は、発振動作の停止時に電源から流れる電流を遮断もし
くは減少する個所に、制御信号によつて制御されるスイ
ッチ素子を使用する。
は、発振動作の停止時に電源から流れる電流を遮断もし
くは減少する個所に、制御信号によつて制御されるスイ
ッチ素子を使用する。
このような発振回路により、電源投人中であるにもかか
わらす基板電圧発生回路の動作を停止させることができ
るようになる。その結果、消費電圧を減少させることが
できるようになる。発振回路の動作が停止すると、前記
の容量に保持されている基板電圧（絶対値）は、基板と
回路素子との間のリーク電流によつて低下する。
わらす基板電圧発生回路の動作を停止させることができ
るようになる。その結果、消費電圧を減少させることが
できるようになる。発振回路の動作が停止すると、前記
の容量に保持されている基板電圧（絶対値）は、基板と
回路素子との間のリーク電流によつて低下する。
発振回路を比較的長時間にわたつて動作停止状態とする
かわりに間欠的に動作させ、この間欠勤作における動作
停止の期間を基板電圧が所定値に低下してしまうまでの
期間より短くすることができる。このような間欠勤作に
より、基板電圧を回路素子が必要とする所定の範囲に維
持しながら基板電圧発生回路の消費電力を実質的に低下
させることができる。第３図はこの発明の実施例の基板
電圧発生回路の回路図を示している。
かわりに間欠的に動作させ、この間欠勤作における動作
停止の期間を基板電圧が所定値に低下してしまうまでの
期間より短くすることができる。このような間欠勤作に
より、基板電圧を回路素子が必要とする所定の範囲に維
持しながら基板電圧発生回路の消費電力を実質的に低下
させることができる。第３図はこの発明の実施例の基板
電圧発生回路の回路図を示している。
同図において、発振回路は、ゲート・ドレイン間が接続
された負荷ＭＩＳＦＥＴＱｌと駆動ＭＩＳＦＥＴＱ７か
ら成る第１のインバータ回路と、同様なＭＩＳＦＥＴＱ
３とＱ４とから成る第２のインバータ回路と、ＭＩＳＦ
ＥＴＱ５とＱ６とから成る第３のインバータ回路とによ
り構成されている。
された負荷ＭＩＳＦＥＴＱｌと駆動ＭＩＳＦＥＴＱ７か
ら成る第１のインバータ回路と、同様なＭＩＳＦＥＴＱ
３とＱ４とから成る第２のインバータ回路と、ＭＩＳＦ
ＥＴＱ５とＱ６とから成る第３のインバータ回路とによ
り構成されている。
上記駆動ＭＩＳＦＥ′ＩＱ２，Ｑ４及びαの共通接続さ
れたソースと回路の接地点とのとの間には、ゲートに制
御信号φ１を受けるスイッチＭＩＳＦＥＴＱ９が接続さ
れている。出力は第３目インバータ回路から得られる。
整流回路は、ダイオード接続され、接地点と基，板との
間に直列接続されたＭＩＳＦＥＴＱ７とＱ８とからなる
。
れたソースと回路の接地点とのとの間には、ゲートに制
御信号φ１を受けるスイッチＭＩＳＦＥＴＱ９が接続さ
れている。出力は第３目インバータ回路から得られる。
整流回路は、ダイオード接続され、接地点と基，板との
間に直列接続されたＭＩＳＦＥＴＱ７とＱ８とからなる
。
上記発振回路の出力と整流回路の入力とはコンデンサＣ
によつて結合されている。
によつて結合されている。
上記ＭＩＳＦＥＴＱｌないしＱ９は特に制限されないが
ｎチャンネルエンハンスメントモードとされる。
ｎチャンネルエンハンスメントモードとされる。
電源■。Ｄは正電源とされる。上記回路において、制御
信号φ１が高レベルならＭＩＳＦＥＴＱ９がオン状態と
なり、このＭＩＳＦＥＴＱ９を介して第１ないし第３イ
ンバーター回路のＭＩＳＦＥＴＱ２，Ｑ４及びＱ６のソ
ースが接地されることになる。
信号φ１が高レベルならＭＩＳＦＥＴＱ９がオン状態と
なり、このＭＩＳＦＥＴＱ９を介して第１ないし第３イ
ンバーター回路のＭＩＳＦＥＴＱ２，Ｑ４及びＱ６のソ
ースが接地されることになる。
その結果、発振回路は発振する。発振出力に応じて整流
回路から負電圧■８Ｂが出力し、この負電圧■ＢＢが基
板に供給される。制御信号φ１が低レベルなら、ＭＩＳ
ＦＥＴＱ９がオフ状態となり、発振回路は発振せず、電
源■ＤＯから流れる電流は０となる。この場合、負荷Ｍ
ＩＳＦＥＴＱ５を介して電源電圧が供給されるので、発
振回路の出力は高レベルのままとなる。上記の基板電圧
発生回路を、ＭＩＳメモリＩＣにおいて使用する場合、
上記の制御信号φ１には、このＭＩＳメモ１月Ｃチップ
に供給されるチツプエネイブル（以下、ＣＥと称する）
信号等に同期したものを使用することができる。この場
合、ＣＥ信号が高レベルの時にメモリＩＣは選択状態と
なりＣＥ信号にもとづいて制御信号φ１が高レベルとな
るためにＭＩＳＦＥ′ＩＱ９は０Ｎ状態で、基板電圧発
生回路が動作して、基板電圧が接定された値になる。
回路から負電圧■８Ｂが出力し、この負電圧■ＢＢが基
板に供給される。制御信号φ１が低レベルなら、ＭＩＳ
ＦＥＴＱ９がオフ状態となり、発振回路は発振せず、電
源■ＤＯから流れる電流は０となる。この場合、負荷Ｍ
ＩＳＦＥＴＱ５を介して電源電圧が供給されるので、発
振回路の出力は高レベルのままとなる。上記の基板電圧
発生回路を、ＭＩＳメモリＩＣにおいて使用する場合、
上記の制御信号φ１には、このＭＩＳメモ１月Ｃチップ
に供給されるチツプエネイブル（以下、ＣＥと称する）
信号等に同期したものを使用することができる。この場
合、ＣＥ信号が高レベルの時にメモリＩＣは選択状態と
なりＣＥ信号にもとづいて制御信号φ１が高レベルとな
るためにＭＩＳＦＥ′ＩＱ９は０Ｎ状態で、基板電圧発
生回路が動作して、基板電圧が接定された値になる。
次にＣＥ信号が低レベルになるとメモリ素子は非選択状
態となると同時にφ１信号は低レベルとなり、ＭＩＳＦ
ＥＴＱ９が０ＦＦ状態て、基板電位発生回路は動作を停
止する。従つて、メモリ素子が非選択状態において、基
板電圧発生回路には電流が流れない。前記のように基板
は、逆方向ダイオードの接合リーク電流により、その電
位の絶対値は低下していく。
態となると同時にφ１信号は低レベルとなり、ＭＩＳＦ
ＥＴＱ９が０ＦＦ状態て、基板電位発生回路は動作を停
止する。従つて、メモリ素子が非選択状態において、基
板電圧発生回路には電流が流れない。前記のように基板
は、逆方向ダイオードの接合リーク電流により、その電
位の絶対値は低下していく。
従つて基板電圧を所定範囲に維持するためには長時間に
わたつてＭＩＳＦＥＴＱ９が０ＦＦ状態であつてはなら
ない。この場合、制御信号φ１を定期的に高レベルとす
る必要がある。逆方向のダイオード接合のリークによる
電圧低下が例えば２ｒｒ１Ｓ〜１０ｒＴ１Ｓ程度の時間
内なら許容できる程度に小さいことおよびダイナミック
メモリの場合は、リフレッシュサイクル（１〜５ｍＳ）
でＣＥ信号が必ず１度は高レベルとなるので、基板電圧
発生回路をこのＣＥ信号を利用して制御することができ
る。第５図は第３図の基板電圧発生回路を使用したダイ
ナミックメモリＩＣのブロック図を示している。同図に
おいて、２はアドレスバッファ回路、３はワード線選択
回路、４はディジット線選択回路、５はダイナミックメ
モリセルアレイ、６はメインアンプ回路、７は出力バッ
ファ回路、８ないし１２はタイミング信号発生回路、１
３は基板電圧発生回路である。これら全体が■Ｓメモリ
ＩＣとして１つの半導体基板に形成される。この■Ｓメ
モリ１は外部から供給されるチツプエネイブル信号びの
低レベルによつて動作状態とされ高レベルによつて待期
状態とされる。
わたつてＭＩＳＦＥＴＱ９が０ＦＦ状態であつてはなら
ない。この場合、制御信号φ１を定期的に高レベルとす
る必要がある。逆方向のダイオード接合のリークによる
電圧低下が例えば２ｒｒ１Ｓ〜１０ｒＴ１Ｓ程度の時間
内なら許容できる程度に小さいことおよびダイナミック
メモリの場合は、リフレッシュサイクル（１〜５ｍＳ）
でＣＥ信号が必ず１度は高レベルとなるので、基板電圧
発生回路をこのＣＥ信号を利用して制御することができ
る。第５図は第３図の基板電圧発生回路を使用したダイ
ナミックメモリＩＣのブロック図を示している。同図に
おいて、２はアドレスバッファ回路、３はワード線選択
回路、４はディジット線選択回路、５はダイナミックメ
モリセルアレイ、６はメインアンプ回路、７は出力バッ
ファ回路、８ないし１２はタイミング信号発生回路、１
３は基板電圧発生回路である。これら全体が■Ｓメモリ
ＩＣとして１つの半導体基板に形成される。この■Ｓメ
モリ１は外部から供給されるチツプエネイブル信号びの
低レベルによつて動作状態とされ高レベルによつて待期
状態とされる。
上記信号びが低レベルになることにより、タイミングパ
ルス発生回路８からアドレスバッファ回路２にタイミン
グパルスφ。が出力され、アドレスバッファ回路２はア
ドレス信号を入力する。上記タイミングパルス発生回路
８よりも所定時間・遅れタイミングパルス発生回路９か
らワード線選択回路３にタイミングパルスφ１が出力さ
れ、このワード線選択回路３はアドレスバッファ回路２
からのアドレス信号に対応したワード線を選択するよう
に動作する。同様に、回路４，６及び７は、それぞれの
動作速度に対応して決められる遅延時間をもつて、タイ
ミングパルス発生回路１０，１１及び１２からタイミン
グ信号φ２，φ３及びφ４を受ける。
ルス発生回路８からアドレスバッファ回路２にタイミン
グパルスφ。が出力され、アドレスバッファ回路２はア
ドレス信号を入力する。上記タイミングパルス発生回路
８よりも所定時間・遅れタイミングパルス発生回路９か
らワード線選択回路３にタイミングパルスφ１が出力さ
れ、このワード線選択回路３はアドレスバッファ回路２
からのアドレス信号に対応したワード線を選択するよう
に動作する。同様に、回路４，６及び７は、それぞれの
動作速度に対応して決められる遅延時間をもつて、タイ
ミングパルス発生回路１０，１１及び１２からタイミン
グ信号φ２，φ３及びφ４を受ける。
ダイナミックメモリセルアレー５の個々のメモフリセル
は、ワード線選択回路３によつて選択されたワード線と
ディジット線選択回路４によつて選択されたディジット
線とにより選択される。メモリセルへの入力信号１Ｎの
書き込み及びメモリセルからの記憶情報の読み出しはデ
ィジット線選択回路４を介して行なわれる。基板電圧発
生回路１３はタイミングパルス発生回路９のタイミング
信号φ１を制御信号として受ける。
は、ワード線選択回路３によつて選択されたワード線と
ディジット線選択回路４によつて選択されたディジット
線とにより選択される。メモリセルへの入力信号１Ｎの
書き込み及びメモリセルからの記憶情報の読み出しはデ
ィジット線選択回路４を介して行なわれる。基板電圧発
生回路１３はタイミングパルス発生回路９のタイミング
信号φ１を制御信号として受ける。
タイミング信号φ１がチツプエネイブル信号ＣＶと同期
しているので、基板電圧発生回路１３は、チツプエネイ
ブル信号びに同期して動作する。この場合の基板電圧発
生回路の信号波形を第４図に示している。動作停止中に
おいて減少していた基板電圧ＶＢＢは回路１３の動作開
始によつて再び図示のように増加する。基板電圧発生回
路１３の動作電流はタイミングパルスφ１に同期して第
４図のように変化する。第５図の場合、基板電圧発生回
路１３を間欠駆動するための特別な制御回路を使用しな
いので、回路素子の大幅な増加を防ぐことができる。
しているので、基板電圧発生回路１３は、チツプエネイ
ブル信号びに同期して動作する。この場合の基板電圧発
生回路の信号波形を第４図に示している。動作停止中に
おいて減少していた基板電圧ＶＢＢは回路１３の動作開
始によつて再び図示のように増加する。基板電圧発生回
路１３の動作電流はタイミングパルスφ１に同期して第
４図のように変化する。第５図の場合、基板電圧発生回
路１３を間欠駆動するための特別な制御回路を使用しな
いので、回路素子の大幅な増加を防ぐことができる。
本発明の基準電圧発生回路は上記以外に適用可能である
。例えばアドレスマルチプレツクス方式のＭＩＳメモリ
に適用できる。この場合は、巧？（ＲＯｗＡｄｄｒｅｓ
ｓＳｔｒＯｂｅ；列番地指定）信号に同期させた信号を
制御信号φ１とすれば良い。なお、第３図において、Ｅ
／Ｅ型の回路の例題を示したが、Ｅ／Ｄ型で、ＭＩＳＱ
ｌ，Ｑ３，Ｑ５をデイプレツシヨン型の負荷トランジス
タ素子としても良い。また第３図においてＭＩＳＦＥＴ
Ｑ９を、基板電圧発生回路のソース側（接地電源側）に
押入した実施例を示したが、これのＭＩＳＦＥＴＱ９を
ドレイン側（電源電圧側）に押入するよう変更しても良
い。第６図は他の実施例の回路図である。
。例えばアドレスマルチプレツクス方式のＭＩＳメモリ
に適用できる。この場合は、巧？（ＲＯｗＡｄｄｒｅｓ
ｓＳｔｒＯｂｅ；列番地指定）信号に同期させた信号を
制御信号φ１とすれば良い。なお、第３図において、Ｅ
／Ｅ型の回路の例題を示したが、Ｅ／Ｄ型で、ＭＩＳＱ
ｌ，Ｑ３，Ｑ５をデイプレツシヨン型の負荷トランジス
タ素子としても良い。また第３図においてＭＩＳＦＥＴ
Ｑ９を、基板電圧発生回路のソース側（接地電源側）に
押入した実施例を示したが、これのＭＩＳＦＥＴＱ９を
ドレイン側（電源電圧側）に押入するよう変更しても良
い。第６図は他の実施例の回路図である。
同図においてＭＩＳＦＥＴＱｌ，Ｑ３，Ｑ５及びＱ９な
いしＱｌｌはデイプレツシヨン型とされ、Ｑ２，Ｑ４及
びＱ６ないしｑはエンハンスメント型とされている。こ
の回”路では制御信号φ１を低レベルとすることによつ
て待機時の基板電圧発生回路の電流値を減少させること
が可能となる。本発明により、基板電圧発生回路を内蔵
したＭＩＳ形電界効果型半導体装置に流れる電流値を制
御できると同時に、基板電圧を制御することが可能とな
る。
いしＱｌｌはデイプレツシヨン型とされ、Ｑ２，Ｑ４及
びＱ６ないしｑはエンハンスメント型とされている。こ
の回”路では制御信号φ１を低レベルとすることによつ
て待機時の基板電圧発生回路の電流値を減少させること
が可能となる。本発明により、基板電圧発生回路を内蔵
したＭＩＳ形電界効果型半導体装置に流れる電流値を制
御できると同時に、基板電圧を制御することが可能とな
る。
第１は基板電圧発生回路の回路図、第２は第１図の回路
の動作波形図を示す。
の動作波形図を示す。
Claims (1)
- 【特許請求の範囲】 １ 発振回路と、コンデンサを介して上記発振回路の出
力を受ける整流回路とから成る基板電圧発生回路を備え
て成り、上記発振回路は動作制御のための制御信号を受
けるようにされ、上記制御信号による動作停止によつて
電源から流れる電流を減少するようにされてなることを
特徴とするＭＩＳ電界効果型半導体回路装置。 ２ 上記発振回路は基板電位が所定の範囲となるように
上記制御信号によつて間欠動作をするようにされて成る
特許請求の範囲第１項に記載のＭＩＳ電界効果型集積回
路装置。 ３ 上記基板電圧発生回路の出力を受ける基板上にダイ
ナミック・ランダム・アクセス・メモリ回路が構成され
ており、上記発振回路は上記ダイナミック・ランダム・
アクセス・メモリ回路のリフレッシュタイミングと同期
して動作するようにされて成る特許請求の範囲第１項に
記載のＭＩＳ電界効果型半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53117944A JPS6050000B2 (ja) | 1978-09-27 | 1978-09-27 | Ｍｉｓ電界効果型半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53117944A JPS6050000B2 (ja) | 1978-09-27 | 1978-09-27 | Ｍｉｓ電界効果型半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5545158A JPS5545158A (en) | 1980-03-29 |
| JPS6050000B2 true JPS6050000B2 (ja) | 1985-11-06 |
Family
ID=14724082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53117944A Expired JPS6050000B2 (ja) | 1978-09-27 | 1978-09-27 | Ｍｉｓ電界効果型半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050000B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4494223B1 (en) * | 1982-09-16 | 1999-09-07 | Texas Instruments Inc | Sequentially clocked substrate bias generator for dynamic memory |
| JPS59162690A (ja) * | 1983-03-04 | 1984-09-13 | Nec Corp | 擬似スタテイツクメモリ |
| JPH0612624B2 (ja) * | 1984-06-20 | 1994-02-16 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1978
- 1978-09-27 JP JP53117944A patent/JPS6050000B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5545158A (en) | 1980-03-29 |
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