JP3789409B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3789409B2 JP3789409B2 JP2002244189A JP2002244189A JP3789409B2 JP 3789409 B2 JP3789409 B2 JP 3789409B2 JP 2002244189 A JP2002244189 A JP 2002244189A JP 2002244189 A JP2002244189 A JP 2002244189A JP 3789409 B2 JP3789409 B2 JP 3789409B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- channel mos
- potential
- semiconductor integrated
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はメモリＩＣ等の半導体集積回路において、低消費電力且つ安定に動作する昇圧電源等の電源発生回路に関する。
【０００２】
【従来の技術】
近年、携帯機器の普及に伴い、また、省エネルギーという観点から、電池駆動を可能とした低電圧動作、低消費電力のＬＳＩに対する需要が高まってきている。ダイナミックメモリ（ＤＲＡＭ）においては、高速に低電圧動作を実現する技術として常時昇圧方式という技術が開発されている（例えば特開平3 −273594号公報参照）。そして、本出願人は、前記常時昇圧方式において、待機時の消費電力を低減するため、動作時と待機時とで独立２系統の昇圧電源回路を設け、電流供給能力は低いが消費電力が少ない昇圧電源回路で待機時の昇圧電源を供給する方式を特願平5 −280918に提案している。
【０００３】
前記提案のもの、即ち動作時と待機時とで独立２系統の昇圧電源回路を設け、電流供給能力は低いが消費電力が少ない昇圧電源回路で待機時の昇圧電源を供給する方式について、図面を参照しながら説明する。図２は前記提案例の昇圧電源回路の構成を示すものである。図２において、４０１は動作時用チャージポンプ回路、４０２は動作時用チャージポンプ制御回路、４０３は待機時用チャージポンプ回路、４０５は昇圧電位検知回路、４０４は発振回路である。
【０００４】
動作時において、昇圧電源は、ワード線の昇圧等、ロウアドレスストローブ信号（ＲＡＳ）のレベル遷移に同期して消費されるので、動作時用チャージポンプ制御回路４０２はＲＡＳのレベル遷移に応じて動作時用チャージポンプ回路４０１を駆動している。
【０００５】
待機時（ＲＡＳがハイである期間）の昇圧電源の消費は、リーク成分のみであるから、待機時の昇圧電源供給能力はリーク量を補充する程度でよい。また、昇圧電位が検知レベルを越えてからも、検知時間遅れにより、チャージポンプ回路はむだに動作してしまう。したがって、動作時と待機時で２系統のチャージポンプ回路を備え、動作時チャージポンプ回路と比べて待機時チャージポンプ回路の供給能力、すなわち消費電流を低く抑え、待機時は待機時用チャージポンプ回路のみが動く構成とした方が、待機時の低消費電力化には得策である。待機時の昇圧電位を昇圧電位検知回路４０５で検知し、昇圧電位が検知レベル以下になると発振回路４０４が発振して、待機時用チャージポンプ回路４０３を駆動する。
【０００６】
また、近年の半導体集積回路は、それを搭載する機器の低消費電力化を図るために低電圧の外部単一電源を使用する傾向にあるが、内部回路の一部に於いて、複数の信号電位を必要とする場合が生じる。例えば、ダイナミックランダムアクセスメモリに於いては、メモリセルの容量に蓄積される電位をＮチャネルＭＯＳトランジスタを介してビット線に読み出すが、電位低下無しに読み出しを行なうためには、ＮチャネルＭＯＳトランジスタのゲートを容量に蓄積する電位に対してＮチャネルＭＯＳトランジスタのしきい値以上高い電位で駆動しなければならない。容量に蓄積される電位は、通常、外部電源電位が使用されるので、ＮチャネルＭＯＳトランジスタのゲート駆動電位は、電源電位より高い電位に昇圧しなければならず、この高電位を集積回路内部で発生する必要がある。また、半導体集積回路はそれ自身の低消費電力化、高速化の要求が厳しく、動作電流が少なく、且つ高速で動作する昇圧回路が必要とされている。
【０００７】
以下、図面を参照しながら、上記した従来の昇圧回路、即ち前記図２に示す動作時用又は待機時用のチャージポンプ回路の一例について説明する。
【０００８】
図１４に従来の昇圧回路の構成の一例を示す。図１５に、図１４に示す従来の昇圧回路に於ける動作タイミングチャートを示す。
【０００９】
図１４に於いて、各トランジスタはＭＯＳトランジスタであり、２００〜２０２はそれぞれ異なるクロックφ１〜φ３を供給するクロック供給手段である。２０３はクロック供給手段２００の出力クロックφ１を入力しノードａに接続される電荷供給手段であって、昇圧用電荷を蓄積するキャパシタ２１０と、クロックφ１を入力して大容量キャパシタ２１０を駆動するドライバ２１１を備える。
【００１０】
２０４は大容量キャパシタ２１０をプリチャージするプリチャージ手段であって、ゲート及びドレインが外部電源もしくは図１４に示されない内部電源発生回路で生成した電源であるＶＣＣ電源に接続され、ソースがノードａに接続されるＮチャネルＭＯＳトランジスタで構成される。
【００１１】
２０５は整流スイッチであって、ドレインがノードａに接続され、ゲートがノードｃに接続され、ソースが昇圧電源ＶＰＰに接続されたＮチャネルＭＯＳトランジスタで構成される。
【００１２】
２０６は整流スイッチ制御手段であって、ドレインがノードａに接続され、ソースがノードｂに接続され、ゲートがノードｃに接続されたＮチャネルＭＯＳトランジスタ２１２と、ノードｂとノードｃのそれぞれに異なる電極を接続したキャパシタ２１３を備える。
【００１３】
２０７はリセット手段であって、ソースが接地電源に接続され、ゲートがクロック供給手段２０２の出力であるクロックφ３を入力するＮチャネルＭＯＳトランジスタ２１４と、ソースがＮチャネルＭＯＳトランジスタ２１４のドレインに接続され、ゲートがＶＣＣ電源に接続され、ドレインがノードｂに接続されるＮチャネルＭＯＳトランジスタ２１５を備える。
【００１４】
クロックφ１〜φ３の信号レベルは論理的なＨｉｇｈレベルがＶＣＣ電源レベル、論理的なＬｏｗレベルが接地電源レベルである。ノードｃは後述する様にＶＣＣ電源レベルより高いレベルに昇圧されるため、ノードｃがＶＣＣ電源レベルより高いレベルに昇圧された時に、ノードｃからＶＣＣ電源への逆流を避けるためクロック供給手段２０１の出力であるクロックφ２はハイインピーダンスにする必要がある。
【００１５】
図１４に示す従来の昇圧回路は、初期状態で、図１５の（ａ）〜（ｃ）に示す如く、クロックφ１及びφ３はＶＣＣレベルであり、クロックφ２は接地レベルである。図１５の（ｄ）に示す如く、ノードａはプリチャージ手段２０４により（ＶＣＣ−Ｖｔｎ）レベル。ここでＶｔｎとはＮチャネルＭＯＳトランジスタのしきい値である。図１５の（ｅ）、（ｆ）に示す如く、ノードｂ及びノードｃは接地レベルである。
【００１６】
図１４に示す従来の昇圧回路が動作すると、先ず、図１５の（ｂ）に示す如く、クロックφ２がＶＣＣレベルに遷移すると、図１５の（ｆ）に示す如く、ノードｃがＶＣＣレベルに遷移し、ＮチャネルＭＯＳトランジスタ２１２をオンする。これによりプリチャージ手段２０４のＶＣＣ電源からＮチャネルＭＯＳトランジスタ２１２及びＮチャネルＭＯＳトランジスタ２１５、２１４を通じて接地電源に貫通電流が生じるが、、図１５の（ｅ）に示す如く、ノードｂは接地電位に保たれる様に、ＮチャネルＭＯＳトランジスタ２１２の駆動能力は十分小さく設定されている。
【００１７】
続いて、図１５の（ｃ）に示す如く、クロックφ３が接地レベルに遷移し、ＮチャネルＭＯＳトランジスタ２１４がオフして、図１５の（ｅ）に示す如く、ノードｂはプリチャージ手段２０４により（ＶＣＣ−Ｖｔｎ）レベルに充電される、この際、キャパシタ２１３の両電極間にはＶＣＣレベルだけ電位差があり、図１５の（ｆ）に示す如く、ノードｃはキャパシタ２１３により（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。同時に、ノードｃからクロック供給手段２０１を構成する回路のＶＣＣ電源への電流の逆流を避けるため、図１５の（ｂ）に示す如く、クロック供給手段２０１の出力であるφ２はハイインピーダンスに設定される。
【００１８】
続いて、図１５の（ａ）に示す如く、クロックφ１が接地レベルに遷移し、電荷供給手段２０３を構成するドライバ２１１が、キャパシタ２１０のノードａとは反対側の電極を接地レベルからＶＣＣレベルまで昇圧して、図１５の（ｄ）に示す如く、ノードａは（ＶＣＣ−Ｖｔｎ）レベルから（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。これにより、図１５の（ｅ）に示す如く、ノードｂは、ＮチャネルＭＯＳトランジスタ２１２を介して、（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧され、図１５の（ｆ）に示す如く、ノードｃがキャパシタ２１３により（３ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。この時、ノードｃのレベルはノードａの（２ＶＣＣ−Ｖｔｎ）レベルよりＮチャネルＭＯＳトランジスタ２０５のしきい値以上高くなり、ノードａに蓄積された電荷はＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源ＶＰＰに供給される。その結果、図１５の（ｄ）、（ｅ）に示す如く、ノードａ及びノードｂのレベルは、昇圧電源ＶＰＰと同レベルとなる。
【００１９】
次に、前記レベル検知回路４０５の従来における具体的構成の一例を図２２に示す。
【００２０】
図２２において、ソース電位とウエル電位が昇圧電位であるｐチャンネルトランジスタ５２４は抵抗５２７と直列に接続し昇圧電源とグランド間に配置され、ドレインは、しきい値電圧を所望の値に設定したインバーター５２５を介して内部昇圧電位ジェネレータに接続し、ゲートは、抵抗５２６と直列に接続し電源電圧とグランド間に配置した、ゲートとドレインを短絡したｐチャンネルトランジスタ５２３のドレインに接続されている。
【００２１】
以上のように構成された従来の半導体集積回路について、以下、その動作について説明する。
【００２２】
ｐチャンネルトランジスタ５２３のしきい値電圧をＶｔ１とすると、ｐチャンネルトランジスタ５２３のドレイン電位はＶＣＣ−Ｖｔ１となる。ｐチャンネルトランジスタ５２４のしきい値電圧をＶｔ２とすると、昇圧電位がＶＣＣ−Ｖｔ１＋Ｖｔ２に達した時、トランジスタ５２４はオン状態になりトランジスタ５２４のドレイン電圧は上昇する。しきい値電圧Ｖｔ１、Ｖｔ２及び抵抗５２６、５２７の抵抗値を調整することにより、ｐチャンネルトランジスタ５２４のドレイン電位をソース電圧の昇圧電位の変動に連動させることができる。
【００２３】
昇圧電位が所望の設定値より高くなった時には、ｐチャンネルトランジスタ５２４のドレイン電位は上昇し、インバータ５１４のしきい値電圧以上になると、内部昇圧電位ジェネレータを停止させ、昇圧電位が所望の電位より高くなることを防止することが可能である。
【００２４】
同様にして、昇圧電位が低下した場合も、内部昇圧電位ジェネレータを動作させ、昇圧電位が所望の電位より低くなることを防止することが可能である。
【００２５】
【発明が解決しようとする課題】
ところで、本発明者等は、ＲＡＳがロウである期間の昇圧電源リーク電流が、ＲＡＳがハイである期間（待機時）の昇圧電源リーク電流よりも増大することを見出した。
【００２６】
このことを図６を用いて説明する。図６はワード線ドライバ回路を示したものである。ノード３４４に昇圧電源が印加されている。ＲＡＳがハイの場合、ノード３４６、３４７はＧＮＤレベルでＮチャンネルトランジスタ３４９がオフ、ノード３４８はハイレベルでＮチャンネルトランジスタ３４３がオンで、ワード線３４１はＧＮＤレベルに固定されており、昇圧電源のリークパスは存在しないので、問題はない。これに対し、ＲＡＳがロウの場合、ロウアドレスに応じて選択されたワード線ドライバ回路では、ノード３４８がＧＮＤレベルに遷移してＮチャンネルトランジスタ３４３がオフし、ノード３４７が昇圧レベルまで立ち上がり、ノード３４５の電位は昇圧レベルからＮチャンネルトランジスタ３４９のしきい値Ｖｔを引いた値となる。更に、ロウアドレスに対応したワード線ドライバ回路では、ノード３４６に昇圧電源が印加される。ノード３４６と３４５のカップリングによってノード３４５の電位が上昇し、Ｎチャンネルトランジスタ３４２を通じてワード線３４１に昇圧電源が印加される。ここで、昇圧電源はＮチャンネルトランジスタ３４３を通じてＧＮＤにリークするため、待機時よりも昇圧電源リーク電流が増加する。
【００２７】
しかしながら、前記提案のような昇圧電源回路の構成では、ＲＡＳのレベル遷移に応じて動作時用電源電圧発生回路が昇圧電源を発生するため、ファーストページモードのようにＲＡＳがロウである期間が長い場合には、待機時用電源電圧発生回路で昇圧電源を供給しなければならず、従って、ＲＡＳがロウである期間の、増大した昇圧電源リーク電流を考慮して待機時の昇圧電源供給能力を高く設定しなければならず、その結果、待機時での消費電流が増大してしまうという問題を有していた。
【００２８】
また、上記の様な構成の半導体集積回路に備えるチャージポンプ回路では、図１４に示す如く、異なるクロックを供給するクロック供給手段が３つも必要であり、特に、クロックφ２を供給するクロック供給手段２０１は、ＶＣＣレベル及び、接地レベルの他に、ハイインピーダンス状態を供給する必要があり、複雑な回路構成が必要であるという問題点を有していた。
【００２９】
更に、ノードｃが（３ＶＣＣ−Ｖｔｎ）レベルに達するまでに、３段階の昇圧を行なわねばならず、図１５に示す期間ｔ１、ｔ２、ｔ３の如く、各々の昇圧が十分に行なわれる様に、昇圧を制御する各々のクロック間のタイミングにマージンをとらなければならない。このため、図１５に示す如く、最初に供給されるクロックであるクロックφ２から、ノードｃが（３ＶＣＣ−Ｖｔｎ）レベルに達し、ノードａに蓄積された電荷がＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源ＶＰＰに供給されるまでに要する期間ｔ４が長く、高周波数動作が困難であるという問題点を有していた。
【００３０】
加えて、広範囲の電源電圧で動作を行なう場合、例えば、ＶＣＣ電圧が５．５Ｖから１．８Ｖという範囲である場合には、高電圧５．５Ｖ時に比べて、低電圧１．８Ｖ時ではトランジスタの駆動能力が著しく小さくなる。特に、上述した様に、ＮチャネルＭＯＳトランジスタ２１２の駆動能力は小さく設定されているため、図１５に示す如く、ノードａが昇圧されてから、ＮチャネルＭＯＳトランジスタ２１２によってノードｂがノードａと同じレベルにイコライズされるのに要する期間ｔ２、ｔ３が低電圧時には非常に長くなり、高周波数動作が困難であり、高周波数動作時には、ノードｃの３段階の昇圧時に、ノードｂがノードａと同じレベルにイコライズされる前に次の昇圧が始まり、ノードｂのレベルが十分上がらず、その結果、ノードｃのレベルが十分上がらず、ノードａに蓄積された電荷がＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源ＶＰＰに十分供給されないという問題点を有していた。
【００３１】
また、回路動作開始時に、図１５に示す期間ｔ５の間、ＮチャネルＭＯＳトランジスタ２１２、２１４はオンしており、プリチャージ手段２０４のＶＣＣ電源からＮチャネルＭＯＳトランジスタ２１２及びＮチャネルＭＯＳトランジスタ２１５、２１４を通じて接地電源に貫通電流が生じるという問題点を有していた。
【００３２】
更に、前記の従来の半導体集積回路に備えるレベル検知回路（昇圧電位検知回路）では、その検知回路自体に、常時、内部昇圧電源からグランドへのリークパスが存在していて、内部発生電源ジェネレーターの動作効率を低下させており、チップ全体の消費電流を増加させている欠点があった。
【００３３】
即ち、図２２において、ｐチャンネルトランジスタ５２４のゲート、ソース間電圧は、ｐチャンネルトランジスタ５２４のしきい値電圧Ｖｔ２近傍の値をとるように設定しているため、ｐチャンネルトランジスタ５２４は常に微小な電流を流す状態にあり、ｐチャンネルトランジスタ５２４のソース電源である内部昇圧電位ジェネレーターとグランド間にはリーク電流が流れてる。すなわち、昇圧電位を検知するために、昇圧電位のレベルが低下し内部昇圧電位ジェネレーターが動作しなければならず、消費電流を増加させるいう課題を有していた。
【００３４】
本発明は前記問題点に鑑み、その目的は、１つのクロック供給手段でもって高電圧に昇圧できると共に、回路動作時の消費電力を低減し、低電源電圧時に於いても効率良く電荷供給を行ない、且つ、高速に動作する昇圧回路を提供することにある。
【００３５】
【課題を解決するための手段】
前記問題点を解決するために、請求項１〜請求項１５記載の発明の半導体集積回路では、昇圧回路として、前記図１４におけるノードａ及びｃを所定電位（例えばＶｃｃ）にプリチャージしておき、この状態で、１個のクロックにより電荷供給手段の出力（即ち、ノードａ）を前記所定電位の２倍のレベルに昇圧し、この昇圧した電圧を用いて整流スイッチ制御手段の出力（即ち、前記ノードｃ）を所定電位の３倍の電位に昇圧できる構成を採用することとする。
【００３６】
即ち、請求項１記載の半導体集積回路の構成は、昇圧端子に接続される整流スイッチと、前記整流スイッチに電荷を供給する電荷供給手段と、前記整流スイッチを制御する整流スイッチ制御手段と、クロックを供給するクロック供給手段と、前記電荷供給手段及び整流スイッチ制御手段の各出力を所定電圧にプリチャージするプリチャージ手段とを備え、前記電荷供給手段は、前記クロック供給手段のクロックの入力により、出力の電位が昇圧される構成であり、前記整流スイッチ制御手段は、前記電荷供給手段の出力により、出力の電位が前記電荷供給手段の出力電位を越える電位に昇圧されて、前記整流スイッチをＯＮさせる構成であることを特徴とする。
【００３７】
また、請求項２記載の半導体集積回路の構成は、第１の電源と、前記第１の電源よりも電圧の低い第２の電源と、クロックを供給するクロック供給手段と、前記第１の電源に接続されるプリチャージ手段と、出力に前記プリチャージ手段のプリチャージ電荷が蓄積されると共に、前記クロック供給手段から供給されるクロックがロウレベルのときに前記出力の電位が昇圧される電荷供給手段と、出力に前記プリチャージ手段が接続され、前記電荷供給手段の出力により前記出力の電位が昇圧される整流スイッチ制御手段と、前記第２の電源に接続され、前記クロック供給手段から供給されるクロックがハイレベルのときに前記整流スイッチ制御手段を初期状態にリセットするリセット手段と、前記電荷供給手段の出力に接続され、前記整流スイッチ制御手段の出力により制御される整流スイッチとを備え、前記整流スイッチの出力は、前記第１の電源の電位よりも高い昇圧電位であることを特徴とする。
【００３８】
更に、請求項３記載の発明は、前記請求項２記載の半導体集積回路において、電荷供給手段は、キャパシタと、クロック供給手段のクロックを入力して前記キャパシタを駆動するドライバとを備えることを特徴とする。
【００３９】
加えて、請求項４記載の発明は、前記請求項２記載の半導体集積回路において、整流スイッチ制御手段は、ＰチャネルＭＯＳトランジスタと、キャパシタと、ダイオードとを備え、前記ＰチャネルＭＯＳトランジスタのソース及び基板端子は電荷供給手段に接続され、前記ＰチャネルＭＯＳトランジスタのドレインは前記キャパシタの第１の電極及びリセット手段に接続され、前記ＰチャネルＭＯＳトランジスタのゲートは、前記第１の電源の電位に接続され、前記キャパシタの第２の電極は整流スイッチに接続され、前記ダイオードの入力は電荷供給手段の出力に接続され、前記ダイオードの出力は前記キャパシタの第２の電極に接続されることを特徴とする。
【００４０】
更に加えて、請求項５記載の発明は、前記請求項４記載の半導体集積回路において、リセット手段は、ソースが第２の電源に接続され、ゲートがクロック供給手段の出力に接続された第１のＮチャネルＭＯＳトランジスタと、ソースが前記第１のＮチャネルＭＯＳトランジスタのドレインに接続され、ゲートが第１の電源に接続され、ドレインが整流スイッチ制御手段のキャパシタの第１の電極に接続された第２のＮチャネルＭＯＳトランジスタとを備えることを特徴とする。
【００４１】
請求項６記載の発明は、前記請求項５記載の半導体集積回路において、ダイオードは、ゲート及びドレインが電荷供給手段の出力に接続され、ソースはキャパシタの第２の電極に接続された第３のＮチャネルＭＯＳトランジスタより成ることを特徴とする。
【００４２】
また、請求項７記載の発明は、前記請求項２記載の半導体集積回路において、プリチャージ手段は、ドレイン及びゲートが第１の電源に接続され、ソースが電荷供給手段の出力に接続された第４のＮチャネルＭＯＳトランジスタより成ることを特徴とする。
【００４３】
更に、請求項８記載の発明は、前記請求項４記載の半導体集積回路において、整流スイッチは、ドレインが電荷供給手段の出力に接続され、ゲートが整流スイッチ手段のキャパシタの第２の電極に接続された第５のＮチャネルＭＯＳトランジスタより成ることを特徴とする。
【００４４】
加えて、請求項９記載の半導体集積回路は、前記請求項２記載の半導体集積回路を２組備えると共に、前記２組の半導体集積回路に各々備えるプリチャージ手段のプリチャージ電位を昇圧する昇圧手段を備え、前記２組の半導体集積回路に備える各々の整流スイッチの出力同士が接続されることを特徴とする。
【００４５】
更に加えて、請求項１０記載の発明は、前記請求項９記載の半導体集積回路において、昇圧手段を特定し、その昇圧手段は、第６のＮチャネルＭＯＳトランジスタと、第７のＮチャネルＭＯＳトランジスタとを備え、前記第６のＮチャネルＭＯＳトランジスタと前記第７のＮチャネルＭＯＳトランジスタとの両ドレインは、第１の電源に接続され、前記第６のＮチャネルＭＯＳトランジスタのソースは、前記２組の半導体集積回路のうち第１の半導体集積回路に備える電荷供給手段の出力に接続され、前記第７のＮチャネルＭＯＳトランジスタのソースは、前記２組の半導体集積回路のうち第２の半導体集積回路に備える電荷供給手段の出力に接続され、前記第６のＮチャネルＭＯＳトランジスタのゲートは、前記第２の半導体集積回路に備える電荷供給手段の出力に接続され、前記第７のＮチャネルＭＯＳトランジスタのゲートは、前記第１の半導体集積回路に備える電荷供給手段の出力に接続されることを特徴とする。
【００４６】
請求項１１記載の発明は、前記請求項１０記載の半導体集積回路において、２組の昇圧回路に備えるクロック供給手段は、各々、その出力するクロックが、互いに、前記２組の半導体集積回路に各々備える電荷供給手段の出力の電位を同時に昇圧しないように設定されていることを特徴とする。
【００４７】
請求項１２記載の発明は、前記請求項１０記載の半導体集積回路において、２組の半導体集積回路に備える整流スイッチ制御手段は、各々、更にキャパシタと、第８のＮチャネルＭＯＳトランジスタとを備え、前記２組の半導体集積回路に備える各々の前記キャパシタは、自己の組の半導体集積回路の電荷供給手段とＰチャネルＭＯＳトランジスタのソースとの間に配置され、前記２組の半導体集積回路に備える各々の前記第８のＮチャネルＭＯＳトランジスタは、ドレインが第１の電源に接続され、ソースが自己の組の半導体集積回路のＰチャネルＭＯＳトランジスタのソースに接続され、ゲートが異なる組の半導体集積回路の電荷供給手段の出力に接続されることを特徴とする。
【００４８】
更に、請求項１３記載の発明は、前記請求項６、請求項７、請求項８、請求項１０又は請求項１２記載の半導体集積回路において、第３〜第８のＮチャネルＭＯＳトランジスタのしきい値は、第１及び第２のＮチャネルＭＯＳトランジスタのしきい値よりも低い値に設定されることを特徴とする。
【００４９】
加えて、請求項１４記載の発明は、前記請求項２、請求項５、請求項１０又は請求項１２記載の半導体集積回路において、第１の電源は、外部電源、又は、内部電源発生回路により生成した前記外部電源より高い電位を持つ電源であり、第２の電源の電位は、接地電位であることを特徴とする。
【００５０】
前記の構成により、請求項１〜請求項８及び請求項１４記載の発明では、予め、電荷供給手段の出力及び整流スイッチ制御手段の出力がプリチャージ手段により所定電圧にプリチャージされる。
【００５１】
その後、クロック供給手段からクロックが前記電荷供給手段に供給されると、電荷供給手段の出力が前記所定電圧の所定倍のレベルに昇圧され、これに続いて、整流スイッチ制御手段の出力が前記昇圧された電荷供給手段の出力により更に所定電圧の所定倍のレベルに昇圧されて、この昇圧された電圧により整流スイッチがＯＮ動作する。従って、１つのクロック制御手段のみによって昇圧回路を構成することができる。
【００５２】
また、請求項９〜請求項１２記載の発明では、第１のクロックと第２のクロックからは互いに論理的なＬｏｗレベルがオーバラップしないクロックが供給される。論理的なＬｏｗレベルは第２の電源レベルであり、論理的なＨｉｇｈレベルは第１の電源レベルである。
【００５３】
第１のクロックが第１の電源レベルから、第２の電源レベルに遷移すると、２組の昇圧回路の内、第１の昇圧回路に備わる第１のＮチャネルＭＯＳトランジスタがオフし、第１の昇圧回路に備わる第１の電荷供給手段に備わるドライバが、第１の電荷供給手段に備わる第１のキャパシタの第１の電極を第２の電源レベルから第１の電源レベルに遷移させる。
【００５４】
これにより、予め、第６のＮチャネルＭＯＳトランジスタによって第１の電源レベルにプリチャージされていた第１の電荷供給手段の出力が第１の電源レベルの２倍のレベルに昇圧され、また、予め、第８のＮチャネルＭＯＳトランジスタによって第１の電源レベルにプリチャージされていた第１の昇圧回路の第１の整流スイッチ制御手段に備わる第３のキャパシタの第２の電極も第１の電源レベルの２倍のレベルに昇圧される。
【００５５】
これにより、第１の昇圧回路の第１の整流スイッチ制御手段に備わるＰチャネルＭＯＳトランジスタがオンし、第１の昇圧回路の第１の整流スイッチ制御手段に備わる第２のキャパシタの第１の電極が、第２の電源レベルから第１の電源レベルの２倍のレベルに遷移する。
【００５６】
これにより、予め、第１の昇圧回路の第１の整流スイッチ制御手段に備わるダイオードによって第１の電源レベルよりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルにプリチャージされていた第１の昇圧回路の第１の整流スイッチ制御手段に備わる第２のキャパシタの第２の電極が、第１の電源レベルの３倍のレベルよりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルに昇圧される。
【００５７】
これにより、第１の昇圧回路に備わる整流スイッチがオンし、第１の電源レベルの２倍のレベルに昇圧された第１の電荷供給手段の出力が、第１の昇圧回路に備わる第１の整流スイッチを通じて昇圧電源に出力される。
【００５８】
ここで、特に請求項１３記載の発明では、第３から第８のＮチャネルＭＯＳトランジスタのしきい値が、他の第１及び第２のＮチャネルＭＯＳトランジスタのしきい値よりも低く製造されるので、第１の電源レベルの３倍のレベルよりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルに昇圧される第１の昇圧回路に備わる第１の整流スイッチのゲートレベルをより高いレベルにすることが可能であると共に、第１の整流スイッチの出力レベルをより高いレベルにすることが可能である。
【００５９】
以上の動作の間、第２のクロックは第１の電源レベルを保ち、第２の昇圧回路に備わる第２の電荷供給手段の出力は、第７のＮチャネルＭＯＳトランジスタによって第１の電源レベルにプリチャージされ、第２の昇圧回路に備わる第２の整流スイッチのゲートは、第２の昇圧回路の第２の整流スイッチ制御手段に備わるダイオードによって第１の電源レベルよりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルにプリチャージされ、第２の整流スイッチはオフしている。
【００６０】
第２のクロックが第１の電源レベルから、第２の電源レベルに遷移する時も以上と同様である。よって、プリチャージ手段によりプリチャージされた電位を更に高く昇圧して、昇圧効率を高めることができる。
【００６１】
ここで、特に、請求項１２記載の発明では、別途付加したキャパシタ及び第８のＮチャネルＭＯＳトランジスタにより、電荷供給手段の出力側と整流スイッチ制御手段の出力側とを別系統にできるので、整流スイッチがＯＮ動作しても、整流スイッチ制御手段の出力側の昇圧電位が電荷供給手段の出力側の電位により低下することが確実に防止され、昇圧電源への電荷供給を効率良く行うことが可能である。
【００６２】
【発明の実施の形態】
以下、実施の形態により本発明を具体的に説明すると共に、本発明に関連する技術を提案例により具体的に説明する。先ず、本発明に関連する技術の提案例を説明する。
（第１の提案例）
図１は本発明に関連する技術の第１の提案例における電源電圧発生回路の構成を示すものである。
【００６３】
図１（ｂ）に示すように、昇圧電源消費電流（ＩＰＰ）は、ロウアドレスストローブ信号（以下、ＲＡＳという）がハイからロウへ遷移することによって開始されるワード線の充電と、ＲＡＳがロウからハイへ遷移することによって開始されるレベルシフタのリセット等で主に消費される。このように、ＩＰＰはＲＡＳの周期ＴＲＣに同期している。
【００６４】
０．５ｎｍルールで設計した１６ＭｂｉｔＤＲＡＭにおけるＲＡＳの状態に関するＩＰＰを図１（ｃ）に示す。ＲＡＳの周期ＴＲＣが１５０ｎｓの場合は、ＶＣＣ＝３．３ＶでＩＰＰ＝１０ｍＡを消費する。ＲＡＳがロウレベルの期間はＩＰＰ＝５０ｕＡ、ＲＡＳがハイレベルの期間はＩＰＰ＝２ｕＡ程度の電流を消費する。
【００６５】
そこで、ＩＰＰを最も消費するＲＡＳのレベル遷移時に同期して、昇圧電源電圧を供給するための電源電圧発生回路と、ＲＡＳがロウの期間のみ動作する電源電圧発生回路と、ＲＡＳがハイの期間のみ動作する電源電圧発生回路との３系統の電源電圧発生回路で昇圧電源回路を構成すれば、待機時（ＲＡＳがハイレベルの期間）の昇圧電源リーク電流に対して最小限の供給能力を有する昇圧電源発生回路、すなわち、待機時の電流消費量が最小の昇圧電源発生回路が実現できる。この昇圧電源発生回路を図１（ａ）示す。
【００６６】
図１（ａ）において、３０１は動作時用電源電圧発生回路（第１の電源電圧発生回路）、３０２は補助電源電圧発生回路（第３の電源電圧発生回路）、３０３は待機時用電源電圧発生回路（第２の電源電圧発生回路）、３０４はレベル検知回路（電圧検知部）、３０５は発振回路である。前記レベル検知回路３０４及び発振回路３０５は、補助及び待機時用の各電源電圧発生回路３０２、３０３で共用される。
【００６７】
以上のように構成された電源電圧発生回路について、その動作を説明する。動作時用電源電圧発生回路３０１はロウアドレスストローブ信号（ＲＡＳ）によって制御されており、ＲＡＳのレベル遷移に応じて動作時用電源電圧発生回路３０１内部のチャージポンプ回路が昇圧電源を発生する。ＲＡＳのレベル遷移がない期間は、動作時用電源電圧発生回路３０１は昇圧電源を供給しない。
【００６８】
レベル検知回路３０４は昇圧電源電位に応じて信号を発生し、この信号が発生している期間、発振回路３０５が発振信号を出力して、待機時用電源電圧発生回路３０３と補助電源電圧発生回路３０２を駆動する。昇圧電源電位が検知回路３０４の検知レベルよりも下がると、ＲＡＳのレベルに関係なく、待機時用電源電圧発生回路３０３は発振回路３０５によって駆動される。補助電源電圧発生回路３０２は、昇圧電源電位が検知回路３０４の検知レベルよりも下がっていても，ＲＡＳがハイレベルの場合には駆動されず、ＲＡＳがロウレベルの場合のみ駆動される。
【００６９】
このように、ＲＡＳがハイレベルの期間は、待機時用電源電圧発生回路３０３のみで昇圧電源を供給し、ＲＡＳがロウレベルの期間の昇圧電源リーク電流に対しては、待機時用電源電圧発生回路３０３と補助電源電圧発生回路３０２の両方で昇圧電源を供給する。すなわち、待機時用電源電圧発生回路３０３に関しては、ＲＡＳがロウレベルの期間の昇圧電源リーク電流を考慮する必要がなく、ＲＡＳがハイレベルの期間の昇圧電源リーク電流に対して、昇圧電源電位を保持する必要最小限の電流供給能力を持たせればよい。したがって、ＲＡＳがロウレベルの期間の昇圧電源リークの増大を補償しても、待機時（ＲＡＳがハイレベルの期間）における、昇圧電位発生に係る消費電流を増加させることはない。
【００７０】
尚、待機時用電源電圧発生回路と補助電源電圧発生回路は、それぞれ独立にレベル検知回路、発振回路で制御してもよい。また、待機時用電源電圧発生回路３０３はＲＡＳがハイレベルの期間のみ昇圧電源を発生する構成としてもよい。
（第２の提案例）
図３（ａ）は本発明に関連する技術の第２の提案例を示す。同図の電源電圧発生回路は、動作時用電源電圧発生回路により補助電源電圧発生回路を兼用したものである。図３（ａ）において、３１１はチャージポンプ回路、３１２は発振回路（第１の発振回路）、３１３は遅延回路である。図３（ｂ）は、遅延回路３１３で生じる遅延時間よりも制御信号のパルス幅が短い場合の電位変化、図３（ｃ）は、遅延回路３１３で生じる遅延時間よりも制御信号のパルス幅が長い場合の電位変化を示している。
【００７１】
図３（ａ）のレベル検知信号がハイレベルの場合における、電源電圧発生回路の動作について図３（ｂ）、（ｃ）を用いて説明する。制御信号がロウである場合は、ノード３１４はハイ、ノード３１５はロウ、ノード３１６はハイである。制御信号がロウからハイに遷移すると、ただちにノード３１４はロウに遷移する。ノード３１４の電位変化から遅延回路３１３で生ずる遅延時間だけ遅れて、ノード３１５はロウからハイに遷移する。ここまでは、制御信号の長短にかかわらず各ノードの電位変化は同じである。
【００７２】
図３（ｂ）に示すように、遅延回路３１３の遅延時間よりも早く制御信号が再びハイからロウに遷移すると、ノード３１６はハイのまま変化せず、ノード３１４はハイに遷移し、発振回路３１２は制御信号に同期したパルスを１回だけ発生する。
【００７３】
図３（ｃ）に示すように、制御信号がハイのままであれば、ノード３１５がロウからハイへ遷移することによりノード３１６はハイからロウに遷移し、続いてノード３１４がハイに遷移する。制御信号がハイを保ち続けると、ノード３１５には遅延回路３１３で生じた遅延時間を持って、ノード３１４と反転したレベル遷移が現れ、続いてノード３１６のレベルが反転し、さらにノード３１４のレベルも反転する。このように、制御信号がハイの期間は、発振回路３１２は遅延回路３１３で生じる遅延時間を半周期として発振する。
【００７４】
レベル検知信号がロウの場合は、ノード３１６がハイに固定されるので、制御信号に同期した信号を発振回路３１２は出力する。
【００７５】
制御信号にロウアドレスストローブ（ＲＡＳ）に同期した信号を用いれば、ＲＡＳがハイからロウに遷移する時に、発振回路３１２がチャージポンプ回路３１１を駆動して電源電圧を発生する。さらに、レベル検知信号がハイであり、ＲＡＳがロウレベルである期間が発振周期よりも長い場合は、ＲＡＳがハイからロウに遷移する時と、ＲＡＳがハイからロウに遷移する時から発振周期毎に発振回路３１２がチャージポンプ回路３１１を駆動して電源電圧を発生する。
【００７６】
したがって、図３（ａ）に示す電源電圧発生回路を動作時の昇圧電源発生回路として用いれば、ＲＡＳがロウレベルの期間の昇圧電源リークも補償できる。待機時の昇圧電源発生回路は、待機時の昇圧電源リークを補償する必要最小限の電流供給能力でよいので、待機時の消費電流を増大させることなくＲＡＳがロウレベルの期間の昇圧電源リークも補償できる。
（第３の提案例）
図４は本発明に関連する技術の第３の提案例を示す。同図の電源電圧発生回路は、待機時用電源電圧発生回路により補助電源電圧発生回路を兼用したものである。図４において、３２０はチャージポンプ回路、３２１は発振回路（第２の発振回路）、３２４、３２８はＰチャンネルＭＯＳトランジスタ、３２５、３２９はＮチャンネルＭＯＳトランジスタ、３２６、３２７は抵抗である。
【００７７】
図４に示す電源電圧発生回路の動作を説明する。レベル検知信号がハイである期間、発振回路３２１が発振信号を出力し、チャージポンプ回路３２０を駆動して電源電圧を発生する。発振回路３２１の発振周期は遅延回路３２２の信号遅延によって作られる。この際、制御信号がハイであれば、ＰチャンネルＭＯＳトランジスタ３２４とＮチャンネルＭＯＳトランジスタ３２５はオフしており、遅延回路３２２で生じる信号遅延は、抵抗３２６の抵抗値とＰチャンネルＭＯＳトランジスタ３２８のオン抵抗をたした値、又は、抵抗３２７の抵抗値とＮチャンネルＭＯＳトランジスタ３２９のオン抵抗をたした値と、ノード３３３の容量を掛けた時定数できまる。制御信号がロウであれば、ＰチャンネルＭＯＳトランジスタ３２４とＮチャンネルＭＯＳトランジスタ３２５はオンし、遅延回路３２２の時定数は、抵抗３２６の抵抗値とＰチャンネルＭＯＳトランジスタ３２４のオン抵抗を並列に合成した値に、ＰチャンネルＭＯＳトランジスタ３２８のオン抵抗をたした値にノード３３３の容量を掛け合わせた値、又は、抵抗３２７の抵抗値とＮチャンネルＭＯＳトランジスタ３２５のオン抵抗を並列に合成した値に、ＮチャンネルＭＯＳトランジスタ３２９のオン抵抗をたした値と、ノード３３３の容量を掛け合わせた値になる。
【００７８】
したがって、抵抗３２６、３２７の抵抗値と、ＰチャンネルＭＯＳトランジスタ３２４のオン抵抗、ＮチャンネルＭＯＳトランジスタ３２５のオン抵抗を適当に選べば、制御信号のハイ、ロウに応じて、発振回路３２１の発振周波数を設定できる。制御信号としてＲＡＳに同期した信号を選べば、ＲＡＳがハイの期間よりもＲＡＳがロウの期間に発振回路３２１の発振周波数は高くなる。発振回路３２１の発振周波数が高くなればチャージポンプ回路３２０で発生する電流が増加する。ＲＡＳがロウの期間の昇圧電源リークを補償するように、ＲＡＳがロウの期間の発振回路３２１の発振周期を高くし、ＲＡＳがハイの期間の昇圧電源リークを補償する必要最小限の電流が供給できるように、ＲＡＳがハイの期間の発振回路３２１の発振周期を設定すれば、ＲＡＳがハイの期間の消費電流を増やすことなく、ＲＡＳがロウの期間の昇圧電源リークを補償できる。
（第４の提案例）
図５は本発明に関連する技術の第４の提案例における電源電圧発生回路の構成を示すものである。図５において、３４０は動作時用電源電圧発生回路、３４１は補助電源電圧発生回路、３４２は待機時用電源電圧発生回路、３４３はレベル検知回路、３４４は発振回路である。
【００７９】
以上のように構成された電源電圧発生回路について、その動作を説明する。動作時用電源電圧発生回路３４０はロウアドレスストローブ信号（ＲＡＳ）によって制御されており、ＲＡＳのレベル遷移に応じて動作時用電源電圧発生回路３４０内部のチャージポンプ回路が昇圧電源を発生する。ＲＡＳのレベル遷移がない期間は、動作時用電源電圧発生回路３４０は昇圧電源を供給しない。
【００８０】
レベル検知回路３４３は昇圧電源電位応じて信号を発生し、この信号が発生している期間、発振回路３４４が発振信号を出力して、待機時用電源電圧発生回路３４２を駆動する。昇圧電源電位が検知回路３４３の検知レベルよりも下がると、ＲＡＳのレベルに関係なく、待機時用電源電圧発生回路３４２は発振回路３４４によって駆動される。
【００８１】
補助電源電圧発生回路３４１は、動作時用電源電圧発生回路３４０と同様の構成であるが、制御信号として、ＲＡＳではなくコラムアドレスストローブ信号（ＣＡＳ）を使用する。ＣＡＳのレベル遷移に応じて補助電源電圧発生回路３４１内部のチャージポンプ回路が駆動されて昇圧電源を発生するが、ＣＡＳのレベル遷移がない場合は昇圧電源を供給しない。
【００８２】
ＤＲＡＭのファーストページモードでは、ロウアドレスを一定にしてコラムアドレスだけを変化させる期間が存在し、ＲＡＳがロウに保持されている期間にＣＡＳがハイ、ロウの遷移を繰り返す。図５に示した構成の電源電圧発生回路を用いれば、ファーストページモードでは、補助電源電圧発生回路３４１によって、ＣＡＳの周期に同期して昇圧電源を発生できるので、ＲＡＳがロウの期間の昇圧電源リークを補助電源電圧発生回路３４１で補償できる。ファーストページモード以外では、ＲＡＳがロウである期間の昇圧電源リークによって昇圧電源レベルが下がらない程度に、ＲＡＳがロウである期間を短く規定すれば、待機時電源電圧発生回路３４２の電流供給能力は、ＲＡＳがハイの期間の昇圧電源リークを補償する必要最小限でよく、待機時の消費電流は増加しない。
【００８３】
尚、以上の説明では、昇圧回路を例に上げて説明したが、本発明は、その他、降圧回路にも同様に適用できるのは勿論である。
（第５の提案例）
図６は本発明に関連する技術の第５の提案例を示す。図６はワード線ドライバ回路を示している。図中３４１はワード線、３４２、３４９はＮチャンネルＭＯＳトランジスタ、３４３はＮチャンネルＭＯＳトランジスタ（制御トランジスタ）、３４４は昇圧電源であり、ノード３４４には昇圧電源が印加されている。
【００８４】
ＲＡＳがハイの場合、ノード３４６、３４７はＧＮＤレベルでＮチャンネルＭＯＳトランジスタ３４９がオフ、ノード３４８はハイレベルでＮチャンネルＭＯＳトランジスタ３４３がオンであり、ワード線３４１はＧＮＤレベルに固定されており、昇圧電源のリークパスは存在しない。
【００８５】
ＲＡＳがロウの場合、ロウアドレスに応じて選択されたワード線ドライバ回路では、ノード３４８がＧＮＤレベルに遷移してＮチャンネルＭＯＳトランジスタ３４３がオフし、ノード３４７が昇圧レベルまで立ち上がり、ノード３４５の電位は昇圧レベルからＮチャンネルＭＯＳトランジスタ３４４のしきい値Ｖｔを引いた値となる。ノード３４６に昇圧電源が印加され、ノード３４６とノード３４５のカップリングによってノード３４５の電位が上昇し、ＮチャンネルＭＯＳトランジスタ３４２を通じてワード線３４１に昇圧電源が印加される。ＮチャンネルＭＯＳトランジスタ３４３のソース・ドレイン間に昇圧電圧がかかり、昇圧電源のリークパスとなる。
【００８６】
選択されなかったワード線ドライバ回路では、ノード３４７はＧＮＤレベルでＮチャンネルＭＯＳトランジスタ３４９がオフ、ノード３４８はハイレベルでＮチャンネルＭＯＳトランジスタ３４３がオンのままであるが、ロウアドレスに応じてノード３４６に昇圧電源が印加される場合もある。この場合、ＮチャンネルＭＯＳトランジスタ３４２のソース・ドレイン間に昇圧電圧がかかり、昇圧電源のリークパスとなる。
【００８７】
図７はＮチャンネルＭＯＳトランジスタにおける、ゲート長に対する単位ゲート幅当りのオフリーク電流を示すグラフである。ＮチャンネルＭＯＳトランジスタのゲートは、加工精度のばらつきによって、１０％程度小さくなることもある。例えば、設計時のゲート長を０．５ｕｍとすると、仕上がり寸法のばらつきによってＮチャンネルＭＯＳトランジスタのオフリーク電流は２桁ほど増大してしまう。
【００８８】
昇圧電源は電源を安定させるために大きな容量を有しており、一旦レベルがさがってしまうと所定昇圧電位まで容易には回復せず、動作不良を引き起こす。このように、昇圧電源リークは消費電流を増加させるのみならず動作不良も引き起こすので、昇圧電源レベルが下がらないように昇圧電源リークを補償しなければならない。
【００８９】
図６におけるＮチャンネルＭＯＳトランジスタ３４２、３４３は、レイアウト面積を最小にして動作速度を速くするため一般に、デバイスで使用できる最小のゲート長（いわゆる最小ルール）で構成されている。ＮチャンネルＭＯＳトランジスタ３４２、３４３のゲート長、ゲート幅をそれぞれ０．５ｕｍ、１０ｕｍと設計する。加工ばらつきを１０％と見積ればワード線ドライバ回路１組あたりの昇圧電源リーク電流は、０．１ｎＡ程度から１ｕＡ程度までの幅を持つと予想される。
【００９０】
上述のように、０．５ｕｍ程度のゲート長では、加工ばらつき１０％当り２桁ほどのＮチャンネルＭＯＳトランジスタのオフリーク電流の増大があるので、昇圧電源供給能力は、予想される昇圧電源オフリーク電流より１桁以上高いことを要求される。そこで、ワード線の立ち上げ立ち下げ速度は若干犠牲にして、ＮチャンネルＭＯＳトランジスタ３４２、３４３のゲート長を０．５５ｕｍで設計すると、ワードドライバ回路１組当りの昇圧電源リーク電流は１ｎＡ以下と予想される。このように、動作時のみ昇圧電源のリークパスとなるＭＯＳトランジスタ３４３のゲート長をその他のＭＯＳトランジスタの最小ゲート長より大きく設計し、リーク電流が無視できるレベルまで小さくなれば、動作時の昇圧電源リークを考慮せずに待機時電源電圧発生回路を設計できる。
【００９１】
尚、本提案例では、制御トランジスタをＮチャンネルＭＯＳトランジスタ３４３で構成したが、ＰチャンネルＭＯＳトランジスタで構成してもよいのは勿論である。
【００９２】
以下、本発明の実施の形態の半導体集積回路（昇圧回路）について、図面を参照しながら、説明する。
（第１の実施の形態）
図８に本発明の第１の実施の形態に於ける昇圧回路の回路構成の一例を示し、図９に、図８に示す本発明の第１の実施の形態の昇圧回路の動作タイミングチャートを示す。
【００９３】
図８に於いて、各トランジスタは半導体ＭＯＳトランジスタで構成される。Ｖｐｐは昇圧電源（昇圧端子）、１００はクロックφ１を供給するクロック供給手段、１０１はクロック供給手段１００の出力クロックφ１を入力しノードａに接続される電荷供給手段であって、昇圧用電荷を蓄積する大容量のキャパシタ１０６と、クロックφ１を入力して前記キャパシタ１０６を駆動するドライバ１０７を備える。
【００９４】
１０２は大容量キャパシタ１０６をプリチャージするプリチャージ手段であって、ゲート及びドレインが外部電源もしくは図８に示されない内部電源発生回路で生成した電源であるＶＣＣ電源に接続され、ソースがノードａに接続されるＮチャネルＭＯＳトランジスタ（第４のトランジスタ）で構成される。
【００９５】
１０３は整流スイッチであって、ドレインがノードａに接続され、ゲートがノードｃに接続され、ソースが昇圧電源ＶＰＰに接続されたＮチャネルＭＯＳトランジスタ（第５のトランジスタ）で構成される。
【００９６】
１０４は整流スイッチ制御手段であって、ソース及びウェル電位がノードａに接続され、ドレインがノードｂに接続され、ゲートがＶＣＣ電源に接続されたＰチャネルＭＯＳトランジスタ１０８と、ノードｂとノードｃのそれぞれに異なる電極を接続したキャパシタ１０９と、ソースがノードｃに接続され、ゲート及びドレインがノードａに接続されたＮチャネルＭＯＳトランジスタ１１０（第３のトランジスタ）を備える。
【００９７】
１０５はリセット手段であって、ソースが接地電源に接続され、ゲートがクロック供給手段１００の出力であるクロックφ１を入力するＮチャネルＭＯＳトランジスタ１１２（第１のトランジスタ）と、ソースがＮチャネルＭＯＳトランジスタ１１２のドレインに接続され、ゲートがＶＣＣ電源に接続され、ドレインがノードｂに接続されるＮチャネルＭＯＳトランジスタ１１１（第２のトランジスタ）を備える。
【００９８】
クロックφ１の信号レベルは論理的なＨｉｇｈレベルがＶＣＣ電源レベル、論理的なＬｏｗレベルが接地電源レベルである。
【００９９】
以上の様に構成された本発明の第１の実施の形態の昇圧回路に於いて、以下、その動作を、図９を参照して説明する。
【０１００】
図８に示す本実施の形態の昇圧回路は、初期状態で、図９の（ａ）に示す如く、クロックφ１はＶＣＣレベルである。図９の（ｂ）に示す如く、ノードａはプリチャージ手段１０２により（ＶＣＣ−Ｖｔｎ）レベル。図９の（ｃ）、（ｄ）に示す如く、ノードｂは接地レベル、ノードｃは（ＶＣＣ−２Ｖｔｎ）レベル。
【０１０１】
先ず、図９の（ａ）に示す如く、クロックφ１が接地電源レベルに遷移すると、ＮチャネルＭＯＳトランジスタ１１２がオフし、電荷供給手段１０１を構成するドライバ１０７が、キャパシタ１０６のノードａとは反対側の電極を接地レベルからＶＣＣレベルまで昇圧して、図９の（ｂ）に示す如く、ノードａは（ＶＣＣ−Ｖｔｎ）レベルから（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。ノードａの電位が（ＶＣＣ＋Ｖｔｐ）レベル以上になると、ＰチャネルＭＯＳトランジスタ１０８がオンし、図９の（ｃ）に示す如く、ノードｂの電位は接地レベルから（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。ここでＶｔｐとは、ＰチャネルＭＯＳトランジスタのしきい値である。この際、キャパシタ１０９の両電極間には（ＶＣＣ−２Ｖｔｎ）レベルだけ電位差があるので、図９の（ｄ）に示す如く、ノードｃはキャパシタ１０９により（３ＶＣＣ−３Ｖｔｎ）レベルまで昇圧される。この時、ノードｃのレベルは、ノードａの（２ＶＣＣ−Ｖｔｎ）レベルよりＮチャネルＭＯＳトランジスタ１０３のしきい値以上高くなり、ノードａに蓄積された電荷はＮチャネルＭＯＳトランジスタ１０３を介して昇圧電源ＶＰＰに供給される。その結果、図９の（ｂ）、（ｃ）に示す如く、ノードａ及びノードｂのレベルは、昇圧電源ＶＰＰと同レベルとなる。
【０１０２】
以上の様に、本発明の第１の実施の形態によれば、単一のクロック供給手段１００のみでノードａ及びノードｃを昇圧することが可能であり、従来回路に必要であった複雑なクロック供給回路が不要である。
【０１０３】
また、クロックφ１を供給してから、ノードａ、ノードｂ及び、ノードｃの昇圧がスタティックに行なわれ、特に、ノードｂ、ノードｃが一度に（２ＶＣＣ−Ｖｔｎ）レベル分だけ昇圧されるので、従来回路の様に数段階の昇圧過程を経ず、複数クロック間のタイミングマージンが不要であるので、図９のｔ５に示す如く、クロックを供給してからノードｃが（３ＶＣＣ−３Ｖｔｎ）レベルまで昇圧される時間が短いため、高周波の動作が可能である。
【０１０４】
更に、従来回路の動作開始時に生じていた貫通電流がなく、消費電力を低減することが可能である。
（第２の実施の形態）
次に、図１０に本発明の第２の実施の形態に於ける昇圧回路の回路構成の一例を示し、図１１に、図１０に示す本発明の第２の実施の形態の昇圧回路の動作タイミングチャートを示す。
【０１０５】
図１０に於いて、１２０は互いに論理的なＬｏｗレベルがオーバラップしない相補的なクロックφ１、φ１を供給するクロック供給手段である。１２１、１２２はそれぞれ、図８に示す本発明の第１の実施の形態に於ける昇圧回路の内、電荷供給手段１０１、プリチャージ手段１０２、整流スイッチ制御手段１０４、及び、リセット手段１０５と同じ回路を含む回路部分であり、それぞれ、クロック供給手段１２０の出力であるクロックφ１、φ１を入力する。１２３、１２４はそれぞれ、図８に示す本発明の第１の実施の形態に於ける昇圧回路の整流スイッチ１０３と同じＮチャネルＭＯＳトランジスタであり、互いのソースは昇圧電源ＶＰＰに接続されている。
【０１０６】
そして、１２５、１２６は、各々、ソースが回路部分１２１、１２２のそれぞれの電荷供給手段の出力であるノードｄ、ノードｇに接続され、ドレインがＶＣＣ電源に接続され、一方のゲートが他方のソースに接続されたＮチャネルＭＯＳトランジスタ（第６及び第７のトランジスタ）である。
【０１０７】
以上の様に構成された本発明の第２の実施の形態の昇圧回路に於いて、以下、その動作を、図１１を参照して説明する。
【０１０８】
回路部分１２１、１２２は、それぞれ、図８に示す本発明の第１の実施の形態の回路と同様に動作する。図１１の（ａ）、（ｂ）に示す如く、クロックφ１、φ１は互いに論理的なＬｏｗレベルがオーバラップしないので、整流スイッチであるＮチャネルＭＯＳトランジスタ１２３、１２４は同時にオンすることはなく、交互にオン、オフし、回路部分１２１、１２２それぞれが有する電荷供給手段の出力電荷を交互に昇圧電源ＶＰＰに供給する。
【０１０９】
クロックφ１、φ１が動作しない初期状態では、ノードｄ、ノードｆはそれぞれ、回路部分１２１、１２２が有するプリチャージ手段であるＮチャネルＭＯＳトランジスタ１２７、１２８によって（ＶＣＣ−Ｖｔｎ）レベルにプリチャージされるが、クロックφ１、φ１が動作すると、ノードｄが昇圧されている期間はＮチャネルＭＯＳトランジスタ１２６のゲート電位がＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのしきい値以上高くなり、ノードｆはＮチャネルＭＯＳトランジスタ１２６によって、図１１（ｅ）に示す如く、ＶＣＣ電源電位にプリチャージされ、ノードｇは図１１（ｆ）に示す如く、（ＶＣＣ−Ｖｔｎ）レベルにプリチャージされる。同様に、ノードｆが昇圧されている期間はＮチャネルＭＯＳトランジスタ１２５のゲート電位がＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのしきい値以上高くなり、ノードｄはＮチャネルＭＯＳトランジスタ１２５によって、図１１（ｃ）に示す如く、ＶＣＣ電源電位にプリチャージされ、ノードｅは図１１（ｄ）に示す如く、（ＶＣＣ−Ｖｔｎ）レベルにプリチャージされる。
【０１１０】
図８に示す本発明の第１の実施の形態では、ノードａはＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルにしかプリチャージされず、また、ノードｃはＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのしきい値の２倍だけ低いレベルにしかプリチャージされないが、図１０に示す本発明の第２の実施の形態の回路構成をとることによって、図８に示す本発明の第１の実施の形態のノードａに相当するノードｄ、ノードｆは、図１１（ｃ）、（ｅ）に示す如く、ＶＣＣ電源電位にプリチャージされる。即ち、図８に示す本発明の第１の実施の形態よりＮチャネルＭＯＳトランジスタのしきい値分だけ高いレベルにプリチャージでき、最終的に、図１１（ｃ）、（ｅ）に示す如く、２ＶＣＣレベルに昇圧できる。また、図８に示す本発明の第１の実施の形態のノードｃに相当するノードｅ、ノードｇも、図８に示す本発明の第１の実施の形態よりＮチャネルＭＯＳトランジスタのしきい値分だけ高いレベルにプリチャージでき、最終的に、図１１（ｄ）、（ｆ）に示す如く、３ＶＣＣよりＮチャネルＭＯＳトランジスタのしきい値分だけ低いレベルに昇圧できる。
（第３の実施の形態）
次に、図１２に本発明の第３の実施の形態に於ける昇圧回路の回路構成の一例を示し、図１３に、図１２に示す本発明の第３の実施の形態の昇圧回路の動作タイミングチャートを示す。
【０１１１】
図１２に示す本発明の第３の実施の形態は、図１０に示す本発明の第２の実施の形態の昇圧回路に昇圧用キャパシタ１４０、１４１及び、ＮチャネルＭＯＳトランジスタ（第８のトランジスタ）１５０、１５１を付加した回路構成となっている。
【０１１２】
図１２に示す本発明の第３の実施の形態の昇圧回路に於いて、以下、その動作を、図１３を参照して説明する。
【０１１３】
図１３に示す如く、本発明の第３の実施の形態は、図１１に示す本発明の第２の実施の形態の昇圧回路の動作タイミングチャートと同様に動作するが、異なる点は、図１１（ｃ）、（ｅ）に示す本発明の第２の実施の形態の昇圧回路のノードｄ、ノードｆのレベルは２ＶＣＣに昇圧された後、整流スイッチであるＮチャネルＭＯＳトランジスタ１２３、１２４がオンすると、昇圧電源ＶＰＰレベルと同一レベルに低下し、これに追従して、図１０（ｄ）、（ｆ）に示す如く、ノードｅ、ノードｇが（３ＶＣＣーＶｔｎ）レベルから、（ＶＰＰ＋ＶＣＣーＶｔｎ）レベルまで低下するのに対し、本発明の第３の実施の形態に於ける昇圧回路では、図１３（ｃ）、（ｅ）に示す如く、レベル低下が起こるノードｈ、ノードｊと整流スイッチ１４８、１４９のゲートを昇圧するノードｉ、ノードｋの昇圧パスを別系統にすることにより、図１３（ｄ）、（ｆ）に示す如く、ノードｉ、ノードｋが（３ＶＣＣーＶｔｎ）レベルに昇圧された後のレベル低下が生じない。
【０１１４】
即ち、図１０に示す本発明の第２の実施の形態に比べて、整流スイッチ１４８、１４９のゲートレベルをドレインであるノードｈ、ノードｉのレベルに対してより高く保つことが可能で、昇圧電源ＶＰＰへの電荷供給を効率よく行なうことができる。
【０１１５】
尚、本発明の第１、第２及び第３の実施の形態に於いて、プリチャージ用ＮチャネルＭＯＳトランジスタ１０２、１１０、１２５〜１３０、１４２〜１４７、１５０、１５１及び、整流スイッチ用ＮチャネルＭＯＳトランジスタ１０３、１２３、１２４、１４８、１４９のしきい値を、他の通常プロセスのＮチャネルＭＯＳトランジスタのしきい値より低いしきい値に設定して製造することにより、ノードａ、ｂ、ｃ、ｅ、ｇ、ｄ、ｆ、ｉ、ｋの昇圧時のしきい値に起因するレベル低下を少なくすることが可能で、整流スイッチの出力をより高いレベルにすることが可能である。
【０１１６】
また、本発明の各実施の形態のＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ、及び、ＶＣＣ電源と接地電源を置き換えて、降圧回路を構成することも可能である。
（第６の提案例）
図１６は本発明に関連する技術の第６の提案例における半導体集積回路の構成を示す。
【０１１７】
図１６において、チップ内部発生昇圧電源にウエルが接続されているｐチャンネルトランジスタ（第１のｐチャンネルトランジスタ）５０１は、抵抗５０４と直列に接続され、外部電源（昇圧電源の出力電位よりも低い出力電位を有する第１の電源）とグランドとの間に配置されている。ｐチャンネルトランジスタ５０１のドレインは、しきい値を所望の値に設定したインバーター５０２を介して内部昇圧電源ジェネレーターに接続され、ｐチャンネルトランジスタ５０１のゲートは、抵抗５０３と直列に接続し電源電圧とグランド間に配置した、ゲートとドレインを短絡したｐチャンネルトランジスタ（第２のｐチャンネルトランジスタ）５００のドレインに接続されている。
【０１１８】
以上のように構成された半導体集積回路について、内部発生昇圧電源電位の検知動作について説明する。
【０１１９】
図１６において内部昇圧電位が変動した時、ウエルを内部昇圧電位に接続したｐチャンネルトランジスタ５０１のドレインの電位は内部昇圧電位の変動に連動して変化する。図２３にｐチャンネルトランジスタのしきい値電圧の基板電位依存性を示す。基板電位が上昇すると、しきい値電圧も大きくなる。昇圧電位が上昇した時は、ｐチャンネルトランジスタ５０１のしきい値電圧の上昇によりｐチャンネルトランジスタ５０１のドレインの電位は低下し、一方、昇圧電位が低下した時は、ｐチャンネルトランジスタ５０１のドレインの電位は上昇する。この時、シミュレーション等により内部昇圧電源電位が所望の電圧範囲に納まるようにインバーター５０２のしきい値の設定を行うことによりｐチャンネルトランジスタ５０１のドレインの電位変化から、昇圧電位が所望の電圧範囲より上昇した時には内部昇圧電源ジェネレーターを停止させ、昇圧電位が所望の電圧範囲より低下した時には内部昇圧電源ジェネレーターを動作させることが、内部昇圧電源と他電源間にリークパスを作らずに可能である。つまり、内部昇圧電源の動作効率を低下させることなく、昇圧電位を検知することが可能になる。
（第６の提案例の変形例）
前記の構成において、図１７に示すように、ｐチャンネルトランジスタ５０１に直列に接続された抵抗５０４をゲートを、昇圧電源に接続したｎチャンネルトランジスタで構成することにより、昇圧電位の検知感度を向上させることができる。
【０１２０】
図１７において、昇圧電位が上昇した時、ウエル電位が上昇したｐチャンネルトランジスタ５０１は、そのしきい値電圧が上昇し、ｐチャンネルトランジスタ５０１のオン抵抗は増大する。さらに、ｎチャンネルトランジスタ５０４のオン抵抗がゲート電圧の上昇により減少し、この相乗効果によりｐチャンネルトランジスタ５０１のドレインの電位はいっそう敏感に昇圧電源の上昇に反応し低下する。
【０１２１】
尚、トランジスタ５０１のゲート長を大きく、ウエルの不純物濃度を濃くすることにより、ウエル電位の変動、言い替えれば内部昇圧電位の変動により敏感な検知回路を構成することができる。
（第７の提案例）
図１８は本発明に関連する技術の第７の提案例における半導体集積回路の構成を示す。
【０１２２】
図１８において、抵抗５０８と直列に接続され電源電圧とグランド間に配置されたｐチャンネルトランジスタ（第３のｐチャンネルトランジスタ）５０６は、そのウエルがチップ内部発生昇圧電源に接続され、ゲートとドレインを短絡し、ドレインが電位比較器５０９に接続されている。電位比較器５０９は、出力がインバータ５１０を介して内部昇圧電源ジェネレーターに接続され、更に入力として、抵抗５０７と直列に接続し電源電圧とグランド間に配置された、ゲートとドレインを短絡したｐチャンネルトランジスタ（第４のｐチャンネルトランジスタ）５０５のドレインと接続されている。
【０１２３】
以上のように構成された半導体集積回路について、内部発生昇圧電源電位の検知動作について説明する。
【０１２４】
図１８において内部昇圧電位が変動した時、ウエルを内部昇圧電位に接続したｐチャンネルトランジスタ５０６のドレインの電位は内部昇圧電位の変動に連動して変化する。図２３にｐチャンネルトランジスタのしきい値電圧の基板電位依存性を示す。基板電位が上昇すると、しきい値電圧も大きくなる。昇圧電位が上昇した時は、ウエル電位が上昇したｐチャンネルトランジスタ５０６のしきい値電圧は上昇して、ｐチャンネルトランジスタ５０６のドレインの電位は低下し、一方、昇圧電位が低下した時は、ウエル電位が低下したｐチャンネルトランジスタ５０６のしきい値電圧は低下し、ｐチャンネルトランジスタ５０６のドレインの電位は上昇する。
【０１２５】
昇圧電位検知回路を昇圧電源電位の上昇防止のために用いる時は、昇圧電位がある上限の電位に上昇した時、ｐチャンネルトランジスタ５０６のドレインの電位が、ｐチェンネルトランジスタ５０５のドレインの電位より低くなるようにｐチャンネルトランジスタ５０５、５０６のしきい値、及び、抵抗５０７、５０８の抵抗値を設定することにより、電圧比較器５０９で両ｐチャンネルトランジスタのドレインの電位を比較後、内部昇圧電源ジェネレーターを停止させることが、内部昇圧電源と他電源間にリークパスを作ることなく可能になる。
【０１２６】
同様にして、検知回路を昇圧電源電位の低下防止に用いる時にも、内部昇圧電源と他電源間にリークパスを作ることなく昇圧電位を検知することが可能になる。つまり、内部昇圧電源の動作効率を低下させることなく、昇圧電位を検知することが可能になる。
【０１２７】
前記の構成において、ｐチャンネルトランジスタ５０６に直列に接続された抵抗５０８を、ゲートを昇圧電源に接続したｎチャンネルトランジスタで構成することにより、昇圧電位の検知感度を向上させることができる。
（第７の提案例の変形例）
前記の構成において、図１９に示すようにｐチャンネルトランジスタ５０６に直列に接続された抵抗成分５０８をゲートを昇圧電源に接続したｎチャンネルトランジスタで構成することにより、昇圧電位の検知感度を向上させることができる。
【０１２８】
図１９において昇圧電位が上昇した時、ウエル電位が上昇したｐチャンネルトランジスタ５０６は、そのしきい値電圧が上昇し、ｐチャンネルトランジスタ５０６のオン抵抗は増大する。さらに、ｎチャンネルトランジスタ５０８のオン抵抗がゲート電圧の上昇により減少し、この相乗効果によりｐチャンネルトランジスタ５０６のドレインの電位はいっそう敏感に昇圧電源の上昇に反応し低下する。
【０１２９】
尚、トランジスタ５０６のゲート長を大きく、ウエルの不純物濃度を濃くすることにより、ウエル電位の変動、言い替えれば内部昇圧電位の変動により敏感な検知回路を構成することができる。
（第８の提案例）
図２０は本発明に関連する技術の第８の提案例における半導体集積回路の構成を示すものである。
【０１３０】
図２０において、抵抗５１５と直列に接続し電源電圧とグランド間に配置され、チップ内部発生昇圧電源にゲートが接続されているｎチャンネルトランジスタ（第１のｎチャンネルトランジスタ）５１１のソースは、抵抗５１７を介してグランドに接続されたｐチャンネルトランジスタ（第５のｐチャンネルトランジスタ）５１３のソースに接続されている。ｐチャンネルトランジスタ５１３のゲートは、抵抗５１６と直列に接続し電源電圧とグランド間に配置されたゲートとドレインを短絡したｐチャンネルトランジスタ（第６のｐチャンネルトランジスタ）５１２のドレインに接続され、ｐチャンネルトランジスタ５１３のドレインは、しきい値を所望の値に設定したインバーター５１４を介して内部昇圧電源ジェネレーターに接続されている。
【０１３１】
以上のように構成された半導体集積回路について、内部発生昇圧電源電位の検知動作について説明する。
【０１３２】
図２０において、内部昇圧電位が変動した時、ゲートを内部昇圧電位に接続したｎチャンネルトランジスタ５１１のソース電位は内部昇圧電位の変動に連動して変化する。即ち、昇圧電位が上昇した時は、ｎチャンネルトランジスタ５１１のソース電位は上昇し、ｐチャンネルトランジスタ５１３のソース電位も上昇する。一方、昇圧電位が低下した時は、ｎチャンネルトランジスタ５１１のソース電位は低下し、ｐチャンネルトランジスタ５１３のソース電位は低下する。この時、シミュレーション等により内部昇圧電源電位が所望の電圧範囲に納まるようにインバーター５１４のしきい値の設定を行うことによりｐチャンネルトランジスタ５１１のソース電位変化から、昇圧電位が所望の電圧範囲より上昇した時には内部昇圧電源ジェネレーターを停止させ、昇圧電位が所望の電圧範囲より低下した時には内部昇圧電源ジェネレーターを動作させることが、内部昇圧電源と他電源間にリークパスを作らずに可能である。つまり、内部昇圧電源の動作効率を低下させることなく、昇圧電位を検知することが可能になる。
（第９の提案例）
図２１は本発明に関連する技術の第９の提案例における半導体集積回路の構成を示す。
【０１３３】
図２１において、チップ内部発生基板電源にウエルが接続されているｎチャンネルトランジスタ（第２のｎチャンネルトランジスタ）５１９は、抵抗５２２と直列に接続し電源電圧とグランド間に配置されている。ｎチャンネルトランジスタ５１９のドレインはしきい値を所望の値に設定したインバーター５２０を介して内部基板電源ジェネレーターに接続され、ｎチャンネルトランジスタ５１９のゲートは、抵抗５２１と直列に接続し電源電圧とグランド間に配置した、ゲートとドレインを短絡した，ウエル電位が接地電位であるｎチャンネルトランジスタ（第３のｎチャンネルトランジスタ）５１８のドレインに接続されている。ここで、ｎチャンネルトランジスタ５１８、５１９のウエル電位が異なっているが、図２５に示す様に、トリプルウエル構造を採用することにより異なる電位に設定することが可能である。
【０１３４】
以上のように構成された半導体集積回路について、内部発生基板電源電位の検知動作について説明する。
【０１３５】
図２１において、内部基板電位が変動した時、ウエルを内部基板電位に接続したｎチャンネルトランジスタ５１９のドレインの電位は内部昇基板電位の変動に連動して変化する。図２４にｎチャンネルトランジスタのしきい値電圧の基板電位依存性を示す。基板電位が上昇すると、しきい値電圧は小さくなる。従って、基板電位が上昇した時は、ウエル電位が上昇したｎチャンネルトランジスタ５１９のしきい値電位は低下し、ｎチャンネルトランジスタ５１９のドレインの電位は低下し、一方、基板電位が低下した時は、ウエル電位が低下したｎチャンネルトランジスタ５１９のしきい値電圧は上昇し、ｎチャンネルトランジスタ５１９のドレインの電位は上昇する。この時、シミュレーション等により内部基板電源電位が所望の電圧範囲に納まるようにインバーター５２０のしきい値の設定を行うことによりｎチャンネルトランジスタ５１９のドレインの電位変化から、基板電位が所望の電圧範囲より上昇した時には内部基板電源ジェネレーターを動作させ、基板電位が所望の電圧範囲より低下した時には内部基板電源ジェネレーターを停止させることが、内部基板電源と他電源間にリークパスを作らずに可能である。つまり、内部基板電源の動作効率を低下させることなく、基板電位を検知することが可能になる。
【０１３６】
尚、トランジスタ５１９のゲート長を大きく、ウエルの不純物濃度を濃くすることにより、ウエル電位の変動、言い替えれば内部昇圧電位の変動により敏感な検知回路を構成することができる。
【０１３７】
以上の説明において、図１６の抵抗５０３、図１８の抵抗５０７、図２０の抵抗５１５〜５１７、及び図２１の抵抗５２１、５２２は、何れもトランジスタにより構成してもよい。
【０１３８】
【発明の効果】
以上説明したように、請求項１〜請求項８及び請求項１４記載の昇圧回路によれば、電荷供給ノードと、整流スイッチのゲートに接続されたノードとを、異なるキャパシタで昇圧するので、１つのクロック供給回路のみでもって、効率良く電荷供給ノードの電荷を昇圧電源に供給することが可能である。また、ＰチャネルＭＯＳトランジスタを用いたＣＭＯＳ型の簡易な整流スイッチ制御手段を備えて、電荷供給ノード及び、整流スイッチのゲートに接続されたノードの昇圧が高速に行なわれるので、高周波の昇圧動作が可能である。
【０１３９】
更に、請求項９〜請求項１２記載の発明によれば、プリチャージ手段によりプリチャージされた電位を更に高く昇圧するので、昇圧効率を高めることができる。
【０１４０】
ここで、特に、請求項１２記載の発明によれば、電荷供給手段の出力側と整流スイッチ制御手段の出力側とを別系統にしたので、整流スイッチがＯＮ動作に伴い整流スイッチ制御手段の出力側の昇圧電位が電荷供給手段の出力側の電位により低下することを確実に防止できて、昇圧電源への電荷供給を効率良く行うことが可能である。
【０１４１】
また、特に、請求項１３記載の発明では、プリチャージ用及び、整流スイッチ用のＮチャネルＭＯＳトランジスタのしきい値を他のＮチャネルＭＯＳトランジスタのしきい値より小さく製造されるので、各昇圧ノードのしきい値に起因するレベル低下を少なくすることが可能であり、その実用的効果は大きい。
【図面の簡単な説明】
【図１】 本発明に関連する技術の第１の提案例における電源電圧発生回路の構成図である。
【図２】 従来の電源電圧発生回路の構成図である。
【図３】 本発明に関連する技術の第２の提案例における電源電圧発生回路の回路図と内部電位のタイミングチャート図である。
【図４】 本発明に関連する技術の第３の提案例における電源電圧発生回路の回路図である。
【図５】 本発明に関連する技術の第４の提案例における電源電圧発生回路の構成図である。
【図６】 本発明に関連する技術の第５の提案例を説明するための回路図である。
【図７】 同第５の提案例を説明するためのＮチャンネルＭＯＳトランジスタのオフリーク特性を示す図である。
【図８】 本発明の第１の実施の形態に於ける昇圧回路の回路構成図である。
【図９】 同第１の実施の形態の動作タイミングチャート図である。
【図１０】 本発明の第２の実施の形態に於ける昇圧回路の回路構成図である。
【図１１】 同第２の実施の形態の動作タイミングチャート図である。
【図１２】 本発明の第３の実施の形態に於ける昇圧回路の回路構成図である。
【図１３】 同第３の実施の形態の動作タイミングチャート図である。
【図１４】 従来の昇圧回路の回路構成図である。
【図１５】 同従来例の動作タイミングチャート図である。
【図１６】 本発明に関連する技術の第６の提案例における昇圧電位検知回路の構成を示す図である。
【図１７】 本発明に関連する技術の第６の提案例の変形例における昇圧電位検知回路の構成を示す図である。
【図１８】 本発明に関連する技術の第７の提案例における昇圧電位検知回路の構成を示す図である。
【図１９】 本発明に関連する技術の第７の提案例の変形例における昇圧電位検知回路の構成を示す図である。
【図２０】 本発明に関連する技術の第８の提案例における昇圧電位検知回路の構成を示す図である。
【図２１】 本発明に関連する技術の第９の提案例における基板電位検知回路の構成を示す図である。
【図２２】 従来例における昇圧電位検知回路の構成を示す図である。
【図２３】 ｐチャンネルトランジスタしきい値の基板電位依存性を示す図である。
【図２４】 ｎチャンネルトランジスタしきい値の基板電位依存性を示す図である。
【図２５】 トリプルウエルの電位を示す図である。
【符号の説明】
３０１、３４０ 動作時用電源電圧発生回路（第１の電源電圧発生回路）
３０２、３４１ 補助電源電圧発生回路（第３の電源電圧発生回路）
３０３、３４２ 待機時用電源電圧発生回路（第２の電源電圧発生回路）
３０４、３４３ レベル検知回路（電圧検知部）
３１２ 発振回路（第１の発振回路）
３２１ 発振回路（第２の発振回路）
３１１、３２０ チャージポンプ回路
３１３、３２２ 遅延回路
３４３ ＮチャンネルＭＯＳトランジスタ（制御トランジスタ）
１０１ 電荷供給手段
１０２ プリチャージ手段
１０３ 整流スイッチ
１０４ 整流スイッチ制御手段
１０５ リセット手段
１０６、１０９
１４０、１４１ キャパシタ
１０８ ＰチャネルＭＯＳトランジスタ
５００ ｐチャンネルトランジスタ
（第２のｐチャンネルトランジスタ）
５０１ ｐチャンネルトランジスタ
（第１のｐチャンネルトランジスタ）
５０５ ｐチャンネルトランジスタ
（第４のｐチャンネルトランジスタ）
５０６ ｐチャンネルトランジスタ
（第３のｐチャンネルトランジスタ）
５０９ 電位比較器（比較器）
５１１ ｎチャンネルトランジスタ
（第１のｎチャンネルトランジスタ）
５１２ ｐチャンネルトランジスタ
（第６のｐチャンネルトランジスタ）
５１３ ｐチャンネルトランジスタ
（第５のｐチャンネルトランジスタ）
５１８ ｎチャンネルトランジスタ
（第３のｎチャンネルトランジスタ）
５１９ ｎチャンネルトランジスタ
（第２のｎチャンネルトランジスタ）
【発明の属する技術分野】
本発明はメモリＩＣ等の半導体集積回路において、低消費電力且つ安定に動作する昇圧電源等の電源発生回路に関する。
【０００２】
【従来の技術】
近年、携帯機器の普及に伴い、また、省エネルギーという観点から、電池駆動を可能とした低電圧動作、低消費電力のＬＳＩに対する需要が高まってきている。ダイナミックメモリ（ＤＲＡＭ）においては、高速に低電圧動作を実現する技術として常時昇圧方式という技術が開発されている（例えば特開平3 −273594号公報参照）。そして、本出願人は、前記常時昇圧方式において、待機時の消費電力を低減するため、動作時と待機時とで独立２系統の昇圧電源回路を設け、電流供給能力は低いが消費電力が少ない昇圧電源回路で待機時の昇圧電源を供給する方式を特願平5 −280918に提案している。
【０００３】
前記提案のもの、即ち動作時と待機時とで独立２系統の昇圧電源回路を設け、電流供給能力は低いが消費電力が少ない昇圧電源回路で待機時の昇圧電源を供給する方式について、図面を参照しながら説明する。図２は前記提案例の昇圧電源回路の構成を示すものである。図２において、４０１は動作時用チャージポンプ回路、４０２は動作時用チャージポンプ制御回路、４０３は待機時用チャージポンプ回路、４０５は昇圧電位検知回路、４０４は発振回路である。
【０００４】
動作時において、昇圧電源は、ワード線の昇圧等、ロウアドレスストローブ信号（ＲＡＳ）のレベル遷移に同期して消費されるので、動作時用チャージポンプ制御回路４０２はＲＡＳのレベル遷移に応じて動作時用チャージポンプ回路４０１を駆動している。
【０００５】
待機時（ＲＡＳがハイである期間）の昇圧電源の消費は、リーク成分のみであるから、待機時の昇圧電源供給能力はリーク量を補充する程度でよい。また、昇圧電位が検知レベルを越えてからも、検知時間遅れにより、チャージポンプ回路はむだに動作してしまう。したがって、動作時と待機時で２系統のチャージポンプ回路を備え、動作時チャージポンプ回路と比べて待機時チャージポンプ回路の供給能力、すなわち消費電流を低く抑え、待機時は待機時用チャージポンプ回路のみが動く構成とした方が、待機時の低消費電力化には得策である。待機時の昇圧電位を昇圧電位検知回路４０５で検知し、昇圧電位が検知レベル以下になると発振回路４０４が発振して、待機時用チャージポンプ回路４０３を駆動する。
【０００６】
また、近年の半導体集積回路は、それを搭載する機器の低消費電力化を図るために低電圧の外部単一電源を使用する傾向にあるが、内部回路の一部に於いて、複数の信号電位を必要とする場合が生じる。例えば、ダイナミックランダムアクセスメモリに於いては、メモリセルの容量に蓄積される電位をＮチャネルＭＯＳトランジスタを介してビット線に読み出すが、電位低下無しに読み出しを行なうためには、ＮチャネルＭＯＳトランジスタのゲートを容量に蓄積する電位に対してＮチャネルＭＯＳトランジスタのしきい値以上高い電位で駆動しなければならない。容量に蓄積される電位は、通常、外部電源電位が使用されるので、ＮチャネルＭＯＳトランジスタのゲート駆動電位は、電源電位より高い電位に昇圧しなければならず、この高電位を集積回路内部で発生する必要がある。また、半導体集積回路はそれ自身の低消費電力化、高速化の要求が厳しく、動作電流が少なく、且つ高速で動作する昇圧回路が必要とされている。
【０００７】
以下、図面を参照しながら、上記した従来の昇圧回路、即ち前記図２に示す動作時用又は待機時用のチャージポンプ回路の一例について説明する。
【０００８】
図１４に従来の昇圧回路の構成の一例を示す。図１５に、図１４に示す従来の昇圧回路に於ける動作タイミングチャートを示す。
【０００９】
図１４に於いて、各トランジスタはＭＯＳトランジスタであり、２００〜２０２はそれぞれ異なるクロックφ１〜φ３を供給するクロック供給手段である。２０３はクロック供給手段２００の出力クロックφ１を入力しノードａに接続される電荷供給手段であって、昇圧用電荷を蓄積するキャパシタ２１０と、クロックφ１を入力して大容量キャパシタ２１０を駆動するドライバ２１１を備える。
【００１０】
２０４は大容量キャパシタ２１０をプリチャージするプリチャージ手段であって、ゲート及びドレインが外部電源もしくは図１４に示されない内部電源発生回路で生成した電源であるＶＣＣ電源に接続され、ソースがノードａに接続されるＮチャネルＭＯＳトランジスタで構成される。
【００１１】
２０５は整流スイッチであって、ドレインがノードａに接続され、ゲートがノードｃに接続され、ソースが昇圧電源ＶＰＰに接続されたＮチャネルＭＯＳトランジスタで構成される。
【００１２】
２０６は整流スイッチ制御手段であって、ドレインがノードａに接続され、ソースがノードｂに接続され、ゲートがノードｃに接続されたＮチャネルＭＯＳトランジスタ２１２と、ノードｂとノードｃのそれぞれに異なる電極を接続したキャパシタ２１３を備える。
【００１３】
２０７はリセット手段であって、ソースが接地電源に接続され、ゲートがクロック供給手段２０２の出力であるクロックφ３を入力するＮチャネルＭＯＳトランジスタ２１４と、ソースがＮチャネルＭＯＳトランジスタ２１４のドレインに接続され、ゲートがＶＣＣ電源に接続され、ドレインがノードｂに接続されるＮチャネルＭＯＳトランジスタ２１５を備える。
【００１４】
クロックφ１〜φ３の信号レベルは論理的なＨｉｇｈレベルがＶＣＣ電源レベル、論理的なＬｏｗレベルが接地電源レベルである。ノードｃは後述する様にＶＣＣ電源レベルより高いレベルに昇圧されるため、ノードｃがＶＣＣ電源レベルより高いレベルに昇圧された時に、ノードｃからＶＣＣ電源への逆流を避けるためクロック供給手段２０１の出力であるクロックφ２はハイインピーダンスにする必要がある。
【００１５】
図１４に示す従来の昇圧回路は、初期状態で、図１５の（ａ）〜（ｃ）に示す如く、クロックφ１及びφ３はＶＣＣレベルであり、クロックφ２は接地レベルである。図１５の（ｄ）に示す如く、ノードａはプリチャージ手段２０４により（ＶＣＣ−Ｖｔｎ）レベル。ここでＶｔｎとはＮチャネルＭＯＳトランジスタのしきい値である。図１５の（ｅ）、（ｆ）に示す如く、ノードｂ及びノードｃは接地レベルである。
【００１６】
図１４に示す従来の昇圧回路が動作すると、先ず、図１５の（ｂ）に示す如く、クロックφ２がＶＣＣレベルに遷移すると、図１５の（ｆ）に示す如く、ノードｃがＶＣＣレベルに遷移し、ＮチャネルＭＯＳトランジスタ２１２をオンする。これによりプリチャージ手段２０４のＶＣＣ電源からＮチャネルＭＯＳトランジスタ２１２及びＮチャネルＭＯＳトランジスタ２１５、２１４を通じて接地電源に貫通電流が生じるが、、図１５の（ｅ）に示す如く、ノードｂは接地電位に保たれる様に、ＮチャネルＭＯＳトランジスタ２１２の駆動能力は十分小さく設定されている。
【００１７】
続いて、図１５の（ｃ）に示す如く、クロックφ３が接地レベルに遷移し、ＮチャネルＭＯＳトランジスタ２１４がオフして、図１５の（ｅ）に示す如く、ノードｂはプリチャージ手段２０４により（ＶＣＣ−Ｖｔｎ）レベルに充電される、この際、キャパシタ２１３の両電極間にはＶＣＣレベルだけ電位差があり、図１５の（ｆ）に示す如く、ノードｃはキャパシタ２１３により（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。同時に、ノードｃからクロック供給手段２０１を構成する回路のＶＣＣ電源への電流の逆流を避けるため、図１５の（ｂ）に示す如く、クロック供給手段２０１の出力であるφ２はハイインピーダンスに設定される。
【００１８】
続いて、図１５の（ａ）に示す如く、クロックφ１が接地レベルに遷移し、電荷供給手段２０３を構成するドライバ２１１が、キャパシタ２１０のノードａとは反対側の電極を接地レベルからＶＣＣレベルまで昇圧して、図１５の（ｄ）に示す如く、ノードａは（ＶＣＣ−Ｖｔｎ）レベルから（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。これにより、図１５の（ｅ）に示す如く、ノードｂは、ＮチャネルＭＯＳトランジスタ２１２を介して、（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧され、図１５の（ｆ）に示す如く、ノードｃがキャパシタ２１３により（３ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。この時、ノードｃのレベルはノードａの（２ＶＣＣ−Ｖｔｎ）レベルよりＮチャネルＭＯＳトランジスタ２０５のしきい値以上高くなり、ノードａに蓄積された電荷はＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源ＶＰＰに供給される。その結果、図１５の（ｄ）、（ｅ）に示す如く、ノードａ及びノードｂのレベルは、昇圧電源ＶＰＰと同レベルとなる。
【００１９】
次に、前記レベル検知回路４０５の従来における具体的構成の一例を図２２に示す。
【００２０】
図２２において、ソース電位とウエル電位が昇圧電位であるｐチャンネルトランジスタ５２４は抵抗５２７と直列に接続し昇圧電源とグランド間に配置され、ドレインは、しきい値電圧を所望の値に設定したインバーター５２５を介して内部昇圧電位ジェネレータに接続し、ゲートは、抵抗５２６と直列に接続し電源電圧とグランド間に配置した、ゲートとドレインを短絡したｐチャンネルトランジスタ５２３のドレインに接続されている。
【００２１】
以上のように構成された従来の半導体集積回路について、以下、その動作について説明する。
【００２２】
ｐチャンネルトランジスタ５２３のしきい値電圧をＶｔ１とすると、ｐチャンネルトランジスタ５２３のドレイン電位はＶＣＣ−Ｖｔ１となる。ｐチャンネルトランジスタ５２４のしきい値電圧をＶｔ２とすると、昇圧電位がＶＣＣ−Ｖｔ１＋Ｖｔ２に達した時、トランジスタ５２４はオン状態になりトランジスタ５２４のドレイン電圧は上昇する。しきい値電圧Ｖｔ１、Ｖｔ２及び抵抗５２６、５２７の抵抗値を調整することにより、ｐチャンネルトランジスタ５２４のドレイン電位をソース電圧の昇圧電位の変動に連動させることができる。
【００２３】
昇圧電位が所望の設定値より高くなった時には、ｐチャンネルトランジスタ５２４のドレイン電位は上昇し、インバータ５１４のしきい値電圧以上になると、内部昇圧電位ジェネレータを停止させ、昇圧電位が所望の電位より高くなることを防止することが可能である。
【００２４】
同様にして、昇圧電位が低下した場合も、内部昇圧電位ジェネレータを動作させ、昇圧電位が所望の電位より低くなることを防止することが可能である。
【００２５】
【発明が解決しようとする課題】
ところで、本発明者等は、ＲＡＳがロウである期間の昇圧電源リーク電流が、ＲＡＳがハイである期間（待機時）の昇圧電源リーク電流よりも増大することを見出した。
【００２６】
このことを図６を用いて説明する。図６はワード線ドライバ回路を示したものである。ノード３４４に昇圧電源が印加されている。ＲＡＳがハイの場合、ノード３４６、３４７はＧＮＤレベルでＮチャンネルトランジスタ３４９がオフ、ノード３４８はハイレベルでＮチャンネルトランジスタ３４３がオンで、ワード線３４１はＧＮＤレベルに固定されており、昇圧電源のリークパスは存在しないので、問題はない。これに対し、ＲＡＳがロウの場合、ロウアドレスに応じて選択されたワード線ドライバ回路では、ノード３４８がＧＮＤレベルに遷移してＮチャンネルトランジスタ３４３がオフし、ノード３４７が昇圧レベルまで立ち上がり、ノード３４５の電位は昇圧レベルからＮチャンネルトランジスタ３４９のしきい値Ｖｔを引いた値となる。更に、ロウアドレスに対応したワード線ドライバ回路では、ノード３４６に昇圧電源が印加される。ノード３４６と３４５のカップリングによってノード３４５の電位が上昇し、Ｎチャンネルトランジスタ３４２を通じてワード線３４１に昇圧電源が印加される。ここで、昇圧電源はＮチャンネルトランジスタ３４３を通じてＧＮＤにリークするため、待機時よりも昇圧電源リーク電流が増加する。
【００２７】
しかしながら、前記提案のような昇圧電源回路の構成では、ＲＡＳのレベル遷移に応じて動作時用電源電圧発生回路が昇圧電源を発生するため、ファーストページモードのようにＲＡＳがロウである期間が長い場合には、待機時用電源電圧発生回路で昇圧電源を供給しなければならず、従って、ＲＡＳがロウである期間の、増大した昇圧電源リーク電流を考慮して待機時の昇圧電源供給能力を高く設定しなければならず、その結果、待機時での消費電流が増大してしまうという問題を有していた。
【００２８】
また、上記の様な構成の半導体集積回路に備えるチャージポンプ回路では、図１４に示す如く、異なるクロックを供給するクロック供給手段が３つも必要であり、特に、クロックφ２を供給するクロック供給手段２０１は、ＶＣＣレベル及び、接地レベルの他に、ハイインピーダンス状態を供給する必要があり、複雑な回路構成が必要であるという問題点を有していた。
【００２９】
更に、ノードｃが（３ＶＣＣ−Ｖｔｎ）レベルに達するまでに、３段階の昇圧を行なわねばならず、図１５に示す期間ｔ１、ｔ２、ｔ３の如く、各々の昇圧が十分に行なわれる様に、昇圧を制御する各々のクロック間のタイミングにマージンをとらなければならない。このため、図１５に示す如く、最初に供給されるクロックであるクロックφ２から、ノードｃが（３ＶＣＣ−Ｖｔｎ）レベルに達し、ノードａに蓄積された電荷がＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源ＶＰＰに供給されるまでに要する期間ｔ４が長く、高周波数動作が困難であるという問題点を有していた。
【００３０】
加えて、広範囲の電源電圧で動作を行なう場合、例えば、ＶＣＣ電圧が５．５Ｖから１．８Ｖという範囲である場合には、高電圧５．５Ｖ時に比べて、低電圧１．８Ｖ時ではトランジスタの駆動能力が著しく小さくなる。特に、上述した様に、ＮチャネルＭＯＳトランジスタ２１２の駆動能力は小さく設定されているため、図１５に示す如く、ノードａが昇圧されてから、ＮチャネルＭＯＳトランジスタ２１２によってノードｂがノードａと同じレベルにイコライズされるのに要する期間ｔ２、ｔ３が低電圧時には非常に長くなり、高周波数動作が困難であり、高周波数動作時には、ノードｃの３段階の昇圧時に、ノードｂがノードａと同じレベルにイコライズされる前に次の昇圧が始まり、ノードｂのレベルが十分上がらず、その結果、ノードｃのレベルが十分上がらず、ノードａに蓄積された電荷がＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源ＶＰＰに十分供給されないという問題点を有していた。
【００３１】
また、回路動作開始時に、図１５に示す期間ｔ５の間、ＮチャネルＭＯＳトランジスタ２１２、２１４はオンしており、プリチャージ手段２０４のＶＣＣ電源からＮチャネルＭＯＳトランジスタ２１２及びＮチャネルＭＯＳトランジスタ２１５、２１４を通じて接地電源に貫通電流が生じるという問題点を有していた。
【００３２】
更に、前記の従来の半導体集積回路に備えるレベル検知回路（昇圧電位検知回路）では、その検知回路自体に、常時、内部昇圧電源からグランドへのリークパスが存在していて、内部発生電源ジェネレーターの動作効率を低下させており、チップ全体の消費電流を増加させている欠点があった。
【００３３】
即ち、図２２において、ｐチャンネルトランジスタ５２４のゲート、ソース間電圧は、ｐチャンネルトランジスタ５２４のしきい値電圧Ｖｔ２近傍の値をとるように設定しているため、ｐチャンネルトランジスタ５２４は常に微小な電流を流す状態にあり、ｐチャンネルトランジスタ５２４のソース電源である内部昇圧電位ジェネレーターとグランド間にはリーク電流が流れてる。すなわち、昇圧電位を検知するために、昇圧電位のレベルが低下し内部昇圧電位ジェネレーターが動作しなければならず、消費電流を増加させるいう課題を有していた。
【００３４】
本発明は前記問題点に鑑み、その目的は、１つのクロック供給手段でもって高電圧に昇圧できると共に、回路動作時の消費電力を低減し、低電源電圧時に於いても効率良く電荷供給を行ない、且つ、高速に動作する昇圧回路を提供することにある。
【００３５】
【課題を解決するための手段】
前記問題点を解決するために、請求項１〜請求項１５記載の発明の半導体集積回路では、昇圧回路として、前記図１４におけるノードａ及びｃを所定電位（例えばＶｃｃ）にプリチャージしておき、この状態で、１個のクロックにより電荷供給手段の出力（即ち、ノードａ）を前記所定電位の２倍のレベルに昇圧し、この昇圧した電圧を用いて整流スイッチ制御手段の出力（即ち、前記ノードｃ）を所定電位の３倍の電位に昇圧できる構成を採用することとする。
【００３６】
即ち、請求項１記載の半導体集積回路の構成は、昇圧端子に接続される整流スイッチと、前記整流スイッチに電荷を供給する電荷供給手段と、前記整流スイッチを制御する整流スイッチ制御手段と、クロックを供給するクロック供給手段と、前記電荷供給手段及び整流スイッチ制御手段の各出力を所定電圧にプリチャージするプリチャージ手段とを備え、前記電荷供給手段は、前記クロック供給手段のクロックの入力により、出力の電位が昇圧される構成であり、前記整流スイッチ制御手段は、前記電荷供給手段の出力により、出力の電位が前記電荷供給手段の出力電位を越える電位に昇圧されて、前記整流スイッチをＯＮさせる構成であることを特徴とする。
【００３７】
また、請求項２記載の半導体集積回路の構成は、第１の電源と、前記第１の電源よりも電圧の低い第２の電源と、クロックを供給するクロック供給手段と、前記第１の電源に接続されるプリチャージ手段と、出力に前記プリチャージ手段のプリチャージ電荷が蓄積されると共に、前記クロック供給手段から供給されるクロックがロウレベルのときに前記出力の電位が昇圧される電荷供給手段と、出力に前記プリチャージ手段が接続され、前記電荷供給手段の出力により前記出力の電位が昇圧される整流スイッチ制御手段と、前記第２の電源に接続され、前記クロック供給手段から供給されるクロックがハイレベルのときに前記整流スイッチ制御手段を初期状態にリセットするリセット手段と、前記電荷供給手段の出力に接続され、前記整流スイッチ制御手段の出力により制御される整流スイッチとを備え、前記整流スイッチの出力は、前記第１の電源の電位よりも高い昇圧電位であることを特徴とする。
【００３８】
更に、請求項３記載の発明は、前記請求項２記載の半導体集積回路において、電荷供給手段は、キャパシタと、クロック供給手段のクロックを入力して前記キャパシタを駆動するドライバとを備えることを特徴とする。
【００３９】
加えて、請求項４記載の発明は、前記請求項２記載の半導体集積回路において、整流スイッチ制御手段は、ＰチャネルＭＯＳトランジスタと、キャパシタと、ダイオードとを備え、前記ＰチャネルＭＯＳトランジスタのソース及び基板端子は電荷供給手段に接続され、前記ＰチャネルＭＯＳトランジスタのドレインは前記キャパシタの第１の電極及びリセット手段に接続され、前記ＰチャネルＭＯＳトランジスタのゲートは、前記第１の電源の電位に接続され、前記キャパシタの第２の電極は整流スイッチに接続され、前記ダイオードの入力は電荷供給手段の出力に接続され、前記ダイオードの出力は前記キャパシタの第２の電極に接続されることを特徴とする。
【００４０】
更に加えて、請求項５記載の発明は、前記請求項４記載の半導体集積回路において、リセット手段は、ソースが第２の電源に接続され、ゲートがクロック供給手段の出力に接続された第１のＮチャネルＭＯＳトランジスタと、ソースが前記第１のＮチャネルＭＯＳトランジスタのドレインに接続され、ゲートが第１の電源に接続され、ドレインが整流スイッチ制御手段のキャパシタの第１の電極に接続された第２のＮチャネルＭＯＳトランジスタとを備えることを特徴とする。
【００４１】
請求項６記載の発明は、前記請求項５記載の半導体集積回路において、ダイオードは、ゲート及びドレインが電荷供給手段の出力に接続され、ソースはキャパシタの第２の電極に接続された第３のＮチャネルＭＯＳトランジスタより成ることを特徴とする。
【００４２】
また、請求項７記載の発明は、前記請求項２記載の半導体集積回路において、プリチャージ手段は、ドレイン及びゲートが第１の電源に接続され、ソースが電荷供給手段の出力に接続された第４のＮチャネルＭＯＳトランジスタより成ることを特徴とする。
【００４３】
更に、請求項８記載の発明は、前記請求項４記載の半導体集積回路において、整流スイッチは、ドレインが電荷供給手段の出力に接続され、ゲートが整流スイッチ手段のキャパシタの第２の電極に接続された第５のＮチャネルＭＯＳトランジスタより成ることを特徴とする。
【００４４】
加えて、請求項９記載の半導体集積回路は、前記請求項２記載の半導体集積回路を２組備えると共に、前記２組の半導体集積回路に各々備えるプリチャージ手段のプリチャージ電位を昇圧する昇圧手段を備え、前記２組の半導体集積回路に備える各々の整流スイッチの出力同士が接続されることを特徴とする。
【００４５】
更に加えて、請求項１０記載の発明は、前記請求項９記載の半導体集積回路において、昇圧手段を特定し、その昇圧手段は、第６のＮチャネルＭＯＳトランジスタと、第７のＮチャネルＭＯＳトランジスタとを備え、前記第６のＮチャネルＭＯＳトランジスタと前記第７のＮチャネルＭＯＳトランジスタとの両ドレインは、第１の電源に接続され、前記第６のＮチャネルＭＯＳトランジスタのソースは、前記２組の半導体集積回路のうち第１の半導体集積回路に備える電荷供給手段の出力に接続され、前記第７のＮチャネルＭＯＳトランジスタのソースは、前記２組の半導体集積回路のうち第２の半導体集積回路に備える電荷供給手段の出力に接続され、前記第６のＮチャネルＭＯＳトランジスタのゲートは、前記第２の半導体集積回路に備える電荷供給手段の出力に接続され、前記第７のＮチャネルＭＯＳトランジスタのゲートは、前記第１の半導体集積回路に備える電荷供給手段の出力に接続されることを特徴とする。
【００４６】
請求項１１記載の発明は、前記請求項１０記載の半導体集積回路において、２組の昇圧回路に備えるクロック供給手段は、各々、その出力するクロックが、互いに、前記２組の半導体集積回路に各々備える電荷供給手段の出力の電位を同時に昇圧しないように設定されていることを特徴とする。
【００４７】
請求項１２記載の発明は、前記請求項１０記載の半導体集積回路において、２組の半導体集積回路に備える整流スイッチ制御手段は、各々、更にキャパシタと、第８のＮチャネルＭＯＳトランジスタとを備え、前記２組の半導体集積回路に備える各々の前記キャパシタは、自己の組の半導体集積回路の電荷供給手段とＰチャネルＭＯＳトランジスタのソースとの間に配置され、前記２組の半導体集積回路に備える各々の前記第８のＮチャネルＭＯＳトランジスタは、ドレインが第１の電源に接続され、ソースが自己の組の半導体集積回路のＰチャネルＭＯＳトランジスタのソースに接続され、ゲートが異なる組の半導体集積回路の電荷供給手段の出力に接続されることを特徴とする。
【００４８】
更に、請求項１３記載の発明は、前記請求項６、請求項７、請求項８、請求項１０又は請求項１２記載の半導体集積回路において、第３〜第８のＮチャネルＭＯＳトランジスタのしきい値は、第１及び第２のＮチャネルＭＯＳトランジスタのしきい値よりも低い値に設定されることを特徴とする。
【００４９】
加えて、請求項１４記載の発明は、前記請求項２、請求項５、請求項１０又は請求項１２記載の半導体集積回路において、第１の電源は、外部電源、又は、内部電源発生回路により生成した前記外部電源より高い電位を持つ電源であり、第２の電源の電位は、接地電位であることを特徴とする。
【００５０】
前記の構成により、請求項１〜請求項８及び請求項１４記載の発明では、予め、電荷供給手段の出力及び整流スイッチ制御手段の出力がプリチャージ手段により所定電圧にプリチャージされる。
【００５１】
その後、クロック供給手段からクロックが前記電荷供給手段に供給されると、電荷供給手段の出力が前記所定電圧の所定倍のレベルに昇圧され、これに続いて、整流スイッチ制御手段の出力が前記昇圧された電荷供給手段の出力により更に所定電圧の所定倍のレベルに昇圧されて、この昇圧された電圧により整流スイッチがＯＮ動作する。従って、１つのクロック制御手段のみによって昇圧回路を構成することができる。
【００５２】
また、請求項９〜請求項１２記載の発明では、第１のクロックと第２のクロックからは互いに論理的なＬｏｗレベルがオーバラップしないクロックが供給される。論理的なＬｏｗレベルは第２の電源レベルであり、論理的なＨｉｇｈレベルは第１の電源レベルである。
【００５３】
第１のクロックが第１の電源レベルから、第２の電源レベルに遷移すると、２組の昇圧回路の内、第１の昇圧回路に備わる第１のＮチャネルＭＯＳトランジスタがオフし、第１の昇圧回路に備わる第１の電荷供給手段に備わるドライバが、第１の電荷供給手段に備わる第１のキャパシタの第１の電極を第２の電源レベルから第１の電源レベルに遷移させる。
【００５４】
これにより、予め、第６のＮチャネルＭＯＳトランジスタによって第１の電源レベルにプリチャージされていた第１の電荷供給手段の出力が第１の電源レベルの２倍のレベルに昇圧され、また、予め、第８のＮチャネルＭＯＳトランジスタによって第１の電源レベルにプリチャージされていた第１の昇圧回路の第１の整流スイッチ制御手段に備わる第３のキャパシタの第２の電極も第１の電源レベルの２倍のレベルに昇圧される。
【００５５】
これにより、第１の昇圧回路の第１の整流スイッチ制御手段に備わるＰチャネルＭＯＳトランジスタがオンし、第１の昇圧回路の第１の整流スイッチ制御手段に備わる第２のキャパシタの第１の電極が、第２の電源レベルから第１の電源レベルの２倍のレベルに遷移する。
【００５６】
これにより、予め、第１の昇圧回路の第１の整流スイッチ制御手段に備わるダイオードによって第１の電源レベルよりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルにプリチャージされていた第１の昇圧回路の第１の整流スイッチ制御手段に備わる第２のキャパシタの第２の電極が、第１の電源レベルの３倍のレベルよりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルに昇圧される。
【００５７】
これにより、第１の昇圧回路に備わる整流スイッチがオンし、第１の電源レベルの２倍のレベルに昇圧された第１の電荷供給手段の出力が、第１の昇圧回路に備わる第１の整流スイッチを通じて昇圧電源に出力される。
【００５８】
ここで、特に請求項１３記載の発明では、第３から第８のＮチャネルＭＯＳトランジスタのしきい値が、他の第１及び第２のＮチャネルＭＯＳトランジスタのしきい値よりも低く製造されるので、第１の電源レベルの３倍のレベルよりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルに昇圧される第１の昇圧回路に備わる第１の整流スイッチのゲートレベルをより高いレベルにすることが可能であると共に、第１の整流スイッチの出力レベルをより高いレベルにすることが可能である。
【００５９】
以上の動作の間、第２のクロックは第１の電源レベルを保ち、第２の昇圧回路に備わる第２の電荷供給手段の出力は、第７のＮチャネルＭＯＳトランジスタによって第１の電源レベルにプリチャージされ、第２の昇圧回路に備わる第２の整流スイッチのゲートは、第２の昇圧回路の第２の整流スイッチ制御手段に備わるダイオードによって第１の電源レベルよりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルにプリチャージされ、第２の整流スイッチはオフしている。
【００６０】
第２のクロックが第１の電源レベルから、第２の電源レベルに遷移する時も以上と同様である。よって、プリチャージ手段によりプリチャージされた電位を更に高く昇圧して、昇圧効率を高めることができる。
【００６１】
ここで、特に、請求項１２記載の発明では、別途付加したキャパシタ及び第８のＮチャネルＭＯＳトランジスタにより、電荷供給手段の出力側と整流スイッチ制御手段の出力側とを別系統にできるので、整流スイッチがＯＮ動作しても、整流スイッチ制御手段の出力側の昇圧電位が電荷供給手段の出力側の電位により低下することが確実に防止され、昇圧電源への電荷供給を効率良く行うことが可能である。
【００６２】
【発明の実施の形態】
以下、実施の形態により本発明を具体的に説明すると共に、本発明に関連する技術を提案例により具体的に説明する。先ず、本発明に関連する技術の提案例を説明する。
（第１の提案例）
図１は本発明に関連する技術の第１の提案例における電源電圧発生回路の構成を示すものである。
【００６３】
図１（ｂ）に示すように、昇圧電源消費電流（ＩＰＰ）は、ロウアドレスストローブ信号（以下、ＲＡＳという）がハイからロウへ遷移することによって開始されるワード線の充電と、ＲＡＳがロウからハイへ遷移することによって開始されるレベルシフタのリセット等で主に消費される。このように、ＩＰＰはＲＡＳの周期ＴＲＣに同期している。
【００６４】
０．５ｎｍルールで設計した１６ＭｂｉｔＤＲＡＭにおけるＲＡＳの状態に関するＩＰＰを図１（ｃ）に示す。ＲＡＳの周期ＴＲＣが１５０ｎｓの場合は、ＶＣＣ＝３．３ＶでＩＰＰ＝１０ｍＡを消費する。ＲＡＳがロウレベルの期間はＩＰＰ＝５０ｕＡ、ＲＡＳがハイレベルの期間はＩＰＰ＝２ｕＡ程度の電流を消費する。
【００６５】
そこで、ＩＰＰを最も消費するＲＡＳのレベル遷移時に同期して、昇圧電源電圧を供給するための電源電圧発生回路と、ＲＡＳがロウの期間のみ動作する電源電圧発生回路と、ＲＡＳがハイの期間のみ動作する電源電圧発生回路との３系統の電源電圧発生回路で昇圧電源回路を構成すれば、待機時（ＲＡＳがハイレベルの期間）の昇圧電源リーク電流に対して最小限の供給能力を有する昇圧電源発生回路、すなわち、待機時の電流消費量が最小の昇圧電源発生回路が実現できる。この昇圧電源発生回路を図１（ａ）示す。
【００６６】
図１（ａ）において、３０１は動作時用電源電圧発生回路（第１の電源電圧発生回路）、３０２は補助電源電圧発生回路（第３の電源電圧発生回路）、３０３は待機時用電源電圧発生回路（第２の電源電圧発生回路）、３０４はレベル検知回路（電圧検知部）、３０５は発振回路である。前記レベル検知回路３０４及び発振回路３０５は、補助及び待機時用の各電源電圧発生回路３０２、３０３で共用される。
【００６７】
以上のように構成された電源電圧発生回路について、その動作を説明する。動作時用電源電圧発生回路３０１はロウアドレスストローブ信号（ＲＡＳ）によって制御されており、ＲＡＳのレベル遷移に応じて動作時用電源電圧発生回路３０１内部のチャージポンプ回路が昇圧電源を発生する。ＲＡＳのレベル遷移がない期間は、動作時用電源電圧発生回路３０１は昇圧電源を供給しない。
【００６８】
レベル検知回路３０４は昇圧電源電位に応じて信号を発生し、この信号が発生している期間、発振回路３０５が発振信号を出力して、待機時用電源電圧発生回路３０３と補助電源電圧発生回路３０２を駆動する。昇圧電源電位が検知回路３０４の検知レベルよりも下がると、ＲＡＳのレベルに関係なく、待機時用電源電圧発生回路３０３は発振回路３０５によって駆動される。補助電源電圧発生回路３０２は、昇圧電源電位が検知回路３０４の検知レベルよりも下がっていても，ＲＡＳがハイレベルの場合には駆動されず、ＲＡＳがロウレベルの場合のみ駆動される。
【００６９】
このように、ＲＡＳがハイレベルの期間は、待機時用電源電圧発生回路３０３のみで昇圧電源を供給し、ＲＡＳがロウレベルの期間の昇圧電源リーク電流に対しては、待機時用電源電圧発生回路３０３と補助電源電圧発生回路３０２の両方で昇圧電源を供給する。すなわち、待機時用電源電圧発生回路３０３に関しては、ＲＡＳがロウレベルの期間の昇圧電源リーク電流を考慮する必要がなく、ＲＡＳがハイレベルの期間の昇圧電源リーク電流に対して、昇圧電源電位を保持する必要最小限の電流供給能力を持たせればよい。したがって、ＲＡＳがロウレベルの期間の昇圧電源リークの増大を補償しても、待機時（ＲＡＳがハイレベルの期間）における、昇圧電位発生に係る消費電流を増加させることはない。
【００７０】
尚、待機時用電源電圧発生回路と補助電源電圧発生回路は、それぞれ独立にレベル検知回路、発振回路で制御してもよい。また、待機時用電源電圧発生回路３０３はＲＡＳがハイレベルの期間のみ昇圧電源を発生する構成としてもよい。
（第２の提案例）
図３（ａ）は本発明に関連する技術の第２の提案例を示す。同図の電源電圧発生回路は、動作時用電源電圧発生回路により補助電源電圧発生回路を兼用したものである。図３（ａ）において、３１１はチャージポンプ回路、３１２は発振回路（第１の発振回路）、３１３は遅延回路である。図３（ｂ）は、遅延回路３１３で生じる遅延時間よりも制御信号のパルス幅が短い場合の電位変化、図３（ｃ）は、遅延回路３１３で生じる遅延時間よりも制御信号のパルス幅が長い場合の電位変化を示している。
【００７１】
図３（ａ）のレベル検知信号がハイレベルの場合における、電源電圧発生回路の動作について図３（ｂ）、（ｃ）を用いて説明する。制御信号がロウである場合は、ノード３１４はハイ、ノード３１５はロウ、ノード３１６はハイである。制御信号がロウからハイに遷移すると、ただちにノード３１４はロウに遷移する。ノード３１４の電位変化から遅延回路３１３で生ずる遅延時間だけ遅れて、ノード３１５はロウからハイに遷移する。ここまでは、制御信号の長短にかかわらず各ノードの電位変化は同じである。
【００７２】
図３（ｂ）に示すように、遅延回路３１３の遅延時間よりも早く制御信号が再びハイからロウに遷移すると、ノード３１６はハイのまま変化せず、ノード３１４はハイに遷移し、発振回路３１２は制御信号に同期したパルスを１回だけ発生する。
【００７３】
図３（ｃ）に示すように、制御信号がハイのままであれば、ノード３１５がロウからハイへ遷移することによりノード３１６はハイからロウに遷移し、続いてノード３１４がハイに遷移する。制御信号がハイを保ち続けると、ノード３１５には遅延回路３１３で生じた遅延時間を持って、ノード３１４と反転したレベル遷移が現れ、続いてノード３１６のレベルが反転し、さらにノード３１４のレベルも反転する。このように、制御信号がハイの期間は、発振回路３１２は遅延回路３１３で生じる遅延時間を半周期として発振する。
【００７４】
レベル検知信号がロウの場合は、ノード３１６がハイに固定されるので、制御信号に同期した信号を発振回路３１２は出力する。
【００７５】
制御信号にロウアドレスストローブ（ＲＡＳ）に同期した信号を用いれば、ＲＡＳがハイからロウに遷移する時に、発振回路３１２がチャージポンプ回路３１１を駆動して電源電圧を発生する。さらに、レベル検知信号がハイであり、ＲＡＳがロウレベルである期間が発振周期よりも長い場合は、ＲＡＳがハイからロウに遷移する時と、ＲＡＳがハイからロウに遷移する時から発振周期毎に発振回路３１２がチャージポンプ回路３１１を駆動して電源電圧を発生する。
【００７６】
したがって、図３（ａ）に示す電源電圧発生回路を動作時の昇圧電源発生回路として用いれば、ＲＡＳがロウレベルの期間の昇圧電源リークも補償できる。待機時の昇圧電源発生回路は、待機時の昇圧電源リークを補償する必要最小限の電流供給能力でよいので、待機時の消費電流を増大させることなくＲＡＳがロウレベルの期間の昇圧電源リークも補償できる。
（第３の提案例）
図４は本発明に関連する技術の第３の提案例を示す。同図の電源電圧発生回路は、待機時用電源電圧発生回路により補助電源電圧発生回路を兼用したものである。図４において、３２０はチャージポンプ回路、３２１は発振回路（第２の発振回路）、３２４、３２８はＰチャンネルＭＯＳトランジスタ、３２５、３２９はＮチャンネルＭＯＳトランジスタ、３２６、３２７は抵抗である。
【００７７】
図４に示す電源電圧発生回路の動作を説明する。レベル検知信号がハイである期間、発振回路３２１が発振信号を出力し、チャージポンプ回路３２０を駆動して電源電圧を発生する。発振回路３２１の発振周期は遅延回路３２２の信号遅延によって作られる。この際、制御信号がハイであれば、ＰチャンネルＭＯＳトランジスタ３２４とＮチャンネルＭＯＳトランジスタ３２５はオフしており、遅延回路３２２で生じる信号遅延は、抵抗３２６の抵抗値とＰチャンネルＭＯＳトランジスタ３２８のオン抵抗をたした値、又は、抵抗３２７の抵抗値とＮチャンネルＭＯＳトランジスタ３２９のオン抵抗をたした値と、ノード３３３の容量を掛けた時定数できまる。制御信号がロウであれば、ＰチャンネルＭＯＳトランジスタ３２４とＮチャンネルＭＯＳトランジスタ３２５はオンし、遅延回路３２２の時定数は、抵抗３２６の抵抗値とＰチャンネルＭＯＳトランジスタ３２４のオン抵抗を並列に合成した値に、ＰチャンネルＭＯＳトランジスタ３２８のオン抵抗をたした値にノード３３３の容量を掛け合わせた値、又は、抵抗３２７の抵抗値とＮチャンネルＭＯＳトランジスタ３２５のオン抵抗を並列に合成した値に、ＮチャンネルＭＯＳトランジスタ３２９のオン抵抗をたした値と、ノード３３３の容量を掛け合わせた値になる。
【００７８】
したがって、抵抗３２６、３２７の抵抗値と、ＰチャンネルＭＯＳトランジスタ３２４のオン抵抗、ＮチャンネルＭＯＳトランジスタ３２５のオン抵抗を適当に選べば、制御信号のハイ、ロウに応じて、発振回路３２１の発振周波数を設定できる。制御信号としてＲＡＳに同期した信号を選べば、ＲＡＳがハイの期間よりもＲＡＳがロウの期間に発振回路３２１の発振周波数は高くなる。発振回路３２１の発振周波数が高くなればチャージポンプ回路３２０で発生する電流が増加する。ＲＡＳがロウの期間の昇圧電源リークを補償するように、ＲＡＳがロウの期間の発振回路３２１の発振周期を高くし、ＲＡＳがハイの期間の昇圧電源リークを補償する必要最小限の電流が供給できるように、ＲＡＳがハイの期間の発振回路３２１の発振周期を設定すれば、ＲＡＳがハイの期間の消費電流を増やすことなく、ＲＡＳがロウの期間の昇圧電源リークを補償できる。
（第４の提案例）
図５は本発明に関連する技術の第４の提案例における電源電圧発生回路の構成を示すものである。図５において、３４０は動作時用電源電圧発生回路、３４１は補助電源電圧発生回路、３４２は待機時用電源電圧発生回路、３４３はレベル検知回路、３４４は発振回路である。
【００７９】
以上のように構成された電源電圧発生回路について、その動作を説明する。動作時用電源電圧発生回路３４０はロウアドレスストローブ信号（ＲＡＳ）によって制御されており、ＲＡＳのレベル遷移に応じて動作時用電源電圧発生回路３４０内部のチャージポンプ回路が昇圧電源を発生する。ＲＡＳのレベル遷移がない期間は、動作時用電源電圧発生回路３４０は昇圧電源を供給しない。
【００８０】
レベル検知回路３４３は昇圧電源電位応じて信号を発生し、この信号が発生している期間、発振回路３４４が発振信号を出力して、待機時用電源電圧発生回路３４２を駆動する。昇圧電源電位が検知回路３４３の検知レベルよりも下がると、ＲＡＳのレベルに関係なく、待機時用電源電圧発生回路３４２は発振回路３４４によって駆動される。
【００８１】
補助電源電圧発生回路３４１は、動作時用電源電圧発生回路３４０と同様の構成であるが、制御信号として、ＲＡＳではなくコラムアドレスストローブ信号（ＣＡＳ）を使用する。ＣＡＳのレベル遷移に応じて補助電源電圧発生回路３４１内部のチャージポンプ回路が駆動されて昇圧電源を発生するが、ＣＡＳのレベル遷移がない場合は昇圧電源を供給しない。
【００８２】
ＤＲＡＭのファーストページモードでは、ロウアドレスを一定にしてコラムアドレスだけを変化させる期間が存在し、ＲＡＳがロウに保持されている期間にＣＡＳがハイ、ロウの遷移を繰り返す。図５に示した構成の電源電圧発生回路を用いれば、ファーストページモードでは、補助電源電圧発生回路３４１によって、ＣＡＳの周期に同期して昇圧電源を発生できるので、ＲＡＳがロウの期間の昇圧電源リークを補助電源電圧発生回路３４１で補償できる。ファーストページモード以外では、ＲＡＳがロウである期間の昇圧電源リークによって昇圧電源レベルが下がらない程度に、ＲＡＳがロウである期間を短く規定すれば、待機時電源電圧発生回路３４２の電流供給能力は、ＲＡＳがハイの期間の昇圧電源リークを補償する必要最小限でよく、待機時の消費電流は増加しない。
【００８３】
尚、以上の説明では、昇圧回路を例に上げて説明したが、本発明は、その他、降圧回路にも同様に適用できるのは勿論である。
（第５の提案例）
図６は本発明に関連する技術の第５の提案例を示す。図６はワード線ドライバ回路を示している。図中３４１はワード線、３４２、３４９はＮチャンネルＭＯＳトランジスタ、３４３はＮチャンネルＭＯＳトランジスタ（制御トランジスタ）、３４４は昇圧電源であり、ノード３４４には昇圧電源が印加されている。
【００８４】
ＲＡＳがハイの場合、ノード３４６、３４７はＧＮＤレベルでＮチャンネルＭＯＳトランジスタ３４９がオフ、ノード３４８はハイレベルでＮチャンネルＭＯＳトランジスタ３４３がオンであり、ワード線３４１はＧＮＤレベルに固定されており、昇圧電源のリークパスは存在しない。
【００８５】
ＲＡＳがロウの場合、ロウアドレスに応じて選択されたワード線ドライバ回路では、ノード３４８がＧＮＤレベルに遷移してＮチャンネルＭＯＳトランジスタ３４３がオフし、ノード３４７が昇圧レベルまで立ち上がり、ノード３４５の電位は昇圧レベルからＮチャンネルＭＯＳトランジスタ３４４のしきい値Ｖｔを引いた値となる。ノード３４６に昇圧電源が印加され、ノード３４６とノード３４５のカップリングによってノード３４５の電位が上昇し、ＮチャンネルＭＯＳトランジスタ３４２を通じてワード線３４１に昇圧電源が印加される。ＮチャンネルＭＯＳトランジスタ３４３のソース・ドレイン間に昇圧電圧がかかり、昇圧電源のリークパスとなる。
【００８６】
選択されなかったワード線ドライバ回路では、ノード３４７はＧＮＤレベルでＮチャンネルＭＯＳトランジスタ３４９がオフ、ノード３４８はハイレベルでＮチャンネルＭＯＳトランジスタ３４３がオンのままであるが、ロウアドレスに応じてノード３４６に昇圧電源が印加される場合もある。この場合、ＮチャンネルＭＯＳトランジスタ３４２のソース・ドレイン間に昇圧電圧がかかり、昇圧電源のリークパスとなる。
【００８７】
図７はＮチャンネルＭＯＳトランジスタにおける、ゲート長に対する単位ゲート幅当りのオフリーク電流を示すグラフである。ＮチャンネルＭＯＳトランジスタのゲートは、加工精度のばらつきによって、１０％程度小さくなることもある。例えば、設計時のゲート長を０．５ｕｍとすると、仕上がり寸法のばらつきによってＮチャンネルＭＯＳトランジスタのオフリーク電流は２桁ほど増大してしまう。
【００８８】
昇圧電源は電源を安定させるために大きな容量を有しており、一旦レベルがさがってしまうと所定昇圧電位まで容易には回復せず、動作不良を引き起こす。このように、昇圧電源リークは消費電流を増加させるのみならず動作不良も引き起こすので、昇圧電源レベルが下がらないように昇圧電源リークを補償しなければならない。
【００８９】
図６におけるＮチャンネルＭＯＳトランジスタ３４２、３４３は、レイアウト面積を最小にして動作速度を速くするため一般に、デバイスで使用できる最小のゲート長（いわゆる最小ルール）で構成されている。ＮチャンネルＭＯＳトランジスタ３４２、３４３のゲート長、ゲート幅をそれぞれ０．５ｕｍ、１０ｕｍと設計する。加工ばらつきを１０％と見積ればワード線ドライバ回路１組あたりの昇圧電源リーク電流は、０．１ｎＡ程度から１ｕＡ程度までの幅を持つと予想される。
【００９０】
上述のように、０．５ｕｍ程度のゲート長では、加工ばらつき１０％当り２桁ほどのＮチャンネルＭＯＳトランジスタのオフリーク電流の増大があるので、昇圧電源供給能力は、予想される昇圧電源オフリーク電流より１桁以上高いことを要求される。そこで、ワード線の立ち上げ立ち下げ速度は若干犠牲にして、ＮチャンネルＭＯＳトランジスタ３４２、３４３のゲート長を０．５５ｕｍで設計すると、ワードドライバ回路１組当りの昇圧電源リーク電流は１ｎＡ以下と予想される。このように、動作時のみ昇圧電源のリークパスとなるＭＯＳトランジスタ３４３のゲート長をその他のＭＯＳトランジスタの最小ゲート長より大きく設計し、リーク電流が無視できるレベルまで小さくなれば、動作時の昇圧電源リークを考慮せずに待機時電源電圧発生回路を設計できる。
【００９１】
尚、本提案例では、制御トランジスタをＮチャンネルＭＯＳトランジスタ３４３で構成したが、ＰチャンネルＭＯＳトランジスタで構成してもよいのは勿論である。
【００９２】
以下、本発明の実施の形態の半導体集積回路（昇圧回路）について、図面を参照しながら、説明する。
（第１の実施の形態）
図８に本発明の第１の実施の形態に於ける昇圧回路の回路構成の一例を示し、図９に、図８に示す本発明の第１の実施の形態の昇圧回路の動作タイミングチャートを示す。
【００９３】
図８に於いて、各トランジスタは半導体ＭＯＳトランジスタで構成される。Ｖｐｐは昇圧電源（昇圧端子）、１００はクロックφ１を供給するクロック供給手段、１０１はクロック供給手段１００の出力クロックφ１を入力しノードａに接続される電荷供給手段であって、昇圧用電荷を蓄積する大容量のキャパシタ１０６と、クロックφ１を入力して前記キャパシタ１０６を駆動するドライバ１０７を備える。
【００９４】
１０２は大容量キャパシタ１０６をプリチャージするプリチャージ手段であって、ゲート及びドレインが外部電源もしくは図８に示されない内部電源発生回路で生成した電源であるＶＣＣ電源に接続され、ソースがノードａに接続されるＮチャネルＭＯＳトランジスタ（第４のトランジスタ）で構成される。
【００９５】
１０３は整流スイッチであって、ドレインがノードａに接続され、ゲートがノードｃに接続され、ソースが昇圧電源ＶＰＰに接続されたＮチャネルＭＯＳトランジスタ（第５のトランジスタ）で構成される。
【００９６】
１０４は整流スイッチ制御手段であって、ソース及びウェル電位がノードａに接続され、ドレインがノードｂに接続され、ゲートがＶＣＣ電源に接続されたＰチャネルＭＯＳトランジスタ１０８と、ノードｂとノードｃのそれぞれに異なる電極を接続したキャパシタ１０９と、ソースがノードｃに接続され、ゲート及びドレインがノードａに接続されたＮチャネルＭＯＳトランジスタ１１０（第３のトランジスタ）を備える。
【００９７】
１０５はリセット手段であって、ソースが接地電源に接続され、ゲートがクロック供給手段１００の出力であるクロックφ１を入力するＮチャネルＭＯＳトランジスタ１１２（第１のトランジスタ）と、ソースがＮチャネルＭＯＳトランジスタ１１２のドレインに接続され、ゲートがＶＣＣ電源に接続され、ドレインがノードｂに接続されるＮチャネルＭＯＳトランジスタ１１１（第２のトランジスタ）を備える。
【００９８】
クロックφ１の信号レベルは論理的なＨｉｇｈレベルがＶＣＣ電源レベル、論理的なＬｏｗレベルが接地電源レベルである。
【００９９】
以上の様に構成された本発明の第１の実施の形態の昇圧回路に於いて、以下、その動作を、図９を参照して説明する。
【０１００】
図８に示す本実施の形態の昇圧回路は、初期状態で、図９の（ａ）に示す如く、クロックφ１はＶＣＣレベルである。図９の（ｂ）に示す如く、ノードａはプリチャージ手段１０２により（ＶＣＣ−Ｖｔｎ）レベル。図９の（ｃ）、（ｄ）に示す如く、ノードｂは接地レベル、ノードｃは（ＶＣＣ−２Ｖｔｎ）レベル。
【０１０１】
先ず、図９の（ａ）に示す如く、クロックφ１が接地電源レベルに遷移すると、ＮチャネルＭＯＳトランジスタ１１２がオフし、電荷供給手段１０１を構成するドライバ１０７が、キャパシタ１０６のノードａとは反対側の電極を接地レベルからＶＣＣレベルまで昇圧して、図９の（ｂ）に示す如く、ノードａは（ＶＣＣ−Ｖｔｎ）レベルから（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。ノードａの電位が（ＶＣＣ＋Ｖｔｐ）レベル以上になると、ＰチャネルＭＯＳトランジスタ１０８がオンし、図９の（ｃ）に示す如く、ノードｂの電位は接地レベルから（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。ここでＶｔｐとは、ＰチャネルＭＯＳトランジスタのしきい値である。この際、キャパシタ１０９の両電極間には（ＶＣＣ−２Ｖｔｎ）レベルだけ電位差があるので、図９の（ｄ）に示す如く、ノードｃはキャパシタ１０９により（３ＶＣＣ−３Ｖｔｎ）レベルまで昇圧される。この時、ノードｃのレベルは、ノードａの（２ＶＣＣ−Ｖｔｎ）レベルよりＮチャネルＭＯＳトランジスタ１０３のしきい値以上高くなり、ノードａに蓄積された電荷はＮチャネルＭＯＳトランジスタ１０３を介して昇圧電源ＶＰＰに供給される。その結果、図９の（ｂ）、（ｃ）に示す如く、ノードａ及びノードｂのレベルは、昇圧電源ＶＰＰと同レベルとなる。
【０１０２】
以上の様に、本発明の第１の実施の形態によれば、単一のクロック供給手段１００のみでノードａ及びノードｃを昇圧することが可能であり、従来回路に必要であった複雑なクロック供給回路が不要である。
【０１０３】
また、クロックφ１を供給してから、ノードａ、ノードｂ及び、ノードｃの昇圧がスタティックに行なわれ、特に、ノードｂ、ノードｃが一度に（２ＶＣＣ−Ｖｔｎ）レベル分だけ昇圧されるので、従来回路の様に数段階の昇圧過程を経ず、複数クロック間のタイミングマージンが不要であるので、図９のｔ５に示す如く、クロックを供給してからノードｃが（３ＶＣＣ−３Ｖｔｎ）レベルまで昇圧される時間が短いため、高周波の動作が可能である。
【０１０４】
更に、従来回路の動作開始時に生じていた貫通電流がなく、消費電力を低減することが可能である。
（第２の実施の形態）
次に、図１０に本発明の第２の実施の形態に於ける昇圧回路の回路構成の一例を示し、図１１に、図１０に示す本発明の第２の実施の形態の昇圧回路の動作タイミングチャートを示す。
【０１０５】
図１０に於いて、１２０は互いに論理的なＬｏｗレベルがオーバラップしない相補的なクロックφ１、φ１を供給するクロック供給手段である。１２１、１２２はそれぞれ、図８に示す本発明の第１の実施の形態に於ける昇圧回路の内、電荷供給手段１０１、プリチャージ手段１０２、整流スイッチ制御手段１０４、及び、リセット手段１０５と同じ回路を含む回路部分であり、それぞれ、クロック供給手段１２０の出力であるクロックφ１、φ１を入力する。１２３、１２４はそれぞれ、図８に示す本発明の第１の実施の形態に於ける昇圧回路の整流スイッチ１０３と同じＮチャネルＭＯＳトランジスタであり、互いのソースは昇圧電源ＶＰＰに接続されている。
【０１０６】
そして、１２５、１２６は、各々、ソースが回路部分１２１、１２２のそれぞれの電荷供給手段の出力であるノードｄ、ノードｇに接続され、ドレインがＶＣＣ電源に接続され、一方のゲートが他方のソースに接続されたＮチャネルＭＯＳトランジスタ（第６及び第７のトランジスタ）である。
【０１０７】
以上の様に構成された本発明の第２の実施の形態の昇圧回路に於いて、以下、その動作を、図１１を参照して説明する。
【０１０８】
回路部分１２１、１２２は、それぞれ、図８に示す本発明の第１の実施の形態の回路と同様に動作する。図１１の（ａ）、（ｂ）に示す如く、クロックφ１、φ１は互いに論理的なＬｏｗレベルがオーバラップしないので、整流スイッチであるＮチャネルＭＯＳトランジスタ１２３、１２４は同時にオンすることはなく、交互にオン、オフし、回路部分１２１、１２２それぞれが有する電荷供給手段の出力電荷を交互に昇圧電源ＶＰＰに供給する。
【０１０９】
クロックφ１、φ１が動作しない初期状態では、ノードｄ、ノードｆはそれぞれ、回路部分１２１、１２２が有するプリチャージ手段であるＮチャネルＭＯＳトランジスタ１２７、１２８によって（ＶＣＣ−Ｖｔｎ）レベルにプリチャージされるが、クロックφ１、φ１が動作すると、ノードｄが昇圧されている期間はＮチャネルＭＯＳトランジスタ１２６のゲート電位がＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのしきい値以上高くなり、ノードｆはＮチャネルＭＯＳトランジスタ１２６によって、図１１（ｅ）に示す如く、ＶＣＣ電源電位にプリチャージされ、ノードｇは図１１（ｆ）に示す如く、（ＶＣＣ−Ｖｔｎ）レベルにプリチャージされる。同様に、ノードｆが昇圧されている期間はＮチャネルＭＯＳトランジスタ１２５のゲート電位がＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのしきい値以上高くなり、ノードｄはＮチャネルＭＯＳトランジスタ１２５によって、図１１（ｃ）に示す如く、ＶＣＣ電源電位にプリチャージされ、ノードｅは図１１（ｄ）に示す如く、（ＶＣＣ−Ｖｔｎ）レベルにプリチャージされる。
【０１１０】
図８に示す本発明の第１の実施の形態では、ノードａはＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのしきい値だけ低いレベルにしかプリチャージされず、また、ノードｃはＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのしきい値の２倍だけ低いレベルにしかプリチャージされないが、図１０に示す本発明の第２の実施の形態の回路構成をとることによって、図８に示す本発明の第１の実施の形態のノードａに相当するノードｄ、ノードｆは、図１１（ｃ）、（ｅ）に示す如く、ＶＣＣ電源電位にプリチャージされる。即ち、図８に示す本発明の第１の実施の形態よりＮチャネルＭＯＳトランジスタのしきい値分だけ高いレベルにプリチャージでき、最終的に、図１１（ｃ）、（ｅ）に示す如く、２ＶＣＣレベルに昇圧できる。また、図８に示す本発明の第１の実施の形態のノードｃに相当するノードｅ、ノードｇも、図８に示す本発明の第１の実施の形態よりＮチャネルＭＯＳトランジスタのしきい値分だけ高いレベルにプリチャージでき、最終的に、図１１（ｄ）、（ｆ）に示す如く、３ＶＣＣよりＮチャネルＭＯＳトランジスタのしきい値分だけ低いレベルに昇圧できる。
（第３の実施の形態）
次に、図１２に本発明の第３の実施の形態に於ける昇圧回路の回路構成の一例を示し、図１３に、図１２に示す本発明の第３の実施の形態の昇圧回路の動作タイミングチャートを示す。
【０１１１】
図１２に示す本発明の第３の実施の形態は、図１０に示す本発明の第２の実施の形態の昇圧回路に昇圧用キャパシタ１４０、１４１及び、ＮチャネルＭＯＳトランジスタ（第８のトランジスタ）１５０、１５１を付加した回路構成となっている。
【０１１２】
図１２に示す本発明の第３の実施の形態の昇圧回路に於いて、以下、その動作を、図１３を参照して説明する。
【０１１３】
図１３に示す如く、本発明の第３の実施の形態は、図１１に示す本発明の第２の実施の形態の昇圧回路の動作タイミングチャートと同様に動作するが、異なる点は、図１１（ｃ）、（ｅ）に示す本発明の第２の実施の形態の昇圧回路のノードｄ、ノードｆのレベルは２ＶＣＣに昇圧された後、整流スイッチであるＮチャネルＭＯＳトランジスタ１２３、１２４がオンすると、昇圧電源ＶＰＰレベルと同一レベルに低下し、これに追従して、図１０（ｄ）、（ｆ）に示す如く、ノードｅ、ノードｇが（３ＶＣＣーＶｔｎ）レベルから、（ＶＰＰ＋ＶＣＣーＶｔｎ）レベルまで低下するのに対し、本発明の第３の実施の形態に於ける昇圧回路では、図１３（ｃ）、（ｅ）に示す如く、レベル低下が起こるノードｈ、ノードｊと整流スイッチ１４８、１４９のゲートを昇圧するノードｉ、ノードｋの昇圧パスを別系統にすることにより、図１３（ｄ）、（ｆ）に示す如く、ノードｉ、ノードｋが（３ＶＣＣーＶｔｎ）レベルに昇圧された後のレベル低下が生じない。
【０１１４】
即ち、図１０に示す本発明の第２の実施の形態に比べて、整流スイッチ１４８、１４９のゲートレベルをドレインであるノードｈ、ノードｉのレベルに対してより高く保つことが可能で、昇圧電源ＶＰＰへの電荷供給を効率よく行なうことができる。
【０１１５】
尚、本発明の第１、第２及び第３の実施の形態に於いて、プリチャージ用ＮチャネルＭＯＳトランジスタ１０２、１１０、１２５〜１３０、１４２〜１４７、１５０、１５１及び、整流スイッチ用ＮチャネルＭＯＳトランジスタ１０３、１２３、１２４、１４８、１４９のしきい値を、他の通常プロセスのＮチャネルＭＯＳトランジスタのしきい値より低いしきい値に設定して製造することにより、ノードａ、ｂ、ｃ、ｅ、ｇ、ｄ、ｆ、ｉ、ｋの昇圧時のしきい値に起因するレベル低下を少なくすることが可能で、整流スイッチの出力をより高いレベルにすることが可能である。
【０１１６】
また、本発明の各実施の形態のＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ、及び、ＶＣＣ電源と接地電源を置き換えて、降圧回路を構成することも可能である。
（第６の提案例）
図１６は本発明に関連する技術の第６の提案例における半導体集積回路の構成を示す。
【０１１７】
図１６において、チップ内部発生昇圧電源にウエルが接続されているｐチャンネルトランジスタ（第１のｐチャンネルトランジスタ）５０１は、抵抗５０４と直列に接続され、外部電源（昇圧電源の出力電位よりも低い出力電位を有する第１の電源）とグランドとの間に配置されている。ｐチャンネルトランジスタ５０１のドレインは、しきい値を所望の値に設定したインバーター５０２を介して内部昇圧電源ジェネレーターに接続され、ｐチャンネルトランジスタ５０１のゲートは、抵抗５０３と直列に接続し電源電圧とグランド間に配置した、ゲートとドレインを短絡したｐチャンネルトランジスタ（第２のｐチャンネルトランジスタ）５００のドレインに接続されている。
【０１１８】
以上のように構成された半導体集積回路について、内部発生昇圧電源電位の検知動作について説明する。
【０１１９】
図１６において内部昇圧電位が変動した時、ウエルを内部昇圧電位に接続したｐチャンネルトランジスタ５０１のドレインの電位は内部昇圧電位の変動に連動して変化する。図２３にｐチャンネルトランジスタのしきい値電圧の基板電位依存性を示す。基板電位が上昇すると、しきい値電圧も大きくなる。昇圧電位が上昇した時は、ｐチャンネルトランジスタ５０１のしきい値電圧の上昇によりｐチャンネルトランジスタ５０１のドレインの電位は低下し、一方、昇圧電位が低下した時は、ｐチャンネルトランジスタ５０１のドレインの電位は上昇する。この時、シミュレーション等により内部昇圧電源電位が所望の電圧範囲に納まるようにインバーター５０２のしきい値の設定を行うことによりｐチャンネルトランジスタ５０１のドレインの電位変化から、昇圧電位が所望の電圧範囲より上昇した時には内部昇圧電源ジェネレーターを停止させ、昇圧電位が所望の電圧範囲より低下した時には内部昇圧電源ジェネレーターを動作させることが、内部昇圧電源と他電源間にリークパスを作らずに可能である。つまり、内部昇圧電源の動作効率を低下させることなく、昇圧電位を検知することが可能になる。
（第６の提案例の変形例）
前記の構成において、図１７に示すように、ｐチャンネルトランジスタ５０１に直列に接続された抵抗５０４をゲートを、昇圧電源に接続したｎチャンネルトランジスタで構成することにより、昇圧電位の検知感度を向上させることができる。
【０１２０】
図１７において、昇圧電位が上昇した時、ウエル電位が上昇したｐチャンネルトランジスタ５０１は、そのしきい値電圧が上昇し、ｐチャンネルトランジスタ５０１のオン抵抗は増大する。さらに、ｎチャンネルトランジスタ５０４のオン抵抗がゲート電圧の上昇により減少し、この相乗効果によりｐチャンネルトランジスタ５０１のドレインの電位はいっそう敏感に昇圧電源の上昇に反応し低下する。
【０１２１】
尚、トランジスタ５０１のゲート長を大きく、ウエルの不純物濃度を濃くすることにより、ウエル電位の変動、言い替えれば内部昇圧電位の変動により敏感な検知回路を構成することができる。
（第７の提案例）
図１８は本発明に関連する技術の第７の提案例における半導体集積回路の構成を示す。
【０１２２】
図１８において、抵抗５０８と直列に接続され電源電圧とグランド間に配置されたｐチャンネルトランジスタ（第３のｐチャンネルトランジスタ）５０６は、そのウエルがチップ内部発生昇圧電源に接続され、ゲートとドレインを短絡し、ドレインが電位比較器５０９に接続されている。電位比較器５０９は、出力がインバータ５１０を介して内部昇圧電源ジェネレーターに接続され、更に入力として、抵抗５０７と直列に接続し電源電圧とグランド間に配置された、ゲートとドレインを短絡したｐチャンネルトランジスタ（第４のｐチャンネルトランジスタ）５０５のドレインと接続されている。
【０１２３】
以上のように構成された半導体集積回路について、内部発生昇圧電源電位の検知動作について説明する。
【０１２４】
図１８において内部昇圧電位が変動した時、ウエルを内部昇圧電位に接続したｐチャンネルトランジスタ５０６のドレインの電位は内部昇圧電位の変動に連動して変化する。図２３にｐチャンネルトランジスタのしきい値電圧の基板電位依存性を示す。基板電位が上昇すると、しきい値電圧も大きくなる。昇圧電位が上昇した時は、ウエル電位が上昇したｐチャンネルトランジスタ５０６のしきい値電圧は上昇して、ｐチャンネルトランジスタ５０６のドレインの電位は低下し、一方、昇圧電位が低下した時は、ウエル電位が低下したｐチャンネルトランジスタ５０６のしきい値電圧は低下し、ｐチャンネルトランジスタ５０６のドレインの電位は上昇する。
【０１２５】
昇圧電位検知回路を昇圧電源電位の上昇防止のために用いる時は、昇圧電位がある上限の電位に上昇した時、ｐチャンネルトランジスタ５０６のドレインの電位が、ｐチェンネルトランジスタ５０５のドレインの電位より低くなるようにｐチャンネルトランジスタ５０５、５０６のしきい値、及び、抵抗５０７、５０８の抵抗値を設定することにより、電圧比較器５０９で両ｐチャンネルトランジスタのドレインの電位を比較後、内部昇圧電源ジェネレーターを停止させることが、内部昇圧電源と他電源間にリークパスを作ることなく可能になる。
【０１２６】
同様にして、検知回路を昇圧電源電位の低下防止に用いる時にも、内部昇圧電源と他電源間にリークパスを作ることなく昇圧電位を検知することが可能になる。つまり、内部昇圧電源の動作効率を低下させることなく、昇圧電位を検知することが可能になる。
【０１２７】
前記の構成において、ｐチャンネルトランジスタ５０６に直列に接続された抵抗５０８を、ゲートを昇圧電源に接続したｎチャンネルトランジスタで構成することにより、昇圧電位の検知感度を向上させることができる。
（第７の提案例の変形例）
前記の構成において、図１９に示すようにｐチャンネルトランジスタ５０６に直列に接続された抵抗成分５０８をゲートを昇圧電源に接続したｎチャンネルトランジスタで構成することにより、昇圧電位の検知感度を向上させることができる。
【０１２８】
図１９において昇圧電位が上昇した時、ウエル電位が上昇したｐチャンネルトランジスタ５０６は、そのしきい値電圧が上昇し、ｐチャンネルトランジスタ５０６のオン抵抗は増大する。さらに、ｎチャンネルトランジスタ５０８のオン抵抗がゲート電圧の上昇により減少し、この相乗効果によりｐチャンネルトランジスタ５０６のドレインの電位はいっそう敏感に昇圧電源の上昇に反応し低下する。
【０１２９】
尚、トランジスタ５０６のゲート長を大きく、ウエルの不純物濃度を濃くすることにより、ウエル電位の変動、言い替えれば内部昇圧電位の変動により敏感な検知回路を構成することができる。
（第８の提案例）
図２０は本発明に関連する技術の第８の提案例における半導体集積回路の構成を示すものである。
【０１３０】
図２０において、抵抗５１５と直列に接続し電源電圧とグランド間に配置され、チップ内部発生昇圧電源にゲートが接続されているｎチャンネルトランジスタ（第１のｎチャンネルトランジスタ）５１１のソースは、抵抗５１７を介してグランドに接続されたｐチャンネルトランジスタ（第５のｐチャンネルトランジスタ）５１３のソースに接続されている。ｐチャンネルトランジスタ５１３のゲートは、抵抗５１６と直列に接続し電源電圧とグランド間に配置されたゲートとドレインを短絡したｐチャンネルトランジスタ（第６のｐチャンネルトランジスタ）５１２のドレインに接続され、ｐチャンネルトランジスタ５１３のドレインは、しきい値を所望の値に設定したインバーター５１４を介して内部昇圧電源ジェネレーターに接続されている。
【０１３１】
以上のように構成された半導体集積回路について、内部発生昇圧電源電位の検知動作について説明する。
【０１３２】
図２０において、内部昇圧電位が変動した時、ゲートを内部昇圧電位に接続したｎチャンネルトランジスタ５１１のソース電位は内部昇圧電位の変動に連動して変化する。即ち、昇圧電位が上昇した時は、ｎチャンネルトランジスタ５１１のソース電位は上昇し、ｐチャンネルトランジスタ５１３のソース電位も上昇する。一方、昇圧電位が低下した時は、ｎチャンネルトランジスタ５１１のソース電位は低下し、ｐチャンネルトランジスタ５１３のソース電位は低下する。この時、シミュレーション等により内部昇圧電源電位が所望の電圧範囲に納まるようにインバーター５１４のしきい値の設定を行うことによりｐチャンネルトランジスタ５１１のソース電位変化から、昇圧電位が所望の電圧範囲より上昇した時には内部昇圧電源ジェネレーターを停止させ、昇圧電位が所望の電圧範囲より低下した時には内部昇圧電源ジェネレーターを動作させることが、内部昇圧電源と他電源間にリークパスを作らずに可能である。つまり、内部昇圧電源の動作効率を低下させることなく、昇圧電位を検知することが可能になる。
（第９の提案例）
図２１は本発明に関連する技術の第９の提案例における半導体集積回路の構成を示す。
【０１３３】
図２１において、チップ内部発生基板電源にウエルが接続されているｎチャンネルトランジスタ（第２のｎチャンネルトランジスタ）５１９は、抵抗５２２と直列に接続し電源電圧とグランド間に配置されている。ｎチャンネルトランジスタ５１９のドレインはしきい値を所望の値に設定したインバーター５２０を介して内部基板電源ジェネレーターに接続され、ｎチャンネルトランジスタ５１９のゲートは、抵抗５２１と直列に接続し電源電圧とグランド間に配置した、ゲートとドレインを短絡した，ウエル電位が接地電位であるｎチャンネルトランジスタ（第３のｎチャンネルトランジスタ）５１８のドレインに接続されている。ここで、ｎチャンネルトランジスタ５１８、５１９のウエル電位が異なっているが、図２５に示す様に、トリプルウエル構造を採用することにより異なる電位に設定することが可能である。
【０１３４】
以上のように構成された半導体集積回路について、内部発生基板電源電位の検知動作について説明する。
【０１３５】
図２１において、内部基板電位が変動した時、ウエルを内部基板電位に接続したｎチャンネルトランジスタ５１９のドレインの電位は内部昇基板電位の変動に連動して変化する。図２４にｎチャンネルトランジスタのしきい値電圧の基板電位依存性を示す。基板電位が上昇すると、しきい値電圧は小さくなる。従って、基板電位が上昇した時は、ウエル電位が上昇したｎチャンネルトランジスタ５１９のしきい値電位は低下し、ｎチャンネルトランジスタ５１９のドレインの電位は低下し、一方、基板電位が低下した時は、ウエル電位が低下したｎチャンネルトランジスタ５１９のしきい値電圧は上昇し、ｎチャンネルトランジスタ５１９のドレインの電位は上昇する。この時、シミュレーション等により内部基板電源電位が所望の電圧範囲に納まるようにインバーター５２０のしきい値の設定を行うことによりｎチャンネルトランジスタ５１９のドレインの電位変化から、基板電位が所望の電圧範囲より上昇した時には内部基板電源ジェネレーターを動作させ、基板電位が所望の電圧範囲より低下した時には内部基板電源ジェネレーターを停止させることが、内部基板電源と他電源間にリークパスを作らずに可能である。つまり、内部基板電源の動作効率を低下させることなく、基板電位を検知することが可能になる。
【０１３６】
尚、トランジスタ５１９のゲート長を大きく、ウエルの不純物濃度を濃くすることにより、ウエル電位の変動、言い替えれば内部昇圧電位の変動により敏感な検知回路を構成することができる。
【０１３７】
以上の説明において、図１６の抵抗５０３、図１８の抵抗５０７、図２０の抵抗５１５〜５１７、及び図２１の抵抗５２１、５２２は、何れもトランジスタにより構成してもよい。
【０１３８】
【発明の効果】
以上説明したように、請求項１〜請求項８及び請求項１４記載の昇圧回路によれば、電荷供給ノードと、整流スイッチのゲートに接続されたノードとを、異なるキャパシタで昇圧するので、１つのクロック供給回路のみでもって、効率良く電荷供給ノードの電荷を昇圧電源に供給することが可能である。また、ＰチャネルＭＯＳトランジスタを用いたＣＭＯＳ型の簡易な整流スイッチ制御手段を備えて、電荷供給ノード及び、整流スイッチのゲートに接続されたノードの昇圧が高速に行なわれるので、高周波の昇圧動作が可能である。
【０１３９】
更に、請求項９〜請求項１２記載の発明によれば、プリチャージ手段によりプリチャージされた電位を更に高く昇圧するので、昇圧効率を高めることができる。
【０１４０】
ここで、特に、請求項１２記載の発明によれば、電荷供給手段の出力側と整流スイッチ制御手段の出力側とを別系統にしたので、整流スイッチがＯＮ動作に伴い整流スイッチ制御手段の出力側の昇圧電位が電荷供給手段の出力側の電位により低下することを確実に防止できて、昇圧電源への電荷供給を効率良く行うことが可能である。
【０１４１】
また、特に、請求項１３記載の発明では、プリチャージ用及び、整流スイッチ用のＮチャネルＭＯＳトランジスタのしきい値を他のＮチャネルＭＯＳトランジスタのしきい値より小さく製造されるので、各昇圧ノードのしきい値に起因するレベル低下を少なくすることが可能であり、その実用的効果は大きい。
【図面の簡単な説明】
【図１】 本発明に関連する技術の第１の提案例における電源電圧発生回路の構成図である。
【図２】 従来の電源電圧発生回路の構成図である。
【図３】 本発明に関連する技術の第２の提案例における電源電圧発生回路の回路図と内部電位のタイミングチャート図である。
【図４】 本発明に関連する技術の第３の提案例における電源電圧発生回路の回路図である。
【図５】 本発明に関連する技術の第４の提案例における電源電圧発生回路の構成図である。
【図６】 本発明に関連する技術の第５の提案例を説明するための回路図である。
【図７】 同第５の提案例を説明するためのＮチャンネルＭＯＳトランジスタのオフリーク特性を示す図である。
【図８】 本発明の第１の実施の形態に於ける昇圧回路の回路構成図である。
【図９】 同第１の実施の形態の動作タイミングチャート図である。
【図１０】 本発明の第２の実施の形態に於ける昇圧回路の回路構成図である。
【図１１】 同第２の実施の形態の動作タイミングチャート図である。
【図１２】 本発明の第３の実施の形態に於ける昇圧回路の回路構成図である。
【図１３】 同第３の実施の形態の動作タイミングチャート図である。
【図１４】 従来の昇圧回路の回路構成図である。
【図１５】 同従来例の動作タイミングチャート図である。
【図１６】 本発明に関連する技術の第６の提案例における昇圧電位検知回路の構成を示す図である。
【図１７】 本発明に関連する技術の第６の提案例の変形例における昇圧電位検知回路の構成を示す図である。
【図１８】 本発明に関連する技術の第７の提案例における昇圧電位検知回路の構成を示す図である。
【図１９】 本発明に関連する技術の第７の提案例の変形例における昇圧電位検知回路の構成を示す図である。
【図２０】 本発明に関連する技術の第８の提案例における昇圧電位検知回路の構成を示す図である。
【図２１】 本発明に関連する技術の第９の提案例における基板電位検知回路の構成を示す図である。
【図２２】 従来例における昇圧電位検知回路の構成を示す図である。
【図２３】 ｐチャンネルトランジスタしきい値の基板電位依存性を示す図である。
【図２４】 ｎチャンネルトランジスタしきい値の基板電位依存性を示す図である。
【図２５】 トリプルウエルの電位を示す図である。
【符号の説明】
３０１、３４０ 動作時用電源電圧発生回路（第１の電源電圧発生回路）
３０２、３４１ 補助電源電圧発生回路（第３の電源電圧発生回路）
３０３、３４２ 待機時用電源電圧発生回路（第２の電源電圧発生回路）
３０４、３４３ レベル検知回路（電圧検知部）
３１２ 発振回路（第１の発振回路）
３２１ 発振回路（第２の発振回路）
３１１、３２０ チャージポンプ回路
３１３、３２２ 遅延回路
３４３ ＮチャンネルＭＯＳトランジスタ（制御トランジスタ）
１０１ 電荷供給手段
１０２ プリチャージ手段
１０３ 整流スイッチ
１０４ 整流スイッチ制御手段
１０５ リセット手段
１０６、１０９
１４０、１４１ キャパシタ
１０８ ＰチャネルＭＯＳトランジスタ
５００ ｐチャンネルトランジスタ
（第２のｐチャンネルトランジスタ）
５０１ ｐチャンネルトランジスタ
（第１のｐチャンネルトランジスタ）
５０５ ｐチャンネルトランジスタ
（第４のｐチャンネルトランジスタ）
５０６ ｐチャンネルトランジスタ
（第３のｐチャンネルトランジスタ）
５０９ 電位比較器（比較器）
５１１ ｎチャンネルトランジスタ
（第１のｎチャンネルトランジスタ）
５１２ ｐチャンネルトランジスタ
（第６のｐチャンネルトランジスタ）
５１３ ｐチャンネルトランジスタ
（第５のｐチャンネルトランジスタ）
５１８ ｎチャンネルトランジスタ
（第３のｎチャンネルトランジスタ）
５１９ ｎチャンネルトランジスタ
（第２のｎチャンネルトランジスタ）
Claims (14)
- 昇圧端子に接続される整流スイッチと、
前記整流スイッチに電荷を供給する電荷供給手段と、
前記整流スイッチを制御する整流スイッチ制御手段と、
クロックを供給するクロック供給手段と、
前記電荷供給手段及び整流スイッチ制御手段の各出力を所定電圧にプリチャージするプリチャージ手段とを備え、
前記電荷供給手段は、前記クロック供給手段のクロックの入力により、出力の電位が昇圧される構成であり、
前記整流スイッチ制御手段は、前記電荷供給手段の出力により、出力の電位が前記電荷供給手段の出力電位を越える電位に昇圧されて、前記整流スイッチをＯＮさせる構成であることを特徴とする半導体集積回路。 - 第１の電源と、
前記第１の電源よりも電圧の低い第２の電源と、
クロックを供給するクロック供給手段と、
前記第１の電源に接続されるプリチャージ手段と、
出力に前記プリチャージ手段のプリチャージ電荷が蓄積されると共に、前記クロック供給手段から供給されるクロックがロウレベルのときに前記出力の電位が昇圧される電荷供給手段と、
出力に前記プリチャージ手段が接続され、前記電荷供給手段の出力により前記出力の電位が昇圧される整流スイッチ制御手段と、
前記第２の電源に接続され、前記クロック供給手段から供給されるクロックがハイレベルのときに前記整流スイッチ制御手段を初期状態にリセットするリセット手段と、
前記電荷供給手段の出力に接続され、前記整流スイッチ制御手段の出力により制御される整流スイッチとを備え、
前記整流スイッチの出力は、前記第１の電源の電位よりも高い昇圧電位であることを特徴とする半導体集積回路。 - 電荷供給手段は、
キャパシタと、クロック供給手段のクロックを入力して前記キャパシタを駆動するドライバとを備えることを特徴とする請求項２記載の半導体集積回路。 - 整流スイッチ制御手段は、
ＰチャネルＭＯＳトランジスタと、キャパシタと、ダイオードとを備え、
前記ＰチャネルＭＯＳトランジスタのソース及び基板端子は電荷供給手段に接続され、前記ＰチャネルＭＯＳトランジスタのドレインは前記キャパシタの第１の電極及びリセット手段に接続され、前記ＰチャネルＭＯＳトランジスタのゲートは、前記第１の電源の電位に接続され、
前記キャパシタの第２の電極は整流スイッチに接続され、
前記ダイオードの入力は電荷供給手段の出力に接続され、前記ダイオードの出力は前記キャパシタの第２の電極に接続されることを特徴とする請求項２記載の半導体集積回路。 - リセット手段は、
ソースが第２の電源に接続され、ゲートがクロック供給手段の出力に接続された第１のＮチャネルＭＯＳトランジスタと、
ソースが前記第１のＮチャネルＭＯＳトランジスタのドレインに接続され、ゲートが第１の電源に接続され、ドレインが整流スイッチ制御手段のキャパシタの第１の電極に接続された第２のＮチャネルＭＯＳトランジスタとを備えることを特徴とする請求項４記載の半導体集積回路。 - ダイオードは、
ゲート及びドレインが電荷供給手段の出力に接続され、ソースはキャパシタの第２の電極に接続された第３のＮチャネルＭＯＳトランジスタより成ることを特徴とする請求項５記載の半導体集積回路。 - プリチャージ手段は、
ドレイン及びゲートが第１の電源に接続され、ソースが電荷供給手段の出力に接続された第４のＮチャネルＭＯＳトランジスタより成ることを特徴とする請求項２記載の半導体集積回路。 - 整流スイッチは、
ドレインが電荷供給手段の出力に接続され、ゲートが整流スイッチ手段のキャパシタの第２の電極に接続された第５のＮチャネルＭＯＳトランジスタより成ることを特徴とする請求項４記載の半導体集積回路。 - 請求項４記載の半導体集積回路を２組備えると共に、
前記２組の半導体集積回路に各々備えるプリチャージ手段のプリチャージ電位を昇圧する昇圧手段を備え、
前記２組の半導体集積回路に備える各々の整流スイッチの出力同士が接続されることを特徴とする半導体集積回路。 - 昇圧手段は、
第６のＮチャネルＭＯＳトランジスタと、
第７のＮチャネルＭＯＳトランジスタとを備え、
前記第６のＮチャネルＭＯＳトランジスタと前記第７のＮチャネルＭＯＳトランジスタとの両ドレインは、第１の電源に接続され、
前記第６のＮチャネルＭＯＳトランジスタのソースは、前記２組の半導体集積回路のうち第１の半導体集積回路に備える電荷供給手段の出力に接続され、
前記第７のＮチャネルＭＯＳトランジスタのソースは、前記２組の半導体集積回路のうち第２の半導体集積回路に備える電荷供給手段の出力に接続され、
前記第６のＮチャネルＭＯＳトランジスタのゲートは、前記第２の半導体集積回路に備える電荷供給手段の出力に接続され、
前記第７のＮチャネルＭＯＳトランジスタのゲートは、前記第１の半導体集積回路に備える電荷供給手段の出力に接続されることを特徴とする請求項９記載の半導体集積回路。 - ２組の半導体集積回路に備えるクロック供給手段は、各々、その出力するクロックが、互いに、前記２組の半導体集積回路に各々備える電荷供給手段の出力の電位を同時に昇圧しないように設定されていることを特徴とする請求項１０記載の半導体集積回路。
- ２組の半導体集積回路に備える整流スイッチ制御手段は、各々、
更にキャパシタと、第８のＮチャネルＭＯＳトランジスタとを備え、
前記２組の半導体集積回路に備える各々の前記キャパシタは、自己の組の半導体集積回路の電荷供給手段とＰチャネルＭＯＳトランジスタのソースとの間に配置され、
前記２組の半導体集積回路に備える各々の前記第８のＮチャネルＭＯＳトランジスタは、ドレインが第１の電源に接続され、ソースが自己の組の半導体集積回路のＰチャネルＭＯＳトランジスタのソースに接続され、ゲートが異なる組の半導体集積回路の電荷供給手段の出力に接続されることを特徴とする請求項１０記載の半導体集積回路。 - 第３〜第８のＮチャネルＭＯＳトランジスタのしきい値は、第１及び第２のＮチャネルＭＯＳトランジスタのしきい値よりも低い値に設定されることを特徴とする請求項６、請求項７、請求項８、請求項１０又は請求項１２記載の半導体集積回路。
- 第１の電源は、外部電源、又は、内部電源発生回路により生成した前記外部電源より高い電位を持つ電源であり、
第２の電源の電位は、接地電位であることを特徴とする請求項２、請求項５、請求項１０又は請求項１２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002244189A JP3789409B2 (ja) | 2002-08-23 | 2002-08-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002244189A JP3789409B2 (ja) | 2002-08-23 | 2002-08-23 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12616799A Division JP3361478B2 (ja) | 1999-05-06 | 1999-05-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003178585A JP2003178585A (ja) | 2003-06-27 |
| JP3789409B2 true JP3789409B2 (ja) | 2006-06-21 |
Family
ID=19196501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002244189A Expired - Fee Related JP3789409B2 (ja) | 2002-08-23 | 2002-08-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3789409B2 (ja) |
-
2002
- 2002-08-23 JP JP2002244189A patent/JP3789409B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003178585A (ja) | 2003-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100842744B1 (ko) | 클럭조절회로 및 이를 이용한 전압펌핑장치 | |
| US7098725B2 (en) | Multi stage voltage pump circuit | |
| KR100574301B1 (ko) | 반도체장치 | |
| JP4353621B2 (ja) | 半導体装置 | |
| US5999009A (en) | Semiconductor integrated circuit with an internal voltage generating circuit requiring a reduced occupied area | |
| JP4257064B2 (ja) | 昇圧電位発生回路及び制御方法 | |
| US20080258805A1 (en) | Semiconductor device having internal power supply voltage generation circuit | |
| US6912159B2 (en) | Boosting circuit and non-volatile semiconductor storage device containing the same | |
| JP2812230B2 (ja) | バイアス電圧発生回路 | |
| JPH04309258A (ja) | 基板バイアス電圧発生回路 | |
| JP3110257B2 (ja) | 半導体集積回路 | |
| JP4212558B2 (ja) | 半導体集積回路装置 | |
| JP2003318270A (ja) | バイアス電圧発生回路および半導体集積回路装置 | |
| US7545199B2 (en) | Power supply circuit for oscillator of semiconductor memory device and voltage pumping device using the same | |
| US5631867A (en) | Semiconductor storage device requiring short time for program voltage to rise | |
| JPH08287677A (ja) | 半導体集積回路 | |
| JP3735824B2 (ja) | 昇圧回路を備えた半導体メモリ装置 | |
| KR100252427B1 (ko) | 전압 발생 회로를 구비한 반도체 장치 | |
| JP4808988B2 (ja) | チャージポンピング効率を維持する高電圧発生回路 | |
| KR100296612B1 (ko) | 출력버퍼의출력전류를크게할수있는반도체기억장치 | |
| JPH05234373A (ja) | 半導体記憶装置 | |
| JP3888949B2 (ja) | 半導体集積回路 | |
| JP2001043690A (ja) | 負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置 | |
| JP3905909B2 (ja) | 半導体装置 | |
| JP3789409B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050819 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060328 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |