JPH04309258A - 基板バイアス電圧発生回路 - Google Patents

基板バイアス電圧発生回路

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JPH04309258A
JPH04309258A JP3075156A JP7515691A JPH04309258A JP H04309258 A JPH04309258 A JP H04309258A JP 3075156 A JP3075156 A JP 3075156A JP 7515691 A JP7515691 A JP 7515691A JP H04309258 A JPH04309258 A JP H04309258A
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channel transistor
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Keiji Maruyama
丸　山　圭　司
Naokazu Miyawaki
宮　脇　直　和
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    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は基板バイアス電圧発生回
路に係わり、特に基板バイアス電圧を検知する回路を有
するものに関する。
【０００２】
【従来の技術】半導体記憶装置では、外部から入力され
た信号のアンダーシュートによって、寄生ｐｎ接合部が
順方向バイアスになるのを防止するため、またｐｎ接合
部の空乏層を拡げて寄生容量を小さくして動作を高速化
するために、半導体基板に基板バイアス電圧を印加する
ことが行われている。
【０００３】一方では、パーソナル・コンピュータ等の
ＯＡ機器の急速な普及に伴い、大容量で低価格な半導体
記憶装置が要求されるに至っている。容量が大きく価格
が安い半導体記憶装置としては、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が
挙げられる。しかし、ＤＲＡＭはデータを保持するため
にバックアップが必要である。 そして、電池によるバックアップを可能にするには、ス
タンバイ時における消費電流を低減させる必要がある。 ＤＲＡＭにおいて、スタンバイ時に電流を消費する回路
は幾つか存在するが、なかでも基板バイアス電圧発生回
路の占める割合が大きい。そこで、基板バイアス電圧発
生回路の消費電流を低減させる必要がある。
【０００４】従来の基板バイアス電圧発生回路は、図４
に示されるように、基板バイアス電圧検知回路１１と基
板バイアス駆動回路２と電荷ポンプ回路３とを備えてい
た。基板バイアス電圧検知回路１１はＰチャネルトラン
ジスタＰ１とＮチャネルトランジスタＮ１、インバータ
ＩＮＶ１〜ＩＮＶ４を有し、基板バイアス駆動回路２は
ＮＡＮＤ回路ＮＡ１とインバータＩＮＶ５〜７とを有し
ている。電荷ポンプ回路３は、容量ＣとＮチャネルトラ
ンジスタＮ２及びＮ３とを有している。
【０００５】基板バイアス電圧検知回路１１において、
ＰチャネルトランジスタＰ１は電源電圧ＶＤＤ端子にソ
ースが接続され、ノードＮＤ１にドレインが接続され、
ゲートが接地電圧Ｖｓｓ端子に接続されている。このＰ
チャネルトランジスタＰ１と直列接続されたＮチャネル
トランジスタＮ１は、ドレインがノードＮＤ１に接続さ
れ、ソースが基板バイアス電圧ＶＢＢ端子に接続され、
電源電圧ＶＤＤ端子にゲートが接続されている。このＰ
チャネルトランジスタＰ１及びＮチャネルトランジスタ
Ｎ１は、共にノーマリオン状態にある。
【０００６】このノードＮＤ１にはインバータ列ＩＮＶ
１〜ＩＮＶ４の入力端が接続され、出力端はノードＮＤ
２に接続されている。
【０００７】ノードＮＤ２には、基板バイアス駆動回路
２のＮＡＮＤ回路ＮＡ１の一方の入力端が接続されてお
り、その出力端はインバータ列ＩＮＶ５〜ＩＮＶ６の入
力端に接続されている。インバータ列ＩＮＶ５〜ＩＮＶ
６の出力端は、インバータＩＮＶ７の入力端とＮＡＮＤ
回路ＮＡ１の他方の入力端とに接続されている。インバ
ータＩＮＶ７の出力端はノードＮＤ３に接続されている
。
【０００８】このノードＮＤ３には、電荷ポンプ回路３
の容量Ｃの一端が接続され、他端はノードＮＤ４に接続
されている。このノードＮＤ４には、Ｎチャネルトラン
ジスタＮ２のドレイン及びゲートが接続され、ソースは
接地電位Ｖｓｓ端子に接続されている。またＮチャネル
トランジスタＮ３は、ドレインとゲートが基板バイアス
電圧ＶＢＢ端子に接続され、ソースはノードＮＤ４に接
続されている。さらに、ＮチャネルトランジスタＮ２及
びＮ３の基板端子は、共に基板バイアス電圧ＶＢＢ端子
に接続されている。
【０００９】先ず基板バイアス電圧検知回路１１におい
て、ＰチャネルトランジスタＰ１とＮチャネルトランジ
スタＮ１とのコンダクタンス比で電源電圧ＶＤＤと基板
バイアス電圧ＶＢＢとの相対的な電位差が分割され、基
板バイアス電圧ＶＢＢに応じた信号Φ０　がノードＮＤ
１より出力される。この信号Φ０　がインバータ列ＩＮ
Ｖ１〜ＩＮＶ４に入力される。インバータ列ＩＮＶ１〜
ＩＮＶ４は、信号Φ０　を遅延時間ｔｄだけ遅延させた
後、基板バイアス駆動回路２の動作を制御する制御信号
Φ１　をノードＮＤ２に出力する。ここで信号Φ０　を
遅延させるのは、例えば電源変動等により基板バイアス
電圧ＶＢＢが変化した場合にも誤動作しないようにノイ
ズフィルタとして機能させるためであり、基板バイアス
電圧検知回路１１の動作を安定させることができる。
【００１０】基板バイアス電圧検知回路１１の静特性を
示すものとして、基板バイアス電圧ＶＢＢに対する信号
Φ０　及びΦ１　のレベルの変化を図５に示す。ここで
点線で示された信号Φ０　は、それぞれ電源電圧ＶＤＤ
が１Ｖおきに３Ｖから６Ｖまで変化したときを示してい
る。基板バイアス電圧ＶＢＢが深くなる方、即ち負の方
へ向かうにつれて、ＮチャネルトランジスタＮ１はゲー
ト電圧（ＶＤＤ−｜ＶＢＢ｜）が大きくなってコンダク
タンスも大きくなり、信号Φ０　の電圧は徐々に低下し
ていく。この電圧が、インバータＩＮＶ１の動作閾値Ｖ
ｔｈ以上の間はインバータ列ＩＮＶ１〜ＩＮＶ４からハ
イレベルの信号Φ１　が出力され、動作閾値Ｖｔｈより
も低くなるとロウレベルの信号Φ１　が出力される。こ
の図５において、電源電圧ＶＤＤが３Ｖの場合を例にと
ると、基板バイアス電圧検知回路１１としての動作閾値
電圧に相当するＶＴＭ３　よりも基板バイアス電圧ＶＢ
Ｂが浅い場合にはハイレベルの信号Φ１　が出力され、
ＶＴＭ３　よりもＶＢＢが深くなるとロウレベルの信号
Φ１　が出力される。電源電圧ＶＤＤが３Ｖよりも高い
と、より低い動作閾値ＶＴＭ４　〜ＶＴＭ６　まで基板
バイアス電圧ＶＢＢが深くならないと信号Φ１　はロウ
レベルにならない。
【００１１】基板バイアス電圧検知回路１１から出力さ
れる信号Φ１　が、ハイレベルの場合に基板バイアス駆
動回路２は動作しロウレベルの場合には動作が停止する
。
【００１２】基板バイアス駆動回路２にハイレベルの信
号Φ１　が入力されると、ＮＡＮＤ回路ＮＡ１及びイン
バータ列ＩＮＶ５〜ＩＮＶ７による遅延時間を周期とす
るパルス信号Φ４　がノードＮＤ３より出力される。信
号Φ１　がロウレベルの場合には、パルス信号Φ４　は
出力されずロウレベルに保持される。
【００１３】電荷ポンプ回路３に、図６（ａ）に示され
るようなパルス信号Φ４　が入力され、基板を接地電位
（ＶＳＳ）に固定し、十分に時間がたって安定状態にな
ったときの動作は次のようである。Φ４　がロウレベル
（接地電位ＶＳＳ）からハイレベル（電源電位ＶＤＤ）
に立ち上がると、容量Ｃを介してノードＮＤ４から出力
される信号Φ５　の電位は、初期値（ＶＳＳ−ＶＴＮ３
　）から同期して上昇していく。ここで、ＶＴＮ３　は
ＮチャネルトランジスタＮ３の閾値に相当する。この信
号Φ５　は、（ＶＳＳ−ＶＴＮ３　）からＫ・ＶＤＤだ
け上昇する。ここで、Ｋは容量ＣとノードＮＤ４に寄生
する容量Ｃ１　とのカップリング比であり、Ｋ＝Ｃ／（
Ｃ＋Ｃ１　）として表される。
【００１４】電荷ポンプ回路３の基板から電荷を汲み出
す能力を高めるためには、Ｋが大きくなるように１に近
付ける必要がある。そこで、容量Ｃの容量値を容量Ｃ１
　に対して十分に大きくしておく。
【００１５】そして、信号Φ５　が（ＶＳＳ−ＶＴＮ３
　）＋ＫＶＤＤまで上昇すると、Ｎチャネルトランジス
タＮ２のゲート電圧が上昇してオンする。これにより、
容量Ｃに蓄積された電荷が放電されていき、信号Φ５　
の電位はＮチャネルトランジスタＮ２の閾値に相当する
（ＶＴＮ２　−ＶＳＳ）まで下降する。信号Φ４　がロ
ウレベルに立ち下がると、信号Φ５　の電位は（ＶＴＮ
２　−ＶＳＳ）を初期値としてＫＶＤＤ分だけ同期して
降下していく。ＮチャネルトランジスタＮ３がオンし、
信号Φ５　の電位がこのトランジスタＮ３の閾値に相当
する（ＶＳＳ−ＶＴＮ３　）まで降下する間、基板の電
荷が容量Ｃに蓄積される。このように、Ｎチャネルトラ
ンジスタＮ２がオンしＮチャネルトランジスタＮ３がオ
フする間、容量Ｃに蓄積された電荷が接地電位端子に放
電され（図６（ｃ））、ＮチャネルトランジスタＮ２が
オフしＮチャネルトランジスタＮ３がオンする間、容量
Ｃに基板の電荷が蓄えられるという動作が繰り返されて
、基板バイアス電圧ＶＢＢが徐々に降下していく。
【００１６】最終的に得られる基板バイアス電圧ＶＢＢ
は、次の（１）式のように表される。
【００１７】 　　ＶＢＢ＝−Ｋ・ＶＤＤ＋（ＶＴＮ２　＋ＶＴＮ３　
）　　　　　　　　　　　　…（１）このような動作に
より、基板バイアス電圧発生回路の静特性は図７のよう
である。基板バイアス駆動回路２からパルス信号Φ４　
が出力され、電荷ポンプ回路３は連続的に動作する状態
になる。基板バイアス電圧ＶＢＢは、電源が投入されて
電源電圧ＶＤＤがＶＴＮ２　＋ＶＴＮ３になった時点か
ら、この電位を初期値とし−Ｋ・ＶＤＤの傾きで線ｌ２
１のように降下していく。この連続動作状態では、スタ
ンバイ時における消費電流Ｉｃｃは線ｌ１１のように電
源電圧ＶＤＤの増加と共に急峻に増加していく。
【００１８】基板バイアス電圧ＶＢＢが基板バイアス電
圧検知回路１１の動作閾値ＶＴＭ３　まで低下すると、
信号Φ１　がロウレベルになり基板バイアス駆動回路２
はパルス信号Φ４　を出力しなくなる。これにより、電
荷ポンプ回路３は断続的に動作状態と停止状態とを繰り
返す断続動作状態になる。
【００１９】この断続動作状態について、図８を用いて
説明する。時点ｔ１１より基板バイアス電圧ＶＢＢが降
下していくにつれて、基板バイアス電圧検知回路１１の
信号Φ０　も徐々に低下していく。この信号Φ０　の電
位がインバータＩＮＶ１の回路閾値ＶＴＮよりも低下す
ると、インバータ列ＩＮＶ１〜ＩＮＶ４がもたらす遅延
時間ｔｄを経過した時点ｔ１２において、信号Φ１　は
ロウレベルになる。基板バイアス駆動回路２からはパル
ス信号Φ４　は出力されなくなり、電荷ポンプ回路３は
動作を停止する。
【００２０】電荷ポンプ回路３の動作が時点ｔ１２より
停止すると、トランジスタの基板に流れる電流や基板バ
イアス電圧検知回路１１に発生する貫通電流等により、
基板に電荷が充電されて基板バイアス電圧ＶＢＢは上昇
していく。ここで、スタンバイ時におけるリーク電流は
、基板バイアス電圧検知回路１１内の基板への貫通電流
によるものが最も大きい。
【００２１】基板バイアス電圧ＶＢＢが上昇し、基板バ
イアス電圧検知回路１１の信号Φ０　がインバータＩＮ
Ｖ１の閾値ＶＴＮを超えると、遅延時間ｔｄを経て時点
ｔ１３において信号Φ１　はハイレベルになる。基板バ
イアス駆動回路２から再びパルス信号Φ４　が出力され
、電荷ポンプ回路３は動作状態になって、基板バイアス
電圧ＶＢＢは降下していく。
【００２２】このように、基板バイアス電圧検知回路の
動作閾値を実使用電源範囲以下に設定しておくことによ
り、基板バイアス電圧ＶＢＢを基板バイアス電圧検知回
路１１が検知し、基板バイアス駆動回路２及び電荷ポン
プ回路３が動作状態と停止状態とを間欠的に繰り返すこ
とになる。この結果、消費電流は分散され、平均した消
費電流Ｉｃｃは図７の線ｌ１２に示されたように低減さ
れる。
【００２３】
【発明が解決しようとする課題】ここで、スタンバイ時
における消費電流を低減させるためには、断続動作状態
において基板バイアス駆動回路２及び電荷ポンプ回路３
が動作を停止している期間、即ち図８における時点ｔ１
２からｔ１３までを長くする必要がある。ところが、ス
タンバイ時における停止期間の長さは、基板バイアス電
圧検知回路１１における基板への貫通電流Ｉｌｅａｋで
ほぼ決定される。即ち、基板電圧発生回路が自ら無駄な
貫通電流を生じさせており、消費電流の低減化に支障を
きたしていた。因みに、貫通電流Ｉｌｅａｋは図９に示
されるように、電源電圧ＶＤＤの増加と共に増加する関
係にある。
【００２４】また、断続動作状態における消費電流Ｉｃ
ｃは、基板から汲み出される電荷量と基板へリークする
電荷量との比に依存する。従って、基板バイアス電圧検
知回路１１における貫通電流は、直接的に消費電流の増
加をもたらすだけでなく、間接的に基板バイアス電圧発
生回路の平均消費電流の増加をもたらしていた。
【００２５】本発明は上記事情に鑑みてなされてもので
あり、消費電流を低減化し得る基板バイアス電圧発生回
路を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明の基板バイアス電
圧発生回路は、半導体基板に印加された基板バイアス電
圧を検知し、基板バイアス電圧信号を出力する基板バイ
アス電圧検知回路と、基板バイアス電圧検知回路から出
力された基板バイアス電圧検知信号を与えられ、基板バ
イアス電圧の絶対値が所定値以下の場合には駆動信号を
出力し、基板バイアス電圧の絶対値が所定値よりも高い
場合には駆動信号の出力を停止する基板バイアス駆動回
路と、基板バイアス駆動回路から駆動信号を与えられる
と、基板バイアス電圧を発生する電荷ポンプ回路とを備
え、基板バイアス電圧検知回路を構成する半導体素子は
、Ｐチャネルトランジスタのゲートと、Ｎチャネルトラ
ンジスタのバックバイアス電圧を印加される基板端子の
みが半導体基板と接続されていることを特徴としている
。
【００２７】基板バイアス電圧検知回路は、一端が電源
電圧端子に接続されたノーマリオン状態の負荷素子と、
負荷素子の他端に一端が接続され、他端が接地電圧端子
に接続され、ゲートに基板バイアス電圧が供給されるＰ
チャネルトランジスタを有するドライバ回路とを備え、
負荷素子の他端とドライバ回路の他端とを接続するノー
ドから基板バイアス電圧検知信号を発生するものであっ
てもよい。
【００２８】
【作用】基板バイアス電圧発生回路のスタンバイ時にお
ける消費電流は、基板バイアス電圧検知回路の半導体基
板にリークする貫通電流により支配されるが、本発明の
基板バイアス電圧検知回路を構成する半導体素子は、Ｐ
チャネルトランジスタのゲートとＮチャネルトランジス
タのバックバイアス電圧を印加される基板端子のみが半
導体基板と接続されているため、貫通電流は接地電位端
子に流れて基板バイアス電位端子を介して半導体基板へ
はほとんど流れず、消費電流が大幅に低減される。
【００２９】ここで基板バイアス電圧検知回路は、一端
が電源電圧端子に接続されたノーマリオン状態の負荷素
子と、負荷素子の他端に一端が接続され、他端が接地電
圧端子に接続され、ゲートに基板バイアス電圧を供給さ
れるＰチャネルトランジスタを有するドライバ回路とを
備えていてもよく、この場合にも貫通電流は負荷素子か
らドライバ回路のＰチャネルトランジスタを通って接地
電位端子へと流れ、半導体基板には流れないため消費電
流は低減される。
【００３０】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に本実施例による基板バイアス電圧
発生回路の構成を示す。図４に示された従来の回路と比
較し、基板バイアス電圧検知回路１１におけるＮチャネ
ルトランジスタＮ１が、ＰチャネルトランジスタＰ２に
置き換わった点が異なっている。このＰチャネルトラン
ジスタＰ２は、ソースはノードＮＤ１にドレインは接地
端子Ｖｓｓに接続され、ゲートは基板バイアス電圧ＶＢ
Ｂ端子に接続されている。このように、本実施例の基板
バイアス電圧検知回路１は、構成している半導体素子の
うち、ＰチャネルトランジスタＰ２のゲートと、Ｎチャ
ネルトランジスタのバックバイアス電圧を印加される基
板端子のみが半導体基板と接続されている点に特徴があ
る。Ｎチャネルトランジスタは、図１には直接表されて
はいないが、インバータ列ＩＮＶ１〜ＩＮＶ４をＣＭＯ
Ｓで構成した場合のＮチャネルトランジスタや、Ｐチャ
ネルトランジスタＰ１をＮチャネルトランジスタに置き
換えた場合には存在する。
【００３１】基板バイアス電圧検知回路１において、基
板バイアス電圧ＶＢＢが低下していくと、従来の回路１
１におけるＮチャネルトランジスタＮ１と同様にＰチャ
ネルトランジスタＰ２のコンダクタンスが増加していく
。 これにより、このＰチャネルトランジスタＰ２は基板バ
イアス電圧ＶＢＢに応じて可変抵抗のように動作する。 ここでＰチャネルトランジスタＰ２は、従来の基板バイ
アス電圧検知回路１１と同様に動作するように、そのサ
イズが調整されている必要がある。
【００３２】この結果、ＰチャネルトランジスタＰ１と
Ｐ２とのコンダクタンス比で決定される電圧を有する信
号Φ０　がノードＮＤ１から出力され、インバータ列Ｉ
ＮＶ１〜ＩＮＶ４に与えられる。インバータ列ＩＮＶ１
〜ＩＮＶ４からは信号Φ１　が出力され、基板バイアス
駆動回路２に与えられる。以降の基板バイアス駆動回路
２及び電荷ポンプ回路３の回路動作は、従来の場合と同
様である。
【００３３】基板バイアス電圧検知回路１においてスタ
ンバイ時に消費される電流は、従来の基板バイアス電圧
検知回路１１よりも大幅に減少する。上述したように、
スタンバイ時の消費電流は基板への貫通電流により支配
される。ところが、この貫通電流は電源電圧ＶＤＤ端子
よりＰチャネルトランジスタＰ１及びＰ２を通過し、接
地電位Ｖｓｓ端子に流れる。このため、従来の基板バイ
アス電圧検知回路１１のように基板バイアス電圧ＶＢＢ
端子を経て半導体基板へは貫通電流が流れ込まない。
【００３４】この結果、図２に示されるように電荷ポン
プ回路３が断続動作状態のときにおける、時点ｔ２から
時点ｔ３までの停止期間の周期が長くなる。これにより
、基板バイアス電圧発生回路の消費電流は分散されて、
平均した消費電流は低減されることになる。
【００３５】上述した実施例は一例であり、本発明を限
定するものではなく種々の変形が可能である。例えば、
基板バイアス電圧検知回路は図３に示されるような構成
を供えた回路に置き換えることができる。図１の基板バ
イアス電圧検知回路１と比較し、Ｐチャネルトランジス
タＰ１を抵抗Ｒに置き換えた点が相違する。この抵抗Ｒ
は電源電圧ＶＤＤ端子とノードＮＤ１との間に接続され
ており、ＰチャネルトランジスタＰ１と同様に機能する
。 即ち、電源電圧ＶＤＤ端子とノードＮＤ１との間は負荷
素子であればよい。ここで、抵抗Ｒの抵抗値とＰチャネ
ルトランジスタＰ２のサイズは、コンダクタンス比が所
望の値となるように調整しておく必要がある。そして、
負荷素子のコンダクタンスが小さいほど、電源電圧ＶＤ
Ｄ端子から接地電圧ＶＳＳ端子へ流れる貫通電流を小さ
く抑制することができ、よりスタンバイ時における消費
電流を低減させることができる。
【００３６】また、基板バイアス電圧検知回路において
、上述の実施例はいずれもドライバ回路に相当する部分
はＰチャネルトランジスタＰ２のみから成っているが、
このＰチャネルトランジスタ以外の素子を含んでいても
よい。例えば、ＰチャネルトランジスタＰ２のドレイン
と接地電位Ｖｓｓ端子との間に、Ｎチャネルトランジス
タを接続してもよい。この場合には、Ｎチャネルトラン
ジスタのドレインがＰチャネルトランジスタＰ２のドレ
インに、ソースが接地電位Ｖｓｓ端子に接続され、ゲー
トには電源電位ＶＤＤが供給されてノーマリオン状態と
なる。
【００３７】
【発明の効果】以上説明したように本発明の基板バイア
ス電圧発生回路は、基板バイアス電圧検知回路を構成す
る半導体素子がＰチャネルトランジスタのゲートとＮチ
ャネルトランジスタのバックバイアス電圧を印加される
基板端子のみが半導体基板と接続されており、貫通電流
はほとんど半導体基板には流れないため、スタンバイ時
における消費電流を低減させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例による基板バイアス電圧発生
回路の構成を示した回路図。
【図２】同基板バイアス電圧発生回路が断続動作状態に
あるときの動作波形を示すタイミングチャート。
【図３】本発明の他の実施例による基板バイアス電圧発
生回路における基板バイアス電圧検知回路の構成を示し
た回路図。
【図４】従来の基板バイアス電圧発生回路の構成を示し
た回路図。
【図５】同基板バイアス電圧発生回路における基板バイ
アス電圧検知回路の基板バイアス電圧に対する静特性を
示した説明図。
【図６】同基板バイアス電圧発生回路における電荷ポン
プ回路の動作波形を示したタイミングチャート。
【図７】同基板バイアス電圧発生回路における電源電圧
に対する消費電流及び基板バイアス電圧の変化を示した
動特性図。
【図８】同基板バイアス電圧発生回路が断続動作状態に
あるときの動作波形を示すタイミングチャート。
【図９】同基板バイアス電圧発生回路における基板バイ
アス電圧検知回路の基板バイアス電圧と基板への貫通電
流との関係を示した動特性図。
【符号の説明】
１　　基板バイアス電圧検知回路 ２　　基板バイアス駆動回路 ３　　電荷ポンプ回路 Ｐ１，Ｐ２　　ＰチャネルトランジスタＩＮＶ１〜ＩＮ
Ｖ７　　インバータ ＮＡ１　　ＮＡＮＤ回路 Ｃ　　容量

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体基板に印加された基板バイアス電圧
    を検知し、基板バイアス電圧検知信号を出力する基板バ
    イアス電圧検知回路と、前記基板バイアス電圧検知回路
    から出力された前記基板バイアス電圧検知信号を与えら
    れ、前記基板バイアス電圧の絶対値が所定値以下の場合
    には駆動信号を出力し、前記基板バイアス電圧の絶対値
    が所定値よりも高い場合には前記駆動信号の出力を停止
    する基板バイアス駆動回路と、前記基板バイアス駆動回
    路から前記駆動信号を与えられると、前記基板バイアス
    電圧を発生する電荷ポンプ回路とを備え、前記基板バイ
    アス電圧検知回路を構成する半導体素子は、Ｐチャネル
    トランジスタのゲートと、Ｎチャネルトランジスタのバ
    ックバイアス電圧を印加される基板端子のみが半導体基
    板と接続されていることを特徴とする基板バイアス電圧
    発生回路。
  2. 【請求項２】前記基板バイアス電圧検知回路は、一端が
    電源電圧端子に接続されたノーマリオン状態の負荷素子
    と、前記負荷素子の他端に一端が接続され、他端が接地
    電圧端子に接続され、ゲートに基板バイアス電圧が供給
    されるＰチャネルトランジスタを有するドライバ回路と
    を備え、前記負荷素子の前記他端と前記ドライバ回路の
    前記他端とを接続するノードから前記基板バイアス電圧
    検知信号を発生することを特徴とする請求項１記載の基
    板バイアス電圧発生回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112019042A (zh) * 2020-09-10 2020-12-01 深圳市爱协生科技有限公司 一种多电源域电荷泵的开关管衬底的动态偏置电路及方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3253726B2 (ja) * 1993-02-26 2002-02-04 株式会社東芝 半導体記憶装置の基板バイアス発生回路および基板バイアスレベルの制御方法
JP3110262B2 (ja) * 1993-11-15 2000-11-20 松下電器産業株式会社 半導体装置及び半導体装置のオペレーティング方法
JP3379050B2 (ja) * 1993-11-15 2003-02-17 富士通株式会社 半導体装置
US5461591A (en) * 1993-12-02 1995-10-24 Goldstar Electron Co., Ltd. Voltage generator for semiconductor memory device
JP2982591B2 (ja) * 1993-12-17 1999-11-22 日本電気株式会社 基板電位検知回路
JP3085073B2 (ja) * 1994-01-24 2000-09-04 富士通株式会社 スタティックｒａｍ
JP2812230B2 (ja) * 1995-02-15 1998-10-22 日本電気株式会社 バイアス電圧発生回路
US5694072A (en) * 1995-08-28 1997-12-02 Pericom Semiconductor Corp. Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control
JP3597281B2 (ja) * 1995-11-28 2004-12-02 株式会社ルネサステクノロジ 電位検出回路及び半導体集積回路
JP3614546B2 (ja) * 1995-12-27 2005-01-26 富士通株式会社 半導体集積回路
US5917365A (en) * 1996-04-19 1999-06-29 Texas Instruments Incorporated Optimizing the operating characteristics of a CMOS integrated circuit
JPH09293789A (ja) * 1996-04-24 1997-11-11 Mitsubishi Electric Corp 半導体集積回路
US6064250A (en) 1996-07-29 2000-05-16 Townsend And Townsend And Crew Llp Various embodiments for a low power adaptive charge pump circuit
US5907255A (en) * 1997-03-25 1999-05-25 Cypress Semiconductor Dynamic voltage reference which compensates for process variations
KR100271633B1 (ko) * 1997-11-01 2000-11-15 김영환 지연회로
JP4337709B2 (ja) 2004-11-01 2009-09-30 日本電気株式会社 半導体集積回路装置
KR100733407B1 (ko) 2005-06-30 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기
US7573306B2 (en) * 2006-01-31 2009-08-11 Kabushiki Kaisha Toshiba Semiconductor memory device, power supply detector and semiconductor device
US8947158B2 (en) * 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9264040B2 (en) * 2013-12-19 2016-02-16 Freescale Semiconductor, Inc. Low leakage CMOS cell with low voltage swing
US9704581B2 (en) * 2014-12-27 2017-07-11 Intel Corporation Voltage ramping detection

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59193056A (ja) * 1983-04-15 1984-11-01 Hitachi Ltd 基板バイアス電圧発生回路
JPS6216556A (ja) * 1985-07-15 1987-01-24 Toshiba Corp 基板バイアス発生回路
NL8701278A (nl) * 1987-05-29 1988-12-16 Philips Nv Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator.
US5122680A (en) * 1990-10-29 1992-06-16 International Business Machines Corporation Precision hysteresis circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112019042A (zh) * 2020-09-10 2020-12-01 深圳市爱协生科技有限公司 一种多电源域电荷泵的开关管衬底的动态偏置电路及方法
CN112019042B (zh) * 2020-09-10 2024-05-24 深圳市爱协生科技股份有限公司 一种多电源域电荷泵的开关管衬底的动态偏置电路及方法

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