JP3614546B2 - 半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000001514 detection method Methods 0.000 claims description 27
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 19
- 238000006243 chemical reaction Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 101000836906 Homo sapiens Signal-induced proliferation-associated protein 1 Proteins 0.000 description 1
- 102100027163 Signal-induced proliferation-associated protein 1 Human genes 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- G05F3/02—Regulating voltage or current
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- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
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- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- H01L27/088—
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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- Computing Systems (AREA)
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、ＭＯＳトランジスタ回路を持つ半導体集積回路に関する。
【０００２】
【従来の技術】
これまでの、ＭＯＳトランジスタ回路は、電源電圧が３．０〜５．０Ｖ程度、しきい値電圧が０．７Ｖ程度のものが用いられてきた。しかしながら、近年における、高速化や低消費電力化の要求を満たすために、これまでの電源電圧・しきい値を変更する必要が生じてきた。例えば、電池から電源を供給される携帯機器用の半導体集積回路は、低消費電力で動作させることが必須であり、そのためには電源の低電圧化が最も効果的である。ところが、同じしきい値電圧を持つトランジスタ回路を、電源電圧を下げて動作させると、スピードが遅くなる。そこで、トランジスタのしきい値も下げる必要が生じてきた。
【０００３】
トランジスタのしきい値は、プロセス時のばらつきによって、目標値からずれてしまうことが多い。例えば、目標値が０．７Ｖであったとしても、実際にできあがった回路のトランジスタのしきい値は、前後０．１Ｖ程度、つまり、０．６〜０．８Ｖ程度にばらついている。ここで、低電源電圧に対応して目標しきい値も０．１Ｖに下げたと仮定する。同じプロセスを用いると、できあがり回路のトランジスタのしきい値のばらつきは、前後０．１Ｖ程度であるので、０．０〜０．２Ｖになる。
【０００４】
トランジスタのしきい値が０．０Ｖの時は、リーク電流が大きく、回路全体の消費電力が大きくなってしまう。一方、トランジスタのしきい値が、０．２Ｖの時は、トランジスタ導通時の電流が小さくなるため、回路の動作スピードが遅くなる。しきい値の目標値が０．７Ｖの時は、前後０．１Ｖ程度変化しても無視できたことが、目標値を０．１Ｖにすると大きな問題となる。
【０００５】
上記のようなプロセスによるしきい値のばらつきを補正する手段として、回路のウェル電位を検出して、ウェルに接続されたチャージポンプ回路を制御する方法（例えば、日経マイクロデバイス，“寄生効果を徹底的に対策して高性能化のトレンドを堅持”１９９５年７月）がある。
【０００６】
一方、しきい値電圧が目標値どおりに設定されたとしても、低消費電力化をさらに進めるためには、回路が動作しない時（待機時）だけリーク電流を減少させる必要が生じている。このように、待機時にリーク電流を減少させる手段として、回路のウェル電位と２種類の外部電源との間にスイッチを設けて切り換る方法（例えば、日経マイクロデバイス，“寄生効果を徹底的に対策して高性能化のトレンドを堅持”１９９５年７月）がある。
【０００７】
【発明が解決しようとする課題】
上記の２つの方法は、しきい値のばらつき補正と待機時リーク電流の低減の、それぞれに対して有効であるが、トランジスタのウェル電位を異なる手段で制御しているため、同時に施すことができない。
【０００８】
待機時リーク電流を減少させる手段として、しきい値が異なるトランジスタを同一回路に設けて、待機時に高いしきい値のトランジスタで電源から切り離す方法がある。しかし、前述のしきい値のばらつき補正回路と組み合わせると、回路規模が大きくなってしまうことに加えて、プロセス工程を増加しなければならないという問題点があった。
【０００９】
本発明は上記の点に鑑みなされたもので、しきい値のばらつきを補正すると共に、待機時のリーク電流の低減を行う半導体集積回路に関する。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、図１に示す如く、半導体基板上のウェルに形成された複数のトランジスタを含む内部回路１６と、
上記トランジスタのしきい値を検出するしきい値検出回路１０と、
上記しきい値検出回路の出力信号を供給される複数のインバータを有し、上記複数のインバータの入力しきい値を異ならしめてなり、上記しきい値検出回路で検出されたしきい値に応じてスイッチ切換え用の制御信号を発生する制御信号発生回路１２と、
上記制御信号によってスイッチングして、異なる電圧の複数の電源の上記ウェルへの接続／切断を行うスイッチ回路１４とを有する。
【００１１】
このように、アナログ信号であるしきい値検出回路の出力を次段の論理回路に必要なディジタル信号に容易に変換でき、検出したしきい値に応じてスイッチ回路を制御しウェルと電源との接続／切断を行うため、ウェル電位を所望の値に制御して所望のしきい値を得ることができ、しきい値のばらつきを補正することができる。
請求項２に記載の発明では、前記制御信号発生回路は、外部より供給されるモード選択信号で待機モードを指示されたとき、前記ウェルに所定の電源を接続させるよう前記スイッチ回路を制御する制御信号を発生する。
【００１２】
このため、待機モードではウェル電位を所定の電源の電位まで上昇させることにより、しきい値を上昇させることができ、待機時のリーク電流を低減できる。
請求項３に記載の発明では、前記しきい値検出回路は、しきい値検出の基準となる基準電圧を可変する基準電圧可変回路を有することを特徴とする。
【００１３】
このように、基準電位を可変することによりしきい値を可変してトランジスタの動作スピードを可変することができる。
請求項４に記載の発明では、前記ウェルは、ＰチャネルＭＯＳトランジスタが形成されるウェルである。このため、ＰチャネルＭＯＳトランジスタのしきい値のばらつきを補正できる。
【００１４】
請求項５に記載の発明では、前記ウェルは、ＮチャネルＭＯＳトランジスタが形成されるウェルである。このため、ＮチャネルＭＯＳトランジスタのしきい値のばらつきを補正できる。
【００１５】
【発明の実施の形態】
図２，図３夫々は本発明回路の第１実施例のブロック図，回路図を示す。図２において、しきい値検出回路１０Ａは内部回路１６のＰチャネルＭＯＳトランジスタのウェル電位Ｖｎｗｅｌｌ を供給され、このトランジスタのしきい値に対応した電圧値Ｓ１を出力する。制御信号発生回路１２Ａは端子１８より待機／動作の切換えを指示するモード選択信号Ｓ０と、上記の電圧値Ｓ１とを供給され、２値の制御信号Ｃ１，Ｃ２を出力する。スイッチ回路１４Ａは２つのスイッチＳＷ１，ＳＷ２から構成されており、それぞれ制御信号Ｃ１，Ｃ２によってオン／オフ制御されて、それぞれオン時に電源ＶＢ１，ＶＢ２をＰチャネルトランジスタのウェルに接続してウェル電位Ｖｎｗｅｌｌ を所定の値に設定する。
【００１６】
また、しきい値検出回路１０Ｂは内部回路１６のＮチャネルＭＯＳトランジスタのウェル電位Ｖｐｗｅｌｌ を供給され、このトランジスタのしきい値に対応した電圧値Ｓ２を出力する。制御信号発生回路１２Ｂは端子１８より待機／動作の切換えを指示するモード選択信号Ｓ０と、上記の電圧値Ｓ２とを供給され、２値の制御信号Ｃ３，Ｃ４を出力する。スイッチ回路１４Ｂは２つのスイッチＳＷ３，ＳＷ４から構成されており、それぞれ制御信号Ｃ３，Ｃ４によってオン／オフ制御されて、それぞれオン時に電源ＶＢ３，ＶＢ４をＮチャネルトランジスタのウェルに接続してウェル電位Ｖｐｗｅｌｌ を所定の値に設定する。
【００１７】
図３において、しきい値検出回路１０Ａ，１０ＢはＰチャネルＭＯＳトランジスタｍ１，ｍ２，ｍ３，ｍ４，ｍ５，ｍ１３と、ＮチャネルＭＯＳトランジスタｍ６，ｍ１４より構成されている。トランジスタｍ１〜ｍ４は電源ＶＢ３，ＶＢ２間に縦型接続されており、夫々の導通抵抗により上記電源ＶＢ３，ＶＢ２間電圧を分圧して基準電位Ｒ１，Ｒ２を発生する。なお、電源ＶＢ１，ＶＢ２，ＶＢ３，ＶＢ４はＶＢ１＞ＶＢ３＞ＶＢ２＞ＶＢ４の関係にあり、例えばＶＢ１＝２．５Ｖ，ＶＢ２＝０Ｖ、ＶＢ３＝１Ｖ，ＶＢ４＝−１．５Ｖである。
【００１８】
トランジスタｍ５，ｍ６はリーク電流検出を行うもので、常時オンで定抵抗として働くトランジスタｍ６に対してサイズの大きなトランジスタｍ５のゲートに基準電位Ｒ１（例えば０．７５Ｖ）が供給されている。トランジスタｍ５はウェル電位Ｖｎｗｅｌｌ が大なるほどしきい値が大となり、そのドレイン・ソース間電流が減少し、ドレインの電位Ｓ１が低下する。
【００１９】
トランジスタｍ１３，ｍ１４はリーク電流検出を行うもので、常時オンで定抵抗として働くトランジスタｍ１３に対してサイズの大きなトランジスタｍ１４のゲートに基準電位Ｒ２（例えば０．２５Ｖ）が供給されている。トランジスタｍ１４はウェル電位Ｖｐｗｅｌｌ が負側に大なるほどしきい値が大となり、そのドレイン・ソース間電流が減少し、ドレインの電位Ｓ２が上昇する。
【００２０】
制御信号発生回路１２ＡのＰチャネルＭＯＳトランジスタｍ７とＮチャネルＭＯＳトランジスタｍ８はインバータを構成し、トランジスタｍ７の方がサイズが大とされている。また、ＰチャネルＭＯＳトランジスタｍ９とＮチャネルＭＯＳトランジスタｍ１０はインバータを構成し、トランジスタｍ１０の方がサイズが大とされている。これにより、トランジスタｍ７，ｍ８によるインバータのしきい値はトランジスタｍ９，ｍ１０によるインバータのしきい値より高く設定されており、この２つのインバータはトランジスタｍ５のドレイン電位Ｓ１を供給されて１Ｖ又は０Ｖの２値の制御電位Ｓ１１，Ｓ１２夫々を出力する。この制御電位Ｓ１１，Ｓ１２夫々はレベル変換回路ＬＣｐ２０，２１に供給される。
【００２１】
レベル変換回路ＬＣｐ２０，２１は図４に示す回路構成であり、ＰチャネルＭＯＳトランジスタｍ３０，ｍ３４と、ＮチャネルＭＯＳトランジスタｍ３１，ｍ３２，ｍ３５とより構成されている。また、端子１８にはモード選択信号Ｓ０が供給され、端子３０には制御電位Ｓ１１又はＳ１２が供給される。端子３１，３２，３３夫々には電源ＶＢ１，ＶＢ２，ＶＢ４が供給されている。
【００２２】
待機時にはＳ０＝０となり、トランジスタｍ３０がオン、トランジスタｍ３１がオフとなるため、トランジスタｍ３４，ｍ３５が構成するインバータの入力は１となり、トランジスタｍ３５がオンして端子３４より電源ＶＢ２（０Ｖ）が出力される。また、動作時にはＳ０＝１となりトランジスタｍ３０が弱くオン、トランジスタｍ３１がオンとなる。端子３０の制御電位Ｓ１１又はＳ１２が１のときはトランジスタｍ３２がオンしてインバータの入力は０となり、トランジスタｍ３４がオンして端子３４より電源ＶＢ１（２．５Ｖ）が出力される。制御電位Ｓ１１又はＳ１２が０のときはトランジスタｍ３２がオフしてインバータの入力は１となり、トランジスタｍ３５がオンして端子３４より電源ＶＢ２（０Ｖ）が出力される。
【００２３】
図３に示すレベル変換回路ＬＣｐ２０，２１夫々が端子３４より出力する制御信号Ｃ１，Ｃ２は、スイッチ回路１４ＡのスイッチＳＷ１，ＳＷ２夫々に対応するＰチャネルＭＯＳトランジスタｍ１１，ＮチャネルＭＯＳトランジスタｍ１２夫々のゲートに供給される。トランジスタｍ１１は制御信号Ｃ１の電圧がＶＢ１のときオフとなり、ＶＢ２のときオンとなって端子２４より電源ＶＢ１を出力する。トランジスタｍ１２は制御信号Ｃ２の電圧がＶＢ１のときオンとなって端子２４より電源ＶＢ２を出力し、ＶＢ２のときオフとなる。
【００２４】
制御信号発生回路１２ＢのＰチャネルＭＯＳトランジスタｍ１５とＮチャネルＭＯＳトランジスタｍ１６はインバータを構成し、トランジスタｍ１５の方がサイズが大とされている。また、ＰチャネルＭＯＳトランジスタｍ１７とＮチャネルＭＯＳトランジスタｍ１８はインバータを構成し、トランジスタｍ１８の方がサイズが大とされている。これにより、トランジスタｍ１５，ｍ１６によるインバータのしきい値はトランジスタｍ１７，ｍ１８によるインバータのしきい値より高く設定されており、この２つのインバータはトランジスタｍ１３のドレイン電位Ｓ２を供給されて１Ｖ又は０Ｖの２値の制御電位Ｓ１３，Ｓ１４夫々を出力する。この制御電位Ｓ１３，Ｓ１４夫々はレベル変換回路ＬＣｎ２２，２３に供給される。
【００２５】
レベル変換回路ＬＣｎ２２，２３は図５に示す回路構成であり、ＰチャネルＭＯＳトランジスタｍ３６，ｍ３７，ｍ３９と、ＮチャネルＭＯＳトランジスタｍ３８，ｍ４０とより構成されている。また、端子３６にはインバータ４２で反転されたモード選択信号＊Ｓ０が供給され、端子３７には制御電位Ｓ１３又はＳ１４が供給される。端子３８，３９，４０夫々には電源ＶＢ１，ＶＢ３，ＶＢ４が供給されている。
【００２６】
待機時には＊Ｓ０＝１となり、トランジスタｍ３７がオフ、トランジスタｍ３８がオンとなるため、トランジスタｍ３９，ｍ４０が構成するインバータの入力は０（ＶＢ４）となり、トランジスタｍ３９がオンして端子４１より電源ＶＢ３（１Ｖ）が出力される。また、動作時には＊Ｓ０＝０となりトランジスタｍ３７がオン、トランジスタｍ３８が弱くオンする。端子３７の制御電位Ｓ１３又はＳ１４が０のときはトランジスタｍ３６がオンしてインバータの入力は１（ＶＢ３）となり、トランジスタｍ４０がオンして端子４１より電源ＶＢ４（−１．５Ｖ）が出力される。制御電位Ｓ１３又はＳ１４が１のときはトランジスタｍ３６がオフしてインバータの入力は０となり、トランジスタｍ３９がオンして端子４１より電源ＶＢ３（１Ｖ）が出力される。
【００２７】
図３に示すレベル変換回路ＬＣｎ２２，２３夫々が端子４１より出力する制御信号Ｃ３，Ｃ４は、スイッチ回路１４ＢのスイッチＳＷ３，ＳＷ４夫々に対応するＰチャネルＭＯＳトランジスタｍ１９，ＮチャネルＭＯＳトランジスタｍ２０夫々のゲートに供給される。トランジスタｍ１９は制御信号Ｃ３の電圧がＶＢ３のときオフとなり、ＶＢ４のときオンとなって端子２６より電源ＶＢ３を出力する。トランジスタｍ２０は制御信号Ｃ２の電圧がＶＢ３のときオンとなって端子２６より電源ＶＢ４を出力し、ＶＢ４のときオフとなる。
【００２８】
次に、内部回路１６のＰチャネル型トランジスタのしきい値（以下単に「内部回路のしきい値」と呼ぶ）を決めるウェル電位Ｖｎｗｅｌｌ の制御動作について、図６を用いて説明する。
始めに、時刻Ｔ１までの待機時における動作を説明する。待機時、つまり図６（Ａ）に示すモード選択信号Ｓ０＝０の時は、制御電位Ｓ１１，Ｓ１２に関係なく、図６（Ｆ），（Ｇ）に示す制御電圧Ｃ１，Ｃ２は０となる。したがって、トランジスタｍ１１はオン，トランジスタｍ１２はオフとなる。これにより、ウェル電位Ｖｎｗｅｌｌ は図６（Ｈ）に示す如くＶＢ１の電位まで上昇し、内部回路のしきい値は図７の実線Ｉに示す如く高くなる。
【００２９】
次に、時刻Ｔ１以降の、動作時の説明をする。時刻Ｔ１ではモード選択信号Ｓ０＝１となり、制御回路の出力Ｃ１，Ｃ２は、図６（Ｄ），（Ｅ）に示す制御電位Ｓ１１，Ｓ１２に依存するようになる。Ｓ１１，Ｓ１２は次のように決まる。しきい値検出回路１０Ａ，１０Ｂのトランジスタｍ５のウェルは、ウェル電位Ｖｎｗｅｌｌ と同電位であり、内部回路１６のしきい値と同じしきい値を持つ。したがって、時刻Ｔ１で、しきい値は高く、図６（Ｂ）に示す基準電位Ｒ１を供給されているトランジスタｍ５を流れる電流は小さい。トランジスタｍ６は定抵抗と見なされるので、電位Ｓ１は電源ＶＢ２の電位に近い。よって、トランジスタｍ７〜ｍ１０からなる２つのインバータによって、制御電位Ｓ１１，Ｓ１２はともに電源ＶＢ３電位になる。すると、制御電圧Ｃ１，Ｃ２は電源ＶＢ１電位となり、トランジスタｍ１１はオフ，トランジスタｍ１２はオンとなる。したがって、ウェル電位Ｖｎｗｅｌｌ は低下しはじめる。つまり、内部回路１６のしきい値は低くなる。ウェル電位Ｖｎｗｅｌｌ が低下すると、トランジスタｍ５を流れる電流が増加して、電位Ｓ１が上昇する。ここで、内部回路のしきい値が図７に実線ＩＩで示す目標値になったとき、トランジスタｍ９，ｍ１０からなるインバータの出力が反転する。つまり、制御電位Ｓ１２が０電位になるように設定されている。すると、目標値に達した時刻Ｔ２では、制御電位Ｓ１２が０になり、制御電圧Ｃ２も０に変化する。これにより、トランジスタｍ１２はオフとなり、ウェル電位Ｖｎｗｅｌｌ は一定値に保たれる。つまり、内部回路１６のしきい値は目標値で落ちつく。
【００３０】
次に、時刻Ｔ３で、雑音等によりウェル電位Ｖｎｗｅｌｌ が高くなったとする。すると、電位Ｓ１が減少するため、制御電位Ｓ１２がＶＢ３電位となり、制御電圧Ｃ２がＶＢ１電位になり、トランジスタｍ１２がオンとなって、ウェル電位Ｖｎｗｅｌｌ を減少させる。そして、しきい値が目標値に回復すると、再びトランジスタｍ１２がオフとなり、目標値を維持するようになる。
【００３１】
さらに、トランジスタｍ７，ｍ８からなるインバータは、内部回路１６のしきい値が目標値より低い場合に、制御電位Ｓ１１に０電位を出すように設定されている。すると、時刻Ｔ４で、ウェル電位Ｖｎｗｅｌｌ が低くなった時は、制御電位Ｓ１１が０となり、制御電圧Ｃ１が０となることにより、トランジスタｍ１１がオンとなる。したがって、ウェル電位Ｖｎｗｅｌｌ が高くなる。そして、目標値に回復した時、トランジスタｍ１１がオフとなり、目標値を維持するようになる。
【００３２】
上記説明では、ウェル電位Ｖｎｗｅｌｌ を用いた内部回路１６のＰチャネルＭＯＳトランジスタのしきい値の制御についてのみ述べたが、同様にウェル電位Ｖｎｗｅｌｌ によって内部回路１６のＮチャネルＭＯＳトランジスタのしきい値が制御される。また、上記実施例では、制御信号として、Ｃ１，Ｃ２の２種類を用いたが、３種類以上を使用して、３種類以上の電源スイッチを制御することも可能である。
【００３３】
このようにして、プロセスによるしきい値のばらつきや、動作中の雑音等によるしきい値の変動を、自己補正することができ、かつ、動作時と待機時でしきい値を変えることにより、回路の消費電力を削減することができる。
図８はしきい値検出回路１０Ａ，１０Ｂの他の実施例の回路図を示す。同図中、図３と同一部分には同一符号を付し、その説明を省略する。図８において、トランジスタｍ２とソース及びドレインを共通接続されたＰチャネルＭＯＳトランジスタｍｓ２が設けられ、トランジスタｍｓ２のゲートには端子４５より制御信号ＳＰＡが供給されている。また端子４６にはモード選択信号Ｓ０が入来し、ＰチャネルＭＯＳトランジスタｍｐ３のゲート及びＮチャネルＭＯＳトランジスタｍｎ３のゲートに供給される。トランジスタｍｐ３のソースは電源ＶＢ３に接続され、トランジスタｍｎ３のソースはトランジスタｍ３のドレインに接続され、トランジスタｍｐ３，ｍｎ３のドレインは互いに接続されている。上記のトランジスタｍ１〜ｍ４，ｍｓ２，ｍｐ３，ｍｎ３によって基準電位可変回路が構成されている。
【００３４】
この回路はトランジスタｍ１〜ｍ４を４段直列接続した基準電位発生回路のうち一つのトランジスタｍ２について、ゲート電位を外部から変えられるようにしている。ここで、制御信号ＳＰＡがＶＢ２（＝０）と同電位で、モード選択信号Ｓ０がＶＢ３（＝１）と同電位であった場合、トランジスタｍｓ２，ｍｐ３はオフで、トランジスタｍｎ３はオンとなる。したがって、トランジスタｍ３のゲートはＲ２と同電位となり、電位Ｒ１，Ｒ２にはトランジスタｍ１〜ｍ４で分圧された電圧が得られる。この状態からＳ０がＶＢ２（＝０）と同じ電位になったとすると、トランジスタｍｐ３がオンとなり、トランジスタｍｎ３がオフとなるので、トランジスタｍ３のゲートはＶＢ３と同電位となり、トランジスタｍ３はオフとなる。この結果、トランジスタｍ１〜ｍ４の回路には電流が流れなくなる。これは、内部回路が待機状態の時に、本回路の消費電流をも減少させる効果がある。
【００３５】
また、Ｓ０がＶＢ３と同電位でＳＰＡをＶＢ３と同電位にすると、トランジスタｍｓ２がオンとなり、それまであったトランジスタｍ２での電圧降下がなくなるため、Ｒ１の電位は下がり、Ｒ２の電位は上がる。これにより、トランジスタｍ５を流れる電流は大きくなり、Ｓ１の電位は上昇する。図６から分かるように、Ｓ１の電位が上昇すると、ウェル電位Ｖｎｗｅｌｌ も上昇する。したがって、Ｐチャネルトランジスタのしきい値は高くなる。同様にウェル電位Ｖｐｗｅｌｌ が下降するために、Ｎチャネルトランジスタのしきい値も高くなる。これにより、内部回路の動作スピードを下げて、消費電流を小さくすることができる。
【００３６】
更に、しきい値検出回路は図９に示す如く、トランジスタｍ１〜ｍ４の代りに直列接続した抵抗ｒ１〜ｒ５を電源ＶＢ３，ＶＢ２間に接続して基準電位Ｒ１，Ｒ２を得る構成であっても良い。抵抗ｒ２，ｒ３夫々と並列に設けたヒューズｆ１，ｆ２を溶断することにより、分圧比を変化させて基準電位Ｒ１，Ｒ２を設定することができる。
【００３７】
図１０は本発明回路の第２実施例のブロック図を示す。この実施例では内部回路１６を複数のブロック１６１ 〜１６ｎに分割し、ブロック毎に独立してトランジスタのしきい値を制御する。ブロック１６１ のＰチャネルＭＯＳトランジスタのしきい値は、しきい値検出回路１０Ａ１ と制御信号発生回路１２Ａ１ とスイッチ回路１４Ａ１ とによって制御され、同様にブロック１６ｎのしきい値は、しきい値検出回路１０Ａｎと制御信号発生回路１２Ａｎとスイッチ回路１４Ａｎとによって制御される。
【００３８】
しきい値検出回路１０Ａ１ ，１０Ａｎは制御信号ＳＰＡ１〜ＳＰＡｎ及びモード選択信号Ｓ０１〜Ｓ０ｎが供給される図９に示す構成である。なお、図１０ではブロック１６１ 〜１６ｎのＰチャネルＭＯＳトランジスタのしきい値を制御する回路のみを示しているがｎチャネルＭＯＳトランジスタのしきい値を制御する回路についても図２と同様に設けることは勿論である。
【００３９】
このようにブロック毎に独立して動作／待機のモード切り換え、及び動作スピードの切り換えを行うことができるので、きめ細やかな電力制御が可能となる。図１１は本発明回路の第３実施例の回路図を示す。この実施例は、内部回路のｎチャネル型トランジスタが、ウェル構造ではなく、基板の導電型を利用する構造であるときの、システムの回路図を示している。ここでは、スイッチ回路の出力は、一方は内部回路のｎウェルであるが、もう一方は基板となる。図３の場合とは異なり、制御システム内の全てのＮチャネルＭＯＳトランジスタのソースおよびドレイン（ｎ型）は、基板（ｐ型）とｐｎ接合を形成している。このため、ソースおよびドレインの電位よりも、基板電位をｐｎの接合のしきい値（典型的には０．７Ｖ）以上高くすることはできない。例えば、図３の回路をそのまま利用したと仮定すると、動作時にトランジスタｍ２０のソース電位がＶＢ４であるのに対して、基板電位がＶＢ４以上ＶＢ３以下の電位であることになる。待機時のリーク電流を効果的に削減するためには、上記電位の差を０．７Ｖ以上にしなければならない。この場合、先に述べたｐｎ接合の順方向のバイアスが高くなり、スイッチとして動作しなくなる。このため、図１１の回路ではスイッチＳＷ４としてＰチャネルＭＯＳトランジスタｍ５０を用いている。
【００４０】
図１１においては、制御電位Ｓ１１，Ｓ１２はナンド回路５０，５１夫々に供給されてモード選択信号Ｓ０とナンド演算される。ナンド回路５０出力はインバータ５２で反転されてレベル変換回路５３に供給され、ここでレベル変換された信号が制御電圧Ｃ１としてトランジスタｍ１１のゲートに供給される。ナンド回路５１出力はインバータ５４で反転されて制御電圧Ｃ２としてトランジスタｍ１２のゲートに供給される。また、制御電位Ｓ１３，Ｓ１４はインバータ５５，５６夫々で反転されてナンド回路５７，５８に供給され、ここでモード選択信号Ｓ０とナンド演算される。ナンド回路５７出力は制御電圧Ｃ３としてトランジスタｍ１９のゲートに供給される。ナンド回路５８出力はレベル変換回路５９でレベル変換され、反転した制御信号＊Ｃ４としてトランジスタｍ５０のゲートに供給される。
【００４１】
レベル変換回路５３は図１２に示す如くＰチャネルＭＯＳトランジスタｍ３０，ｍ３４，ｍ５１と、ＮチャネルＭＯＳトランジスタｍ３２と、ダイオード６１，６２とより構成されている。ダイオード６１，６２はトランジスタｍ３２のソース・ドレイン間電圧を下げるため設けられている。ＰチャネルＭＯＳトランジスタｍ５１がｎチャネルＭＯＳトランジスタでは動作しなくなるという前述の理由でＰチャネルＭＯＳトランジスタｍ５１が用いられており、トランジスタｍ３０，ｍ５１は負荷として動作する。
【００４２】
ここで、端子３０の入力電圧がＶＢ２のときはトランジスタｍ３２はオフ，トランジスタｍ３４はオフとなり端子３４より電源ＶＢ２の電圧が出力される。入力電圧がＶＢ３のときはトランジスタｍ３２，ｍ３４がオンとなり、端子３４より電源ＶＢ１の電圧が出力される。
【００４３】
レベル変換回路５９はＰチャネルＭＯＳトランジスタｍ３９，ｍ５２より構成されている。トランジスタｍ５２はＮチャネルＭＯＳトランジスタでは動作しなくなるという前述の理由で用いられており、負荷として動作する。ここで端子３７の入力電圧がＶＢ３のときはトランジスタｍ３９がオフとなり端子４１より電源ＶＢ４の電圧が出力される。入力電圧がＶＢ２のときはトランジスタｍ３９がオンとなり端子４１より電源ＶＢ３の電圧が出力される。
【００４４】
なお、図１１のトランジスタｍ１２，ｍ１９夫々の前段にレベル変換回路を設けていないのは、レベル変換回路における消費電流を低減するためであり、トランジスタｍ１２，ｍ１９の駆動能力は多少低下するものの動作には何ら問題ない。この回路の基本動作は図３と同一であるため、その説明を省略する。
【００４５】
【発明の効果】
上述の如く、請求項１に記載の発明は、半導体基板上のウェルに形成された複数のトランジスタを含む内部回路と、
上記トランジスタのしきい値を検出するしきい値検出回路と、
上記しきい値検出回路の出力信号を供給される複数のインバータを有し、上記複数のインバータの入力しきい値を異ならしめてなり、上記しきい値検出回路で検出されたしきい値に応じてスイッチ切換え用の制御信号を発生する制御信号発生回路と、
上記制御信号によってスイッチングして、異なる電圧の複数の電源の上記ウェルへの接続／切断を行うスイッチ回路とを有する。
【００４６】
このように、アナログ信号であるしきい値検出回路の出力を次段の論理回路に必要なディジタル信号に容易に変換でき、検出したしきい値に応じてスイッチ回路を制御しウェルと電源との接続／切断を行うため、ウェル電位を所望の値に制御して所望のしきい値を得ることができ、しきい値のばらつきを補正することができる。
請求項２に記載の発明では、前記制御信号発生回路は、外部より供給されるモード選択信号で待機モードを指示されたとき、前記ウェルに所定の電源を接続させるよう前記スイッチ回路を制御する制御信号を発生する。
【００４７】
このため、待機モードではウェル電位を所定の電源の電位まで上昇させることにより、しきい値を上昇させることができ、待機時のリーク電流を低減できる。
請求項３に記載の発明では、前記しきい値検出回路は、しきい値検出の基準となる基準電圧を可変する基準電圧可変回路を有することを特徴とする。このように、基準電位を可変することによりしきい値を可変してトランジスタの動作スピードを可変することができる。
【００４８】
請求項４に記載の発明では、前記ウェルは、ＰチャネルＭＯＳトランジスタが形成されるウェルである。このため、ＰチャネルＭＯＳトランジスタのしきい値のばらつきを補正できる。
請求項５に記載の発明では、前記ウェルは、ＮチャネルＭＯＳトランジスタが形成されるウェルである。このため、ＮチャネルＭＯＳトランジスタのしきい値のばらつきを補正できる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明回路のブロック図である。
【図３】本発明回路の回路図である。
【図４】レベル変換回路の回路図である。
【図５】レベル変換回路の回路図である。
【図６】本発明の動作説明用の信号波形図である。
【図７】本発明の動作説明用の特性図である。
【図８】しきい値検出回路の回路図である。
【図９】しきい値検出回路の回路図である。
【図１０】本発明回路のブロック図である。
【図１１】本発明回路の回路図である。
【図１２】レベル変換回路の回路図である。
【図１３】レベル変換回路の回路図である。
【符号の説明】
１０，１０Ａ，１０Ｂ しきい値検出回路
１２，１２Ａ，１２Ｂ 制御信号発生回路
１４，１４Ａ，１４Ｂ スイッチ回路
１６ 内部回路
【発明の属する技術分野】
本発明は半導体集積回路に関し、ＭＯＳトランジスタ回路を持つ半導体集積回路に関する。
【０００２】
【従来の技術】
これまでの、ＭＯＳトランジスタ回路は、電源電圧が３．０〜５．０Ｖ程度、しきい値電圧が０．７Ｖ程度のものが用いられてきた。しかしながら、近年における、高速化や低消費電力化の要求を満たすために、これまでの電源電圧・しきい値を変更する必要が生じてきた。例えば、電池から電源を供給される携帯機器用の半導体集積回路は、低消費電力で動作させることが必須であり、そのためには電源の低電圧化が最も効果的である。ところが、同じしきい値電圧を持つトランジスタ回路を、電源電圧を下げて動作させると、スピードが遅くなる。そこで、トランジスタのしきい値も下げる必要が生じてきた。
【０００３】
トランジスタのしきい値は、プロセス時のばらつきによって、目標値からずれてしまうことが多い。例えば、目標値が０．７Ｖであったとしても、実際にできあがった回路のトランジスタのしきい値は、前後０．１Ｖ程度、つまり、０．６〜０．８Ｖ程度にばらついている。ここで、低電源電圧に対応して目標しきい値も０．１Ｖに下げたと仮定する。同じプロセスを用いると、できあがり回路のトランジスタのしきい値のばらつきは、前後０．１Ｖ程度であるので、０．０〜０．２Ｖになる。
【０００４】
トランジスタのしきい値が０．０Ｖの時は、リーク電流が大きく、回路全体の消費電力が大きくなってしまう。一方、トランジスタのしきい値が、０．２Ｖの時は、トランジスタ導通時の電流が小さくなるため、回路の動作スピードが遅くなる。しきい値の目標値が０．７Ｖの時は、前後０．１Ｖ程度変化しても無視できたことが、目標値を０．１Ｖにすると大きな問題となる。
【０００５】
上記のようなプロセスによるしきい値のばらつきを補正する手段として、回路のウェル電位を検出して、ウェルに接続されたチャージポンプ回路を制御する方法（例えば、日経マイクロデバイス，“寄生効果を徹底的に対策して高性能化のトレンドを堅持”１９９５年７月）がある。
【０００６】
一方、しきい値電圧が目標値どおりに設定されたとしても、低消費電力化をさらに進めるためには、回路が動作しない時（待機時）だけリーク電流を減少させる必要が生じている。このように、待機時にリーク電流を減少させる手段として、回路のウェル電位と２種類の外部電源との間にスイッチを設けて切り換る方法（例えば、日経マイクロデバイス，“寄生効果を徹底的に対策して高性能化のトレンドを堅持”１９９５年７月）がある。
【０００７】
【発明が解決しようとする課題】
上記の２つの方法は、しきい値のばらつき補正と待機時リーク電流の低減の、それぞれに対して有効であるが、トランジスタのウェル電位を異なる手段で制御しているため、同時に施すことができない。
【０００８】
待機時リーク電流を減少させる手段として、しきい値が異なるトランジスタを同一回路に設けて、待機時に高いしきい値のトランジスタで電源から切り離す方法がある。しかし、前述のしきい値のばらつき補正回路と組み合わせると、回路規模が大きくなってしまうことに加えて、プロセス工程を増加しなければならないという問題点があった。
【０００９】
本発明は上記の点に鑑みなされたもので、しきい値のばらつきを補正すると共に、待機時のリーク電流の低減を行う半導体集積回路に関する。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、図１に示す如く、半導体基板上のウェルに形成された複数のトランジスタを含む内部回路１６と、
上記トランジスタのしきい値を検出するしきい値検出回路１０と、
上記しきい値検出回路の出力信号を供給される複数のインバータを有し、上記複数のインバータの入力しきい値を異ならしめてなり、上記しきい値検出回路で検出されたしきい値に応じてスイッチ切換え用の制御信号を発生する制御信号発生回路１２と、
上記制御信号によってスイッチングして、異なる電圧の複数の電源の上記ウェルへの接続／切断を行うスイッチ回路１４とを有する。
【００１１】
このように、アナログ信号であるしきい値検出回路の出力を次段の論理回路に必要なディジタル信号に容易に変換でき、検出したしきい値に応じてスイッチ回路を制御しウェルと電源との接続／切断を行うため、ウェル電位を所望の値に制御して所望のしきい値を得ることができ、しきい値のばらつきを補正することができる。
請求項２に記載の発明では、前記制御信号発生回路は、外部より供給されるモード選択信号で待機モードを指示されたとき、前記ウェルに所定の電源を接続させるよう前記スイッチ回路を制御する制御信号を発生する。
【００１２】
このため、待機モードではウェル電位を所定の電源の電位まで上昇させることにより、しきい値を上昇させることができ、待機時のリーク電流を低減できる。
請求項３に記載の発明では、前記しきい値検出回路は、しきい値検出の基準となる基準電圧を可変する基準電圧可変回路を有することを特徴とする。
【００１３】
このように、基準電位を可変することによりしきい値を可変してトランジスタの動作スピードを可変することができる。
請求項４に記載の発明では、前記ウェルは、ＰチャネルＭＯＳトランジスタが形成されるウェルである。このため、ＰチャネルＭＯＳトランジスタのしきい値のばらつきを補正できる。
【００１４】
請求項５に記載の発明では、前記ウェルは、ＮチャネルＭＯＳトランジスタが形成されるウェルである。このため、ＮチャネルＭＯＳトランジスタのしきい値のばらつきを補正できる。
【００１５】
【発明の実施の形態】
図２，図３夫々は本発明回路の第１実施例のブロック図，回路図を示す。図２において、しきい値検出回路１０Ａは内部回路１６のＰチャネルＭＯＳトランジスタのウェル電位Ｖｎｗｅｌｌ を供給され、このトランジスタのしきい値に対応した電圧値Ｓ１を出力する。制御信号発生回路１２Ａは端子１８より待機／動作の切換えを指示するモード選択信号Ｓ０と、上記の電圧値Ｓ１とを供給され、２値の制御信号Ｃ１，Ｃ２を出力する。スイッチ回路１４Ａは２つのスイッチＳＷ１，ＳＷ２から構成されており、それぞれ制御信号Ｃ１，Ｃ２によってオン／オフ制御されて、それぞれオン時に電源ＶＢ１，ＶＢ２をＰチャネルトランジスタのウェルに接続してウェル電位Ｖｎｗｅｌｌ を所定の値に設定する。
【００１６】
また、しきい値検出回路１０Ｂは内部回路１６のＮチャネルＭＯＳトランジスタのウェル電位Ｖｐｗｅｌｌ を供給され、このトランジスタのしきい値に対応した電圧値Ｓ２を出力する。制御信号発生回路１２Ｂは端子１８より待機／動作の切換えを指示するモード選択信号Ｓ０と、上記の電圧値Ｓ２とを供給され、２値の制御信号Ｃ３，Ｃ４を出力する。スイッチ回路１４Ｂは２つのスイッチＳＷ３，ＳＷ４から構成されており、それぞれ制御信号Ｃ３，Ｃ４によってオン／オフ制御されて、それぞれオン時に電源ＶＢ３，ＶＢ４をＮチャネルトランジスタのウェルに接続してウェル電位Ｖｐｗｅｌｌ を所定の値に設定する。
【００１７】
図３において、しきい値検出回路１０Ａ，１０ＢはＰチャネルＭＯＳトランジスタｍ１，ｍ２，ｍ３，ｍ４，ｍ５，ｍ１３と、ＮチャネルＭＯＳトランジスタｍ６，ｍ１４より構成されている。トランジスタｍ１〜ｍ４は電源ＶＢ３，ＶＢ２間に縦型接続されており、夫々の導通抵抗により上記電源ＶＢ３，ＶＢ２間電圧を分圧して基準電位Ｒ１，Ｒ２を発生する。なお、電源ＶＢ１，ＶＢ２，ＶＢ３，ＶＢ４はＶＢ１＞ＶＢ３＞ＶＢ２＞ＶＢ４の関係にあり、例えばＶＢ１＝２．５Ｖ，ＶＢ２＝０Ｖ、ＶＢ３＝１Ｖ，ＶＢ４＝−１．５Ｖである。
【００１８】
トランジスタｍ５，ｍ６はリーク電流検出を行うもので、常時オンで定抵抗として働くトランジスタｍ６に対してサイズの大きなトランジスタｍ５のゲートに基準電位Ｒ１（例えば０．７５Ｖ）が供給されている。トランジスタｍ５はウェル電位Ｖｎｗｅｌｌ が大なるほどしきい値が大となり、そのドレイン・ソース間電流が減少し、ドレインの電位Ｓ１が低下する。
【００１９】
トランジスタｍ１３，ｍ１４はリーク電流検出を行うもので、常時オンで定抵抗として働くトランジスタｍ１３に対してサイズの大きなトランジスタｍ１４のゲートに基準電位Ｒ２（例えば０．２５Ｖ）が供給されている。トランジスタｍ１４はウェル電位Ｖｐｗｅｌｌ が負側に大なるほどしきい値が大となり、そのドレイン・ソース間電流が減少し、ドレインの電位Ｓ２が上昇する。
【００２０】
制御信号発生回路１２ＡのＰチャネルＭＯＳトランジスタｍ７とＮチャネルＭＯＳトランジスタｍ８はインバータを構成し、トランジスタｍ７の方がサイズが大とされている。また、ＰチャネルＭＯＳトランジスタｍ９とＮチャネルＭＯＳトランジスタｍ１０はインバータを構成し、トランジスタｍ１０の方がサイズが大とされている。これにより、トランジスタｍ７，ｍ８によるインバータのしきい値はトランジスタｍ９，ｍ１０によるインバータのしきい値より高く設定されており、この２つのインバータはトランジスタｍ５のドレイン電位Ｓ１を供給されて１Ｖ又は０Ｖの２値の制御電位Ｓ１１，Ｓ１２夫々を出力する。この制御電位Ｓ１１，Ｓ１２夫々はレベル変換回路ＬＣｐ２０，２１に供給される。
【００２１】
レベル変換回路ＬＣｐ２０，２１は図４に示す回路構成であり、ＰチャネルＭＯＳトランジスタｍ３０，ｍ３４と、ＮチャネルＭＯＳトランジスタｍ３１，ｍ３２，ｍ３５とより構成されている。また、端子１８にはモード選択信号Ｓ０が供給され、端子３０には制御電位Ｓ１１又はＳ１２が供給される。端子３１，３２，３３夫々には電源ＶＢ１，ＶＢ２，ＶＢ４が供給されている。
【００２２】
待機時にはＳ０＝０となり、トランジスタｍ３０がオン、トランジスタｍ３１がオフとなるため、トランジスタｍ３４，ｍ３５が構成するインバータの入力は１となり、トランジスタｍ３５がオンして端子３４より電源ＶＢ２（０Ｖ）が出力される。また、動作時にはＳ０＝１となりトランジスタｍ３０が弱くオン、トランジスタｍ３１がオンとなる。端子３０の制御電位Ｓ１１又はＳ１２が１のときはトランジスタｍ３２がオンしてインバータの入力は０となり、トランジスタｍ３４がオンして端子３４より電源ＶＢ１（２．５Ｖ）が出力される。制御電位Ｓ１１又はＳ１２が０のときはトランジスタｍ３２がオフしてインバータの入力は１となり、トランジスタｍ３５がオンして端子３４より電源ＶＢ２（０Ｖ）が出力される。
【００２３】
図３に示すレベル変換回路ＬＣｐ２０，２１夫々が端子３４より出力する制御信号Ｃ１，Ｃ２は、スイッチ回路１４ＡのスイッチＳＷ１，ＳＷ２夫々に対応するＰチャネルＭＯＳトランジスタｍ１１，ＮチャネルＭＯＳトランジスタｍ１２夫々のゲートに供給される。トランジスタｍ１１は制御信号Ｃ１の電圧がＶＢ１のときオフとなり、ＶＢ２のときオンとなって端子２４より電源ＶＢ１を出力する。トランジスタｍ１２は制御信号Ｃ２の電圧がＶＢ１のときオンとなって端子２４より電源ＶＢ２を出力し、ＶＢ２のときオフとなる。
【００２４】
制御信号発生回路１２ＢのＰチャネルＭＯＳトランジスタｍ１５とＮチャネルＭＯＳトランジスタｍ１６はインバータを構成し、トランジスタｍ１５の方がサイズが大とされている。また、ＰチャネルＭＯＳトランジスタｍ１７とＮチャネルＭＯＳトランジスタｍ１８はインバータを構成し、トランジスタｍ１８の方がサイズが大とされている。これにより、トランジスタｍ１５，ｍ１６によるインバータのしきい値はトランジスタｍ１７，ｍ１８によるインバータのしきい値より高く設定されており、この２つのインバータはトランジスタｍ１３のドレイン電位Ｓ２を供給されて１Ｖ又は０Ｖの２値の制御電位Ｓ１３，Ｓ１４夫々を出力する。この制御電位Ｓ１３，Ｓ１４夫々はレベル変換回路ＬＣｎ２２，２３に供給される。
【００２５】
レベル変換回路ＬＣｎ２２，２３は図５に示す回路構成であり、ＰチャネルＭＯＳトランジスタｍ３６，ｍ３７，ｍ３９と、ＮチャネルＭＯＳトランジスタｍ３８，ｍ４０とより構成されている。また、端子３６にはインバータ４２で反転されたモード選択信号＊Ｓ０が供給され、端子３７には制御電位Ｓ１３又はＳ１４が供給される。端子３８，３９，４０夫々には電源ＶＢ１，ＶＢ３，ＶＢ４が供給されている。
【００２６】
待機時には＊Ｓ０＝１となり、トランジスタｍ３７がオフ、トランジスタｍ３８がオンとなるため、トランジスタｍ３９，ｍ４０が構成するインバータの入力は０（ＶＢ４）となり、トランジスタｍ３９がオンして端子４１より電源ＶＢ３（１Ｖ）が出力される。また、動作時には＊Ｓ０＝０となりトランジスタｍ３７がオン、トランジスタｍ３８が弱くオンする。端子３７の制御電位Ｓ１３又はＳ１４が０のときはトランジスタｍ３６がオンしてインバータの入力は１（ＶＢ３）となり、トランジスタｍ４０がオンして端子４１より電源ＶＢ４（−１．５Ｖ）が出力される。制御電位Ｓ１３又はＳ１４が１のときはトランジスタｍ３６がオフしてインバータの入力は０となり、トランジスタｍ３９がオンして端子４１より電源ＶＢ３（１Ｖ）が出力される。
【００２７】
図３に示すレベル変換回路ＬＣｎ２２，２３夫々が端子４１より出力する制御信号Ｃ３，Ｃ４は、スイッチ回路１４ＢのスイッチＳＷ３，ＳＷ４夫々に対応するＰチャネルＭＯＳトランジスタｍ１９，ＮチャネルＭＯＳトランジスタｍ２０夫々のゲートに供給される。トランジスタｍ１９は制御信号Ｃ３の電圧がＶＢ３のときオフとなり、ＶＢ４のときオンとなって端子２６より電源ＶＢ３を出力する。トランジスタｍ２０は制御信号Ｃ２の電圧がＶＢ３のときオンとなって端子２６より電源ＶＢ４を出力し、ＶＢ４のときオフとなる。
【００２８】
次に、内部回路１６のＰチャネル型トランジスタのしきい値（以下単に「内部回路のしきい値」と呼ぶ）を決めるウェル電位Ｖｎｗｅｌｌ の制御動作について、図６を用いて説明する。
始めに、時刻Ｔ１までの待機時における動作を説明する。待機時、つまり図６（Ａ）に示すモード選択信号Ｓ０＝０の時は、制御電位Ｓ１１，Ｓ１２に関係なく、図６（Ｆ），（Ｇ）に示す制御電圧Ｃ１，Ｃ２は０となる。したがって、トランジスタｍ１１はオン，トランジスタｍ１２はオフとなる。これにより、ウェル電位Ｖｎｗｅｌｌ は図６（Ｈ）に示す如くＶＢ１の電位まで上昇し、内部回路のしきい値は図７の実線Ｉに示す如く高くなる。
【００２９】
次に、時刻Ｔ１以降の、動作時の説明をする。時刻Ｔ１ではモード選択信号Ｓ０＝１となり、制御回路の出力Ｃ１，Ｃ２は、図６（Ｄ），（Ｅ）に示す制御電位Ｓ１１，Ｓ１２に依存するようになる。Ｓ１１，Ｓ１２は次のように決まる。しきい値検出回路１０Ａ，１０Ｂのトランジスタｍ５のウェルは、ウェル電位Ｖｎｗｅｌｌ と同電位であり、内部回路１６のしきい値と同じしきい値を持つ。したがって、時刻Ｔ１で、しきい値は高く、図６（Ｂ）に示す基準電位Ｒ１を供給されているトランジスタｍ５を流れる電流は小さい。トランジスタｍ６は定抵抗と見なされるので、電位Ｓ１は電源ＶＢ２の電位に近い。よって、トランジスタｍ７〜ｍ１０からなる２つのインバータによって、制御電位Ｓ１１，Ｓ１２はともに電源ＶＢ３電位になる。すると、制御電圧Ｃ１，Ｃ２は電源ＶＢ１電位となり、トランジスタｍ１１はオフ，トランジスタｍ１２はオンとなる。したがって、ウェル電位Ｖｎｗｅｌｌ は低下しはじめる。つまり、内部回路１６のしきい値は低くなる。ウェル電位Ｖｎｗｅｌｌ が低下すると、トランジスタｍ５を流れる電流が増加して、電位Ｓ１が上昇する。ここで、内部回路のしきい値が図７に実線ＩＩで示す目標値になったとき、トランジスタｍ９，ｍ１０からなるインバータの出力が反転する。つまり、制御電位Ｓ１２が０電位になるように設定されている。すると、目標値に達した時刻Ｔ２では、制御電位Ｓ１２が０になり、制御電圧Ｃ２も０に変化する。これにより、トランジスタｍ１２はオフとなり、ウェル電位Ｖｎｗｅｌｌ は一定値に保たれる。つまり、内部回路１６のしきい値は目標値で落ちつく。
【００３０】
次に、時刻Ｔ３で、雑音等によりウェル電位Ｖｎｗｅｌｌ が高くなったとする。すると、電位Ｓ１が減少するため、制御電位Ｓ１２がＶＢ３電位となり、制御電圧Ｃ２がＶＢ１電位になり、トランジスタｍ１２がオンとなって、ウェル電位Ｖｎｗｅｌｌ を減少させる。そして、しきい値が目標値に回復すると、再びトランジスタｍ１２がオフとなり、目標値を維持するようになる。
【００３１】
さらに、トランジスタｍ７，ｍ８からなるインバータは、内部回路１６のしきい値が目標値より低い場合に、制御電位Ｓ１１に０電位を出すように設定されている。すると、時刻Ｔ４で、ウェル電位Ｖｎｗｅｌｌ が低くなった時は、制御電位Ｓ１１が０となり、制御電圧Ｃ１が０となることにより、トランジスタｍ１１がオンとなる。したがって、ウェル電位Ｖｎｗｅｌｌ が高くなる。そして、目標値に回復した時、トランジスタｍ１１がオフとなり、目標値を維持するようになる。
【００３２】
上記説明では、ウェル電位Ｖｎｗｅｌｌ を用いた内部回路１６のＰチャネルＭＯＳトランジスタのしきい値の制御についてのみ述べたが、同様にウェル電位Ｖｎｗｅｌｌ によって内部回路１６のＮチャネルＭＯＳトランジスタのしきい値が制御される。また、上記実施例では、制御信号として、Ｃ１，Ｃ２の２種類を用いたが、３種類以上を使用して、３種類以上の電源スイッチを制御することも可能である。
【００３３】
このようにして、プロセスによるしきい値のばらつきや、動作中の雑音等によるしきい値の変動を、自己補正することができ、かつ、動作時と待機時でしきい値を変えることにより、回路の消費電力を削減することができる。
図８はしきい値検出回路１０Ａ，１０Ｂの他の実施例の回路図を示す。同図中、図３と同一部分には同一符号を付し、その説明を省略する。図８において、トランジスタｍ２とソース及びドレインを共通接続されたＰチャネルＭＯＳトランジスタｍｓ２が設けられ、トランジスタｍｓ２のゲートには端子４５より制御信号ＳＰＡが供給されている。また端子４６にはモード選択信号Ｓ０が入来し、ＰチャネルＭＯＳトランジスタｍｐ３のゲート及びＮチャネルＭＯＳトランジスタｍｎ３のゲートに供給される。トランジスタｍｐ３のソースは電源ＶＢ３に接続され、トランジスタｍｎ３のソースはトランジスタｍ３のドレインに接続され、トランジスタｍｐ３，ｍｎ３のドレインは互いに接続されている。上記のトランジスタｍ１〜ｍ４，ｍｓ２，ｍｐ３，ｍｎ３によって基準電位可変回路が構成されている。
【００３４】
この回路はトランジスタｍ１〜ｍ４を４段直列接続した基準電位発生回路のうち一つのトランジスタｍ２について、ゲート電位を外部から変えられるようにしている。ここで、制御信号ＳＰＡがＶＢ２（＝０）と同電位で、モード選択信号Ｓ０がＶＢ３（＝１）と同電位であった場合、トランジスタｍｓ２，ｍｐ３はオフで、トランジスタｍｎ３はオンとなる。したがって、トランジスタｍ３のゲートはＲ２と同電位となり、電位Ｒ１，Ｒ２にはトランジスタｍ１〜ｍ４で分圧された電圧が得られる。この状態からＳ０がＶＢ２（＝０）と同じ電位になったとすると、トランジスタｍｐ３がオンとなり、トランジスタｍｎ３がオフとなるので、トランジスタｍ３のゲートはＶＢ３と同電位となり、トランジスタｍ３はオフとなる。この結果、トランジスタｍ１〜ｍ４の回路には電流が流れなくなる。これは、内部回路が待機状態の時に、本回路の消費電流をも減少させる効果がある。
【００３５】
また、Ｓ０がＶＢ３と同電位でＳＰＡをＶＢ３と同電位にすると、トランジスタｍｓ２がオンとなり、それまであったトランジスタｍ２での電圧降下がなくなるため、Ｒ１の電位は下がり、Ｒ２の電位は上がる。これにより、トランジスタｍ５を流れる電流は大きくなり、Ｓ１の電位は上昇する。図６から分かるように、Ｓ１の電位が上昇すると、ウェル電位Ｖｎｗｅｌｌ も上昇する。したがって、Ｐチャネルトランジスタのしきい値は高くなる。同様にウェル電位Ｖｐｗｅｌｌ が下降するために、Ｎチャネルトランジスタのしきい値も高くなる。これにより、内部回路の動作スピードを下げて、消費電流を小さくすることができる。
【００３６】
更に、しきい値検出回路は図９に示す如く、トランジスタｍ１〜ｍ４の代りに直列接続した抵抗ｒ１〜ｒ５を電源ＶＢ３，ＶＢ２間に接続して基準電位Ｒ１，Ｒ２を得る構成であっても良い。抵抗ｒ２，ｒ３夫々と並列に設けたヒューズｆ１，ｆ２を溶断することにより、分圧比を変化させて基準電位Ｒ１，Ｒ２を設定することができる。
【００３７】
図１０は本発明回路の第２実施例のブロック図を示す。この実施例では内部回路１６を複数のブロック１６１ 〜１６ｎに分割し、ブロック毎に独立してトランジスタのしきい値を制御する。ブロック１６１ のＰチャネルＭＯＳトランジスタのしきい値は、しきい値検出回路１０Ａ１ と制御信号発生回路１２Ａ１ とスイッチ回路１４Ａ１ とによって制御され、同様にブロック１６ｎのしきい値は、しきい値検出回路１０Ａｎと制御信号発生回路１２Ａｎとスイッチ回路１４Ａｎとによって制御される。
【００３８】
しきい値検出回路１０Ａ１ ，１０Ａｎは制御信号ＳＰＡ１〜ＳＰＡｎ及びモード選択信号Ｓ０１〜Ｓ０ｎが供給される図９に示す構成である。なお、図１０ではブロック１６１ 〜１６ｎのＰチャネルＭＯＳトランジスタのしきい値を制御する回路のみを示しているがｎチャネルＭＯＳトランジスタのしきい値を制御する回路についても図２と同様に設けることは勿論である。
【００３９】
このようにブロック毎に独立して動作／待機のモード切り換え、及び動作スピードの切り換えを行うことができるので、きめ細やかな電力制御が可能となる。図１１は本発明回路の第３実施例の回路図を示す。この実施例は、内部回路のｎチャネル型トランジスタが、ウェル構造ではなく、基板の導電型を利用する構造であるときの、システムの回路図を示している。ここでは、スイッチ回路の出力は、一方は内部回路のｎウェルであるが、もう一方は基板となる。図３の場合とは異なり、制御システム内の全てのＮチャネルＭＯＳトランジスタのソースおよびドレイン（ｎ型）は、基板（ｐ型）とｐｎ接合を形成している。このため、ソースおよびドレインの電位よりも、基板電位をｐｎの接合のしきい値（典型的には０．７Ｖ）以上高くすることはできない。例えば、図３の回路をそのまま利用したと仮定すると、動作時にトランジスタｍ２０のソース電位がＶＢ４であるのに対して、基板電位がＶＢ４以上ＶＢ３以下の電位であることになる。待機時のリーク電流を効果的に削減するためには、上記電位の差を０．７Ｖ以上にしなければならない。この場合、先に述べたｐｎ接合の順方向のバイアスが高くなり、スイッチとして動作しなくなる。このため、図１１の回路ではスイッチＳＷ４としてＰチャネルＭＯＳトランジスタｍ５０を用いている。
【００４０】
図１１においては、制御電位Ｓ１１，Ｓ１２はナンド回路５０，５１夫々に供給されてモード選択信号Ｓ０とナンド演算される。ナンド回路５０出力はインバータ５２で反転されてレベル変換回路５３に供給され、ここでレベル変換された信号が制御電圧Ｃ１としてトランジスタｍ１１のゲートに供給される。ナンド回路５１出力はインバータ５４で反転されて制御電圧Ｃ２としてトランジスタｍ１２のゲートに供給される。また、制御電位Ｓ１３，Ｓ１４はインバータ５５，５６夫々で反転されてナンド回路５７，５８に供給され、ここでモード選択信号Ｓ０とナンド演算される。ナンド回路５７出力は制御電圧Ｃ３としてトランジスタｍ１９のゲートに供給される。ナンド回路５８出力はレベル変換回路５９でレベル変換され、反転した制御信号＊Ｃ４としてトランジスタｍ５０のゲートに供給される。
【００４１】
レベル変換回路５３は図１２に示す如くＰチャネルＭＯＳトランジスタｍ３０，ｍ３４，ｍ５１と、ＮチャネルＭＯＳトランジスタｍ３２と、ダイオード６１，６２とより構成されている。ダイオード６１，６２はトランジスタｍ３２のソース・ドレイン間電圧を下げるため設けられている。ＰチャネルＭＯＳトランジスタｍ５１がｎチャネルＭＯＳトランジスタでは動作しなくなるという前述の理由でＰチャネルＭＯＳトランジスタｍ５１が用いられており、トランジスタｍ３０，ｍ５１は負荷として動作する。
【００４２】
ここで、端子３０の入力電圧がＶＢ２のときはトランジスタｍ３２はオフ，トランジスタｍ３４はオフとなり端子３４より電源ＶＢ２の電圧が出力される。入力電圧がＶＢ３のときはトランジスタｍ３２，ｍ３４がオンとなり、端子３４より電源ＶＢ１の電圧が出力される。
【００４３】
レベル変換回路５９はＰチャネルＭＯＳトランジスタｍ３９，ｍ５２より構成されている。トランジスタｍ５２はＮチャネルＭＯＳトランジスタでは動作しなくなるという前述の理由で用いられており、負荷として動作する。ここで端子３７の入力電圧がＶＢ３のときはトランジスタｍ３９がオフとなり端子４１より電源ＶＢ４の電圧が出力される。入力電圧がＶＢ２のときはトランジスタｍ３９がオンとなり端子４１より電源ＶＢ３の電圧が出力される。
【００４４】
なお、図１１のトランジスタｍ１２，ｍ１９夫々の前段にレベル変換回路を設けていないのは、レベル変換回路における消費電流を低減するためであり、トランジスタｍ１２，ｍ１９の駆動能力は多少低下するものの動作には何ら問題ない。この回路の基本動作は図３と同一であるため、その説明を省略する。
【００４５】
【発明の効果】
上述の如く、請求項１に記載の発明は、半導体基板上のウェルに形成された複数のトランジスタを含む内部回路と、
上記トランジスタのしきい値を検出するしきい値検出回路と、
上記しきい値検出回路の出力信号を供給される複数のインバータを有し、上記複数のインバータの入力しきい値を異ならしめてなり、上記しきい値検出回路で検出されたしきい値に応じてスイッチ切換え用の制御信号を発生する制御信号発生回路と、
上記制御信号によってスイッチングして、異なる電圧の複数の電源の上記ウェルへの接続／切断を行うスイッチ回路とを有する。
【００４６】
このように、アナログ信号であるしきい値検出回路の出力を次段の論理回路に必要なディジタル信号に容易に変換でき、検出したしきい値に応じてスイッチ回路を制御しウェルと電源との接続／切断を行うため、ウェル電位を所望の値に制御して所望のしきい値を得ることができ、しきい値のばらつきを補正することができる。
請求項２に記載の発明では、前記制御信号発生回路は、外部より供給されるモード選択信号で待機モードを指示されたとき、前記ウェルに所定の電源を接続させるよう前記スイッチ回路を制御する制御信号を発生する。
【００４７】
このため、待機モードではウェル電位を所定の電源の電位まで上昇させることにより、しきい値を上昇させることができ、待機時のリーク電流を低減できる。
請求項３に記載の発明では、前記しきい値検出回路は、しきい値検出の基準となる基準電圧を可変する基準電圧可変回路を有することを特徴とする。このように、基準電位を可変することによりしきい値を可変してトランジスタの動作スピードを可変することができる。
【００４８】
請求項４に記載の発明では、前記ウェルは、ＰチャネルＭＯＳトランジスタが形成されるウェルである。このため、ＰチャネルＭＯＳトランジスタのしきい値のばらつきを補正できる。
請求項５に記載の発明では、前記ウェルは、ＮチャネルＭＯＳトランジスタが形成されるウェルである。このため、ＮチャネルＭＯＳトランジスタのしきい値のばらつきを補正できる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明回路のブロック図である。
【図３】本発明回路の回路図である。
【図４】レベル変換回路の回路図である。
【図５】レベル変換回路の回路図である。
【図６】本発明の動作説明用の信号波形図である。
【図７】本発明の動作説明用の特性図である。
【図８】しきい値検出回路の回路図である。
【図９】しきい値検出回路の回路図である。
【図１０】本発明回路のブロック図である。
【図１１】本発明回路の回路図である。
【図１２】レベル変換回路の回路図である。
【図１３】レベル変換回路の回路図である。
【符号の説明】
１０，１０Ａ，１０Ｂ しきい値検出回路
１２，１２Ａ，１２Ｂ 制御信号発生回路
１４，１４Ａ，１４Ｂ スイッチ回路
１６ 内部回路
Claims (5)
- 半導体基板上のウェルに形成された複数のトランジスタを含む内部回路と、
上記トランジスタのしきい値を検出するしきい値検出回路と、
上記しきい値検出回路の出力信号を供給される複数のインバータを有し、上記複数のインバータの入力しきい値を異ならしめてなり、上記しきい値検出回路で検出されたしきい値に応じてスイッチ切換え用の制御信号を発生する制御信号発生回路と、
上記制御信号によってスイッチングして、異なる電圧の複数の電源の上記ウェルへの接続／切断を行うスイッチ回路とを有することを特徴とする半導体集積回路。 - 前記制御信号発生回路は、外部より供給されるモード選択信号で待機モードを指示されたとき、前記ウェルに所定の電源を接続させるよう前記スイッチ回路を制御する制御信号を発生することを特徴とする請求項１記載の半導体集積回路。
- 前記しきい値検出回路は、しきい値検出の基準となる基準電圧を可変する基準電圧可変回路を有することを特徴とする請求項１又は２記載の半導体集積回路。
- 前記ウェルは、ＰチャネルＭＯＳトランジスタが形成されるウェルであることを特徴とする請求項１記載の半導体集積回路。
- 前記ウェルは、ＮチャネルＭＯＳトランジスタが形成されるウェルであることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34187395A JP3614546B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路 |
| US08/692,595 US5874851A (en) | 1995-12-27 | 1996-08-06 | Semiconductor integrated circuit having controllable threshold level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34187395A JP3614546B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186565A JPH09186565A (ja) | 1997-07-15 |
| JP3614546B2 true JP3614546B2 (ja) | 2005-01-26 |
Family
ID=18349414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34187395A Expired - Fee Related JP3614546B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5874851A (ja) |
| JP (1) | JP3614546B2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3403006B2 (ja) * | 1997-06-24 | 2003-05-06 | 株式会社東芝 | 半導体集積回路装置 |
| US6091283A (en) * | 1998-02-24 | 2000-07-18 | Sun Microsystems, Inc. | Sub-threshold leakage tuning circuit |
| US6016072A (en) * | 1998-03-23 | 2000-01-18 | Vanguard International Semiconductor Corporation | Regulator system for an on-chip supply voltage generator |
| JP3341681B2 (ja) * | 1998-06-12 | 2002-11-05 | 日本電気株式会社 | 半導体集積論理回路 |
| JP2000207884A (ja) | 1999-01-11 | 2000-07-28 | Hitachi Ltd | 半導体集積回路装置 |
| JP4392894B2 (ja) * | 1999-03-12 | 2010-01-06 | Ｏｋｉセミコンダクタ株式会社 | 半導体記憶装置 |
| JP4439031B2 (ja) * | 1999-04-15 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| DE19950543C1 (de) * | 1999-10-20 | 2000-11-23 | Infineon Technologies Ag | Integrierte Schaltung mit Regelung der Einsatzspannungen ihrer Transistoren |
| JP2001156619A (ja) * | 1999-11-25 | 2001-06-08 | Texas Instr Japan Ltd | 半導体回路 |
| JP2001339045A (ja) * | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体集積回路装置 |
| US6252806B1 (en) * | 2000-05-26 | 2001-06-26 | International Business Machines Corporation | Multi-generator, partial array Vt tracking system to improve array retention time |
| US6373281B1 (en) * | 2001-01-22 | 2002-04-16 | International Business Machines Corporation | Tri-state dynamic body charge modulation for sensing devices in SOI RAM applications |
| US6967522B2 (en) * | 2001-04-17 | 2005-11-22 | Massachusetts Institute Of Technology | Adaptive power supply and substrate control for ultra low power digital processors using triple well control |
| US6605981B2 (en) * | 2001-04-26 | 2003-08-12 | International Business Machines Corporation | Apparatus for biasing ultra-low voltage logic circuits |
| JP4090231B2 (ja) * | 2001-11-01 | 2008-05-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US7307317B2 (en) * | 2003-04-04 | 2007-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, CPU, image processing circuit and electronic device, and driving method of semiconductor device |
| US7392099B2 (en) * | 2003-12-12 | 2008-06-24 | Hewlett-Packard Development Company, L.P. | System and method for power management when an operating voltage is between two thresholds |
| JP4337709B2 (ja) | 2004-11-01 | 2009-09-30 | 日本電気株式会社 | 半導体集積回路装置 |
| EP1662660A3 (en) * | 2004-11-29 | 2007-12-12 | STMicroelectronics Pvt. Ltd | Method and apparatus for providing compensation against temperature, process and supply voltage variation |
| US7535282B2 (en) * | 2005-06-07 | 2009-05-19 | Micron Technology, Inc. | Dynamic well bias controlled by Vt detector |
| KR100700331B1 (ko) * | 2005-08-17 | 2007-03-29 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 전류 제어 장치 |
| JP5184760B2 (ja) * | 2006-06-05 | 2013-04-17 | ラピスセミコンダクタ株式会社 | 電流駆動回路 |
| JP4328791B2 (ja) | 2006-09-20 | 2009-09-09 | エルピーダメモリ株式会社 | 被測定素子の特性測定方法及び半導体装置の特性管理システム |
| US7888771B1 (en) | 2007-05-02 | 2011-02-15 | Xilinx, Inc. | E-fuse with scalable filament link |
| KR100889312B1 (ko) * | 2007-06-08 | 2009-03-18 | 주식회사 하이닉스반도체 | 반도체 소자의 문턱전압 검출부 및 검출방법, 이를 이용한내부전압 생성회로 |
| US20090240863A1 (en) * | 2007-10-23 | 2009-09-24 | Psion Teklogix Inc. | Distributed power regulation |
| US7923811B1 (en) | 2008-03-06 | 2011-04-12 | Xilinx, Inc. | Electronic fuse cell with enhanced thermal gradient |
| US8564023B2 (en) * | 2008-03-06 | 2013-10-22 | Xilinx, Inc. | Integrated circuit with MOSFET fuse element |
| JP2011035209A (ja) * | 2009-08-03 | 2011-02-17 | Renesas Electronics Corp | 半導体装置 |
| US7834657B1 (en) * | 2010-01-12 | 2010-11-16 | Freescale Semiconductor, Inc. | Inverter circuit with compensation for threshold voltage variations |
| FR2982417B1 (fr) * | 2011-11-07 | 2014-05-16 | Commissariat Energie Atomique | Circuit de polarisation arriere pour reduction de la consommation d'un circuit integre |
| US9088280B2 (en) * | 2013-10-30 | 2015-07-21 | Freescale Semiconductor, Inc. | Body bias control circuit |
| EP2884663B1 (en) * | 2013-12-13 | 2017-02-22 | IMEC vzw | Restoring OFF-state stress degradation of threshold voltage |
| US10394264B1 (en) | 2018-02-09 | 2019-08-27 | Nxp Usa, Inc. | Back bias regulator circuit and method therefor |
| EP4016782A1 (de) * | 2020-12-15 | 2022-06-22 | Andreas Stihl AG & Co. KG | Mehrplatzladegerät und akkupack-mehrplatzladegerät-set |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229363A (ja) * | 1984-04-27 | 1985-11-14 | Toshiba Corp | Ｍｏｓトランジスタ閾値の自動補正装置 |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
| KR910004737B1 (ko) * | 1988-12-19 | 1991-07-10 | 삼성전자 주식회사 | 백바이어스전압 발생회로 |
| JP2902804B2 (ja) * | 1991-04-08 | 1999-06-07 | 株式会社東芝 | 基板バイアス電圧発生回路 |
| DE69328743T2 (de) * | 1992-03-30 | 2000-09-07 | Mitsubishi Denki K.K., Tokio/Tokyo | Halbleiteranordnung |
| US5461338A (en) * | 1992-04-17 | 1995-10-24 | Nec Corporation | Semiconductor integrated circuit incorporated with substrate bias control circuit |
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
| JP3253726B2 (ja) * | 1993-02-26 | 2002-02-04 | 株式会社東芝 | 半導体記憶装置の基板バイアス発生回路および基板バイアスレベルの制御方法 |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
-
1995
- 1995-12-27 JP JP34187395A patent/JP3614546B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-06 US US08/692,595 patent/US5874851A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09186565A (ja) | 1997-07-15 |
| US5874851A (en) | 1999-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041026 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041027 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |