JP4392894B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり特に半導体記憶装置の基板電圧制御回路に関わるものである。
【０００２】
【従来技術の説明】
半導体記憶装置では、メモリセルが形成される領域の基板電圧を所定の電圧に制御することが一般的である。従来の半導体記憶装置としては特開昭62-121996号等に記載された回路がある。この回路では基板バイアス発生回路によって基板に与える電圧を生成し、基板に与える電圧が所定の電圧になったかどうかを電圧検出回路によって検出していた。
【０００３】
【発明が解決しようとする課題】
しかし、従来の半導体記憶装置では基板に与えられる電圧は前もって決められた値であった。プロセスばらつき等によって、トランジスタのしきい値がずれてしまった場合、メモリセルへの書き込み不良や、書き込まれたデータを保持できなくなってしまうことがあった。
【０００４】
【課題を解決するための手段】
前述のような課題を解決するために本発明の半導体記憶装置では、メモリセル部と、メモリセル部に基板電圧を供給する電圧発生回路と、基板電圧が供給され、電圧発生回路に電圧検出信号を出力する電圧検出回路と、メモリセル部のトランジスタと同時に形成される参照トランジスタと、参照トランジスタのしきい値に応じた電圧レベルを出力する電圧調整素子と、電圧レベルに応じた複数のしきい値検出信号を出力する論理回路部とを有し、参照トランジスタのしきい値に応じて複数のしきい値検出信号を出力するしきい値検出回路と、を有する半導体記憶装置であって、電圧検出回路は、電源電圧が供給される電源端子と、基板電圧が供給される入力端子と、電源端子と入力端子との間の複数のトランジスタを有するものであって、複数のトランジスタは電源電圧が供給されるゲートを備え、それぞれが直列に接続された複数の第１トランジスタ、及び複数のしきい値検出信号が入力されるゲートを備え、それぞれが並列接続となるように複数の第１トランジスタそれぞれのドレイン側に接続された複数の第２トランジスタにより構成され、複数のしきい値検出信号に応じて経由する第２トランジスタを選択することで複数の第１トランジスタの個数を異ならせた電流路を選択し、選択された電流路に流れた電流に応じた電圧検出信号が出力されることを特徴とする。
【０００５】
【発明の実施の形態】
（第1の実施の形態）
図１は本発明の第1の実施の形態における半導体記憶装置を表すブロック図である。以下図1を用いて本発明の実施の形態について説明する。
【０００６】
図１において電圧発生回路110はリングオシレータ111、チャージポンプ回路112から構成されている。チャージポンプ回路112の出力がメモリセル部120の基板に与える電圧VBBとして出力される。電圧検出回路130には基板電圧VBBが入力され、VBBが所定の負電圧になった時点で、電圧検出信号ENを出力する。電圧検出信号ENを受けたリングオシレータ111は発振を停止し、電圧発生回路110はその動作を停止する。この時点で基板電圧VBBが確定する。
【０００７】
電圧検出回路130にはしきい値検出回路140からしきい値検出信号SNS1、SNS2、SNS3が入力されている。電圧検出回路130が電圧検出信号ENを出力する所定の負電圧は、このしきい値検出信号SNS1、SNS2、SNS3によって決定する。
【０００８】
図2は本発明におけるしきい値検知回路を示す回路図である。以下図2を用いてしきい値検出回路について説明する。
【０００９】
しきい値検出回路はN型MOSトランジスタ201、抵抗202、203、204、および論理回路部250で構成されている。このNMOSトランジスタ201は図1におけるメモリセル部120に形成されるメモリセルのNMOSトランジスタと同一の工程で形成される。このNMOSトランジスタ201のゲートとドレインは電源電圧Vccに接続され、基板は接地電位Vssに接続され、ソースは抵抗202に接続されている。抵抗202はNMOSトランジスタ201と抵抗203との間に接続されている。抵抗203は抵抗202と抵抗204との間に接続されている。抵抗204は抵抗203と接地電位Vssとの間に接続されている。論理回路部250には2つの点の電圧が入力される。二つの点の一方は抵抗202と抵抗230との間のノードN1、他方は抵抗230と抵抗240との間のノードN2である。論理回路部250はノードN1、N2の電圧レベルに応じてしきい値検出信号SNS1、SNS2、SNS3を出力する。
【００１０】
しきい値検出回路の動作について詳細に説明する。
【００１１】
NMOSトランジスタ201のしきい値が設定値よりも大きくなった場合、NMOSトランジスタ201を流れる電流による電圧降下は大きくなる。したがって、ノードN2およびN1の電圧レベルも設定した値よりも低くなる。すると論理回路部250の2つの入力端子にはともにLレベルの信号が入力されたと判断する。論理回路部250はしきい値検出信号SNS1としてHレベルの信号を出力し、しきい値検出信号SNS2、SNS3としてLレベルの信号を出力する。
【００１２】
NMOSトランジスタ201のしきい値が設定値付近であった場合、NMOSトランジスタ201を流れる電流による電圧降下もほぼ設定値通りのはずである。抵抗202を適切な値に設定すれば、ノードN1の電圧レベルは論理回路部250がHレベルと判断する電圧レベルとなる。また、抵抗203を適切な値に設定すれば、ノードN2の電圧レベルは論理回路部250がLレベルと判断する電圧レベルとなる。よって論理回路部250には一方の入力端子にLレベル、他方の入力端子にHレベルが入力される。論理回路部250はしきい値検出信号SNS2としてHレベルの信号を出力し、しきい値検出信号SNS1、SNS3としてLレベルの信号を出力する。
【００１３】
NMOSトランジスタ201のしきい値が設定値よりも小さくなった場合、NMOSトランジスタ201を流れる電流による電圧降下は小さくなる。したがって、ノードN2およびN1の電圧レベルも高くなる。すると論理回路部250の2つの入力端子にはともにHレベルの信号が入力されたと判断する。論理回路部250はしきい値検出信号SNS3としてHレベルの信号を出力し、しきい値検出信号SNS1、SNS2としてLレベルの信号を出力する。
【００１４】
NMOSトランジスタ201はメモリセル部のトランジスタのしきい値の変化と同様に変化をする。なぜならNMOSトランジスタ201はメモリセル部のトランジスタと同時に形成されるからである。NMOSトランジスタ201の基板は接地電位に接続されているので、メモリセル部の基板電圧VBBの変化の影響はうけない。つまりNMOSトランジスタ201はメモリセルのしきい値の参照用のトランジスタとして動作する。
【００１５】
また抵抗202、203、204はNMOSトランジスタ201のしきい値の変化に応じて、論理回路部に出力する電圧レベルを調整するための電圧調整素子として動作する。
【００１６】
図3は本発明の電圧検出回路を示す回路図である。電圧検出回路は前述のしきい値検出信号SNS1、SNS2、SNS3によって基板電圧VBBを決定する。以下図3を用いて本発明の電圧検出回路について説明する。
【００１７】
電圧検出回路300は抵抗301、および6個のNMOSトランジスタ302〜307で構成されている。
【００１８】
抵抗301は電源電圧Vccと電圧検出信号ENを出力する端子との間に接続されている。NMOSトランジスタ302は、出力端子とNMOSトランジスタ303との間に接続され、ゲートは出力端子に基板は接地電位Vssに接続されている。NMOSトランジスタ303は、NMOSトランジスタ302とNMOSトランジスタ304との間に接続され、ゲートは電源電圧Vccに基板は接地電位Vssに接続されている。NMOSトランジスタ304は、NMOSトランジスタ303とNMOSトランジスタ305との間に接続され、ゲートは電源電圧Vccに基板は接地電位Vssに接続されている。NMOSトランジスタ305は、ドレインがNMOSトランジスタ304に、ソースが基板電圧VBBが入力される基板電圧入力端子に接続され、ゲートにはしきい値検出信号SNS3が入力され、基板は接地電位Vssに接続されている。NMOSトランジスタ306は、ドレインがNMOSトランジスタ303とNMOSトランジスタ304との間のノードN32に接続され、ソースは基板電圧入力端子に接続され、ゲートにはしきい値検出信号SNS2が入力され、基板は接地電位Vssに接続されている。NMOSトランジスタ307は、ドレインがNMOSトランジスタ302とNMOSトランジスタ303との間のノードN31に接続され、ソースは基板電圧入力端子に接続され、ゲートにはしきい値検出信号SNS1が入力され、基板は接地電位Vssに接続されている。
【００１９】
本発明の基板電圧検出回路の動作について説明する。
【００２０】
メモリセルに形成されたNMOSトランジスタのしきい値が設定値よりも大きくなった場合、しきい値検出信号SNS1はHレベル、SNS2およびSNS3はLレベルが入力されている。その結果、NMOSトランジスタ307は常にONの低抵抗となる。この場合、ノードN31から基板電圧入力端子への電流路が形成される。よって基板電圧VBBの絶対値が小さくても出力端子の電圧レベルはLレベルとなり、電圧検出信号を出力する。電圧検出信号によってリングオシレータは発振を停止して、基板電圧VBBの絶対値は小さく設定される。
【００２１】
メモリセルに形成されたNMOSトランジスタのしきい値が設定値付近の場合、しきい値検出信号SNS2はHレベル、SNS1およびSNS3はLレベルが入力されている。その結果、NMOSトランジスタ306は常にONの低抵抗となる。この場合、ノードN31から基板電圧入力端子への電流路は形成されず、ノードN32から基板電圧入力端子への電流路が形成される。出力端子の電圧レベルがLレベルとなるには、NMOSトランジスタ302、303、306を介して十分に電流が流れる必要がある。よって前述の場合に比べ基板電圧VBBの絶対値が大きくならないと、電圧検出信号ENは出力されない。つまり基板電圧VBBが設定値程度になれば電圧検出信号が出力される。電圧検出信号ENによってリングオシレータは発振を停止して、基板電圧VBBは本来の設定値に設定される。
【００２２】
メモリセルに形成されたNMOSトランジスタのしきい値が設定値より小さい場合、しきい値検出信号SNS3はHレベル、SNS1およびSNS2はLレベルが入力されている。この場合、途中のノードからの電流経路は形成されない。したがって、出力端子の電圧レベルがLレベルとなるには、NMOSトランジスタ302、303、304、305を介して十分に電流が流れる必要がある。よって前述の場合に比べ、さらに基板電圧VBBの絶対値が大きくならないと、電圧検出信号は出力されない。電圧検出信号ENによってリングオシレータは発振を停止して、基板電圧VBBは本来のよりも大きい値に設定される。
【００２３】
基板電圧VBBの絶対値が小さければ、メモリセル部のNMOSトランジスタのしきい値は小さくなる。基板電圧VBBの絶対値が大きければ、メモリセル部のNMOSトランジスタのしきい値は大きくなる。
【００２４】
本発明によれば、図2のNMOSトランジスタ201のしきい値に応じて基板電圧VBBが変化する。プロセスばらつき等によってメモリセルのNMOSトランジスタのしきい値が変化しても、基板電圧VBBが変化することで、しきい値を設定値付近にすることが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のブロック図を示す。
【図２】本発明のしきい値検出回路の回路図を示す。
【図３】本発明の電圧検出回路の回路図を示す。
【発明の属する技術分野】
本発明は半導体装置に関するものであり特に半導体記憶装置の基板電圧制御回路に関わるものである。
【０００２】
【従来技術の説明】
半導体記憶装置では、メモリセルが形成される領域の基板電圧を所定の電圧に制御することが一般的である。従来の半導体記憶装置としては特開昭62-121996号等に記載された回路がある。この回路では基板バイアス発生回路によって基板に与える電圧を生成し、基板に与える電圧が所定の電圧になったかどうかを電圧検出回路によって検出していた。
【０００３】
【発明が解決しようとする課題】
しかし、従来の半導体記憶装置では基板に与えられる電圧は前もって決められた値であった。プロセスばらつき等によって、トランジスタのしきい値がずれてしまった場合、メモリセルへの書き込み不良や、書き込まれたデータを保持できなくなってしまうことがあった。
【０００４】
【課題を解決するための手段】
前述のような課題を解決するために本発明の半導体記憶装置では、メモリセル部と、メモリセル部に基板電圧を供給する電圧発生回路と、基板電圧が供給され、電圧発生回路に電圧検出信号を出力する電圧検出回路と、メモリセル部のトランジスタと同時に形成される参照トランジスタと、参照トランジスタのしきい値に応じた電圧レベルを出力する電圧調整素子と、電圧レベルに応じた複数のしきい値検出信号を出力する論理回路部とを有し、参照トランジスタのしきい値に応じて複数のしきい値検出信号を出力するしきい値検出回路と、を有する半導体記憶装置であって、電圧検出回路は、電源電圧が供給される電源端子と、基板電圧が供給される入力端子と、電源端子と入力端子との間の複数のトランジスタを有するものであって、複数のトランジスタは電源電圧が供給されるゲートを備え、それぞれが直列に接続された複数の第１トランジスタ、及び複数のしきい値検出信号が入力されるゲートを備え、それぞれが並列接続となるように複数の第１トランジスタそれぞれのドレイン側に接続された複数の第２トランジスタにより構成され、複数のしきい値検出信号に応じて経由する第２トランジスタを選択することで複数の第１トランジスタの個数を異ならせた電流路を選択し、選択された電流路に流れた電流に応じた電圧検出信号が出力されることを特徴とする。
【０００５】
【発明の実施の形態】
（第1の実施の形態）
図１は本発明の第1の実施の形態における半導体記憶装置を表すブロック図である。以下図1を用いて本発明の実施の形態について説明する。
【０００６】
図１において電圧発生回路110はリングオシレータ111、チャージポンプ回路112から構成されている。チャージポンプ回路112の出力がメモリセル部120の基板に与える電圧VBBとして出力される。電圧検出回路130には基板電圧VBBが入力され、VBBが所定の負電圧になった時点で、電圧検出信号ENを出力する。電圧検出信号ENを受けたリングオシレータ111は発振を停止し、電圧発生回路110はその動作を停止する。この時点で基板電圧VBBが確定する。
【０００７】
電圧検出回路130にはしきい値検出回路140からしきい値検出信号SNS1、SNS2、SNS3が入力されている。電圧検出回路130が電圧検出信号ENを出力する所定の負電圧は、このしきい値検出信号SNS1、SNS2、SNS3によって決定する。
【０００８】
図2は本発明におけるしきい値検知回路を示す回路図である。以下図2を用いてしきい値検出回路について説明する。
【０００９】
しきい値検出回路はN型MOSトランジスタ201、抵抗202、203、204、および論理回路部250で構成されている。このNMOSトランジスタ201は図1におけるメモリセル部120に形成されるメモリセルのNMOSトランジスタと同一の工程で形成される。このNMOSトランジスタ201のゲートとドレインは電源電圧Vccに接続され、基板は接地電位Vssに接続され、ソースは抵抗202に接続されている。抵抗202はNMOSトランジスタ201と抵抗203との間に接続されている。抵抗203は抵抗202と抵抗204との間に接続されている。抵抗204は抵抗203と接地電位Vssとの間に接続されている。論理回路部250には2つの点の電圧が入力される。二つの点の一方は抵抗202と抵抗230との間のノードN1、他方は抵抗230と抵抗240との間のノードN2である。論理回路部250はノードN1、N2の電圧レベルに応じてしきい値検出信号SNS1、SNS2、SNS3を出力する。
【００１０】
しきい値検出回路の動作について詳細に説明する。
【００１１】
NMOSトランジスタ201のしきい値が設定値よりも大きくなった場合、NMOSトランジスタ201を流れる電流による電圧降下は大きくなる。したがって、ノードN2およびN1の電圧レベルも設定した値よりも低くなる。すると論理回路部250の2つの入力端子にはともにLレベルの信号が入力されたと判断する。論理回路部250はしきい値検出信号SNS1としてHレベルの信号を出力し、しきい値検出信号SNS2、SNS3としてLレベルの信号を出力する。
【００１２】
NMOSトランジスタ201のしきい値が設定値付近であった場合、NMOSトランジスタ201を流れる電流による電圧降下もほぼ設定値通りのはずである。抵抗202を適切な値に設定すれば、ノードN1の電圧レベルは論理回路部250がHレベルと判断する電圧レベルとなる。また、抵抗203を適切な値に設定すれば、ノードN2の電圧レベルは論理回路部250がLレベルと判断する電圧レベルとなる。よって論理回路部250には一方の入力端子にLレベル、他方の入力端子にHレベルが入力される。論理回路部250はしきい値検出信号SNS2としてHレベルの信号を出力し、しきい値検出信号SNS1、SNS3としてLレベルの信号を出力する。
【００１３】
NMOSトランジスタ201のしきい値が設定値よりも小さくなった場合、NMOSトランジスタ201を流れる電流による電圧降下は小さくなる。したがって、ノードN2およびN1の電圧レベルも高くなる。すると論理回路部250の2つの入力端子にはともにHレベルの信号が入力されたと判断する。論理回路部250はしきい値検出信号SNS3としてHレベルの信号を出力し、しきい値検出信号SNS1、SNS2としてLレベルの信号を出力する。
【００１４】
NMOSトランジスタ201はメモリセル部のトランジスタのしきい値の変化と同様に変化をする。なぜならNMOSトランジスタ201はメモリセル部のトランジスタと同時に形成されるからである。NMOSトランジスタ201の基板は接地電位に接続されているので、メモリセル部の基板電圧VBBの変化の影響はうけない。つまりNMOSトランジスタ201はメモリセルのしきい値の参照用のトランジスタとして動作する。
【００１５】
また抵抗202、203、204はNMOSトランジスタ201のしきい値の変化に応じて、論理回路部に出力する電圧レベルを調整するための電圧調整素子として動作する。
【００１６】
図3は本発明の電圧検出回路を示す回路図である。電圧検出回路は前述のしきい値検出信号SNS1、SNS2、SNS3によって基板電圧VBBを決定する。以下図3を用いて本発明の電圧検出回路について説明する。
【００１７】
電圧検出回路300は抵抗301、および6個のNMOSトランジスタ302〜307で構成されている。
【００１８】
抵抗301は電源電圧Vccと電圧検出信号ENを出力する端子との間に接続されている。NMOSトランジスタ302は、出力端子とNMOSトランジスタ303との間に接続され、ゲートは出力端子に基板は接地電位Vssに接続されている。NMOSトランジスタ303は、NMOSトランジスタ302とNMOSトランジスタ304との間に接続され、ゲートは電源電圧Vccに基板は接地電位Vssに接続されている。NMOSトランジスタ304は、NMOSトランジスタ303とNMOSトランジスタ305との間に接続され、ゲートは電源電圧Vccに基板は接地電位Vssに接続されている。NMOSトランジスタ305は、ドレインがNMOSトランジスタ304に、ソースが基板電圧VBBが入力される基板電圧入力端子に接続され、ゲートにはしきい値検出信号SNS3が入力され、基板は接地電位Vssに接続されている。NMOSトランジスタ306は、ドレインがNMOSトランジスタ303とNMOSトランジスタ304との間のノードN32に接続され、ソースは基板電圧入力端子に接続され、ゲートにはしきい値検出信号SNS2が入力され、基板は接地電位Vssに接続されている。NMOSトランジスタ307は、ドレインがNMOSトランジスタ302とNMOSトランジスタ303との間のノードN31に接続され、ソースは基板電圧入力端子に接続され、ゲートにはしきい値検出信号SNS1が入力され、基板は接地電位Vssに接続されている。
【００１９】
本発明の基板電圧検出回路の動作について説明する。
【００２０】
メモリセルに形成されたNMOSトランジスタのしきい値が設定値よりも大きくなった場合、しきい値検出信号SNS1はHレベル、SNS2およびSNS3はLレベルが入力されている。その結果、NMOSトランジスタ307は常にONの低抵抗となる。この場合、ノードN31から基板電圧入力端子への電流路が形成される。よって基板電圧VBBの絶対値が小さくても出力端子の電圧レベルはLレベルとなり、電圧検出信号を出力する。電圧検出信号によってリングオシレータは発振を停止して、基板電圧VBBの絶対値は小さく設定される。
【００２１】
メモリセルに形成されたNMOSトランジスタのしきい値が設定値付近の場合、しきい値検出信号SNS2はHレベル、SNS1およびSNS3はLレベルが入力されている。その結果、NMOSトランジスタ306は常にONの低抵抗となる。この場合、ノードN31から基板電圧入力端子への電流路は形成されず、ノードN32から基板電圧入力端子への電流路が形成される。出力端子の電圧レベルがLレベルとなるには、NMOSトランジスタ302、303、306を介して十分に電流が流れる必要がある。よって前述の場合に比べ基板電圧VBBの絶対値が大きくならないと、電圧検出信号ENは出力されない。つまり基板電圧VBBが設定値程度になれば電圧検出信号が出力される。電圧検出信号ENによってリングオシレータは発振を停止して、基板電圧VBBは本来の設定値に設定される。
【００２２】
メモリセルに形成されたNMOSトランジスタのしきい値が設定値より小さい場合、しきい値検出信号SNS3はHレベル、SNS1およびSNS2はLレベルが入力されている。この場合、途中のノードからの電流経路は形成されない。したがって、出力端子の電圧レベルがLレベルとなるには、NMOSトランジスタ302、303、304、305を介して十分に電流が流れる必要がある。よって前述の場合に比べ、さらに基板電圧VBBの絶対値が大きくならないと、電圧検出信号は出力されない。電圧検出信号ENによってリングオシレータは発振を停止して、基板電圧VBBは本来のよりも大きい値に設定される。
【００２３】
基板電圧VBBの絶対値が小さければ、メモリセル部のNMOSトランジスタのしきい値は小さくなる。基板電圧VBBの絶対値が大きければ、メモリセル部のNMOSトランジスタのしきい値は大きくなる。
【００２４】
本発明によれば、図2のNMOSトランジスタ201のしきい値に応じて基板電圧VBBが変化する。プロセスばらつき等によってメモリセルのNMOSトランジスタのしきい値が変化しても、基板電圧VBBが変化することで、しきい値を設定値付近にすることが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のブロック図を示す。
【図２】本発明のしきい値検出回路の回路図を示す。
【図３】本発明の電圧検出回路の回路図を示す。
Claims (2)
- メモリセル部と、
前記メモリセル部に基板電圧を供給する電圧発生回路と、
前記基板電圧が供給され、前記電圧発生回路に電圧検出信号を出力する電圧検出回路と、
前記メモリセル部のトランジスタと同時に形成される参照トランジスタと、該参照トランジスタのしきい値に応じた電圧レベルを出力する電圧調整素子と、該電圧レベルに応じた複数のしきい値検出信号を出力する論理回路部とを有し、前記参照トランジスタのしきい値に応じて該複数のしきい値検出信号を出力するしきい値検出回路と、
を有する半導体記憶装置であって、
前記電圧検出回路は、電源電圧が供給される電源端子と、前記基板電圧が供給される入力端子と、該電源端子と該入力端子との間の複数のトランジスタを有するものであって、該複数のトランジスタは前記電源電圧が供給されるゲートを備え、それぞれが直列に接続された複数の第１トランジスタ、及び前記複数のしきい値検出信号が入力されるゲートを備え、それぞれが並列接続となるように前記複数の第１トランジスタそれぞれのドレイン側に接続された複数の第２トランジスタにより構成され、前記複数のしきい値検出信号に応じて経由する前記第２トランジスタを選択することで前記複数の第１トランジスタの個数を異ならせた電流路を選択し、該選択された電流路に流れた電流に応じた前記電圧検出信号が出力されること
を特徴とする半導体記憶装置。 - メモリセル部と、
前記メモリセル部に基板電圧を供給する電圧発生回路と、
前記基板電圧が供給され、前記電圧発生回路に電圧検出信号を出力する電圧検出回路と、
前記メモリセル部のトランジスタの形成時に形成され、電源電圧が供給される電源端子に接続された参照用トランジスタと、前記参照用トランジスタと接地電位との間に接続される複数の抵抗及び前記複数の抵抗の間に設けられた複数の接続点を有し、該複数の接続点から該参照用トランジスタのしきい値に応じた電圧レベルを出力する電圧調整素子と、前記電圧レベルに基づいて演算された複数のしきい値検出信号を前記電圧発生回路に出力する論理回路部と、を備え、該電圧検出回路に該参照用トランジスタのしきい値に応じた該複数のしきい値検出信号を出力するしきい値検出回路と、
を有する半導体記憶装置であって、
前記電圧検出回路は、前記電源電圧が供給される電源端子と、前記基板電圧が供給される入力端子と、該電源端子と該入力端子との間の複数のトランジスタとを有するものであって、該複数のトランジスタは該電源電圧が供給されるゲートを備え、それぞれが直列に接続された複数の第１トランジスタ、及び前記複数のしきい値検出信号が入力されるゲートを備え、それぞれが並列接続となるように前記複数の第１トランジスタそれぞれのドレイン側に接続された複数の第２トランジスタにより構成され、前記複数のしきい値検出信号に応じて経由する前記第２トランジスタを選択することで前記複数の第１トランジスタの個数を異ならせた電流路を選択し、該選択された電流路に流れた電流に応じた前記電圧検出信号が出力されること
を特徴とする半導体記憶装置。
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