JP3135859B2 - 基板バイアス回路 - Google Patents
基板バイアス回路Info
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- 239000004065 semiconductor Substances 0.000 claims description 8
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- 238000005513 bias potential Methods 0.000 description 2
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Description
【０００１】
【発明の属する技術分野】本発明は、基板バイアス回路
に関する。
に関する。
【０００２】
【従来の技術】近年、半導体素子の微細化や高速動作等
に起因して当該半導体素子を用いた集積回路の電力消費
量が増加する傾向にあるが、一方では、電池で駆動され
る携帯機器へのかかる集積回路の利用の拡大により、低
消費電力化に対する要求が高くなってきている。低消費
電力化のために、集積回路の電源電圧を低くすることが
試みられているが、この電源電圧を低くすればそれだけ
トランジスタにおける閾値のばらつきに起因する不具合
が大きくなる。
に起因して当該半導体素子を用いた集積回路の電力消費
量が増加する傾向にあるが、一方では、電池で駆動され
る携帯機器へのかかる集積回路の利用の拡大により、低
消費電力化に対する要求が高くなってきている。低消費
電力化のために、集積回路の電源電圧を低くすることが
試みられているが、この電源電圧を低くすればそれだけ
トランジスタにおける閾値のばらつきに起因する不具合
が大きくなる。
【０００３】トランジスタにおける閾値のばらつきは、
製造プロセスの変動により避けることが困難であり、こ
の閾値のばらつきに起因する問題は、前述のごとく、電
源電圧が低くされた場合に大きくなる。例えば、３．３
Ｖの比較的高い電源電圧で閾値が＋０．１５Ｖばらつい
た場合には、回路の駆動速度は５％程度遅くなるだけで
あるが、１Ｖといった低い電源電圧で閾値が同様に＋
０．１５Ｖばらついた場合には、２００％も遅くなって
しまう。更に、閾値のばらつきは、リーク電流の増大や
スタンバイ時の消費電流の増大といった問題も招来す
る。
製造プロセスの変動により避けることが困難であり、こ
の閾値のばらつきに起因する問題は、前述のごとく、電
源電圧が低くされた場合に大きくなる。例えば、３．３
Ｖの比較的高い電源電圧で閾値が＋０．１５Ｖばらつい
た場合には、回路の駆動速度は５％程度遅くなるだけで
あるが、１Ｖといった低い電源電圧で閾値が同様に＋
０．１５Ｖばらついた場合には、２００％も遅くなって
しまう。更に、閾値のばらつきは、リーク電流の増大や
スタンバイ時の消費電流の増大といった問題も招来す
る。
【０００４】この種の問題を解決する技術として、特開
平６−１３９７７９号公報（ＩＰＣＧ１１Ｃ １１／４
１３）には、トランジスタの閾値を検出し、その閾値の
ずれを補償するように基板バイアスを制御するようにし
た技術が開示されている。トランジスタの閾値検出に
は、図４に示すように、ＭＯＳトランジスタのインバー
タ１００を用い、その入力端子１００ａと出力端子１０
０ｂを短絡し、電源電圧とＭＯＳトランジスタの閾値か
ら定まる一定値を得るとともに、この一定値を図示しな
い比較回路により所定の参照電圧と比較することで行っ
ている。
平６−１３９７７９号公報（ＩＰＣＧ１１Ｃ １１／４
１３）には、トランジスタの閾値を検出し、その閾値の
ずれを補償するように基板バイアスを制御するようにし
た技術が開示されている。トランジスタの閾値検出に
は、図４に示すように、ＭＯＳトランジスタのインバー
タ１００を用い、その入力端子１００ａと出力端子１０
０ｂを短絡し、電源電圧とＭＯＳトランジスタの閾値か
ら定まる一定値を得るとともに、この一定値を図示しな
い比較回路により所定の参照電圧と比較することで行っ
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ごとくインバータ１００の入力端子１００ａと出力端子
１００ｂとを短絡した場合、このインバータ１００の動
作点は、図５のａ点となって常に大きな貫通電流が流れ
るものとなるから、消費電力が増加するという欠点があ
る。
ごとくインバータ１００の入力端子１００ａと出力端子
１００ｂとを短絡した場合、このインバータ１００の動
作点は、図５のａ点となって常に大きな貫通電流が流れ
るものとなるから、消費電力が増加するという欠点があ
る。
【０００６】この発明は、上記の事情に鑑み、閾値検出
のための回路が貫通電流を生じうる回路構成である場合
でも、当該貫通電流が流れるのを防止することができる
基板バイアス回路を提供することを目的とする。
のための回路が貫通電流を生じうる回路構成である場合
でも、当該貫通電流が流れるのを防止することができる
基板バイアス回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明の基板バイアス
回路は、半導体基板に形成されたトランジスタで構成さ
れ、論理閾値電位を出力する論理閾値出力回路と、所定
の参照電位を出力する参照電位出力回路と、前記論理閾
値電位と前記参照電位とを比較し、この比較結果に応じ
た制御電位を出力する電位比較制御回路と、前記制御電
位を入力し、この制御電位が前記論理閾値電位と参照電
位との一致を示していない間、前記論理閾値電位と参照
電位とが一致するように半導体基板に印加する基板電位
を発生するとともに一致後にはその動作を停止する基板
バイアス発生回路と、前記制御電位を入力し、この制御
電位が前記論理閾値電位と参照電位との一致を示したと
きに、前記論理閾値検出回路の貫通電流路を遮断するス
イッチ回路とを備えたことを特徴とする。
回路は、半導体基板に形成されたトランジスタで構成さ
れ、論理閾値電位を出力する論理閾値出力回路と、所定
の参照電位を出力する参照電位出力回路と、前記論理閾
値電位と前記参照電位とを比較し、この比較結果に応じ
た制御電位を出力する電位比較制御回路と、前記制御電
位を入力し、この制御電位が前記論理閾値電位と参照電
位との一致を示していない間、前記論理閾値電位と参照
電位とが一致するように半導体基板に印加する基板電位
を発生するとともに一致後にはその動作を停止する基板
バイアス発生回路と、前記制御電位を入力し、この制御
電位が前記論理閾値電位と参照電位との一致を示したと
きに、前記論理閾値検出回路の貫通電流路を遮断するス
イッチ回路とを備えたことを特徴とする。
【０００８】上記の構成であれば、前記論理閾値電位と
参照電位とが一致した後は、前記スイッチ回路によって
前記論理閾値検出回路の貫通電流路が遮断されるので、
論理閾値検出回路の貫通電流がなくなり、低消費電力化
が図れる。
参照電位とが一致した後は、前記スイッチ回路によって
前記論理閾値検出回路の貫通電流路が遮断されるので、
論理閾値検出回路の貫通電流がなくなり、低消費電力化
が図れる。
【０００９】前記スイッチ回路を強制的にＯＮさせるリ
セット手段を備えていることが望ましい。前記基板バイ
アス発生回路が、その発生する基板電位を例えばコンデ
ンサあるいは基板自体で構成される寄生コンデンサにて
保持し、論理閾値電位と参照電位とが一致した後には、
その動作を停止する構成では、その動作停止後から暫く
すると、前記コンデンサで保持している基板電位が低下
して所望の閾値から外れてしまう可能性がある。前述の
ごとく、スイッチ回路を強制的にＯＮする構成であれ
ば、再び基板バイアス発生回路を動作させて所定の基板
電位を発生させることができる。
セット手段を備えていることが望ましい。前記基板バイ
アス発生回路が、その発生する基板電位を例えばコンデ
ンサあるいは基板自体で構成される寄生コンデンサにて
保持し、論理閾値電位と参照電位とが一致した後には、
その動作を停止する構成では、その動作停止後から暫く
すると、前記コンデンサで保持している基板電位が低下
して所望の閾値から外れてしまう可能性がある。前述の
ごとく、スイッチ回路を強制的にＯＮする構成であれ
ば、再び基板バイアス発生回路を動作させて所定の基板
電位を発生させることができる。
【００１０】ＰチャネルＭＯＳトランジスタと第１Ｎチ
ャネルＭＯＳトランジスタと第２ＮチャネルＭＯＳトラ
ンジスタとがこの順で直列接続され、ＰチャネルＭＯＳ
トランジスタのゲート電極と第２ＮチャネルＭＯＳトラ
ンジスタのゲート電極とＰチャネルＭＯＳトランジスタ
のドレイン電極と第１ＮチャネルＭＯＳトランジスタの
ドレイン電極とが互いに接続されて当該接続部位が前記
論理閾値出力回路における論理閾値電位の出力部をなす
とともに、第１ＮチャネルＭＯＳトランジスタのゲート
電極が前記電位比較制御回路の出力端子に接続され、当
該第１ＮチャネルＭＯＳトランジスタにて前記スイッチ
回路が構成されていてもよい。
ャネルＭＯＳトランジスタと第２ＮチャネルＭＯＳトラ
ンジスタとがこの順で直列接続され、ＰチャネルＭＯＳ
トランジスタのゲート電極と第２ＮチャネルＭＯＳトラ
ンジスタのゲート電極とＰチャネルＭＯＳトランジスタ
のドレイン電極と第１ＮチャネルＭＯＳトランジスタの
ドレイン電極とが互いに接続されて当該接続部位が前記
論理閾値出力回路における論理閾値電位の出力部をなす
とともに、第１ＮチャネルＭＯＳトランジスタのゲート
電極が前記電位比較制御回路の出力端子に接続され、当
該第１ＮチャネルＭＯＳトランジスタにて前記スイッチ
回路が構成されていてもよい。
【００１１】第２ＰチャネルＭＯＳトランジスタを備
え、そのドレイン電極が前記電位比較制御回路の出力端
子に接続され、そのソース電極が電源電圧の高い方の電
位に接続され、そのゲート電極への入力に応じて前記ス
イッチ回路をなす第１ＮチャネルＭＯＳトランジスタが
強制的にＯＮされるように構成されていてもよいもので
ある。
え、そのドレイン電極が前記電位比較制御回路の出力端
子に接続され、そのソース電極が電源電圧の高い方の電
位に接続され、そのゲート電極への入力に応じて前記ス
イッチ回路をなす第１ＮチャネルＭＯＳトランジスタが
強制的にＯＮされるように構成されていてもよいもので
ある。
【００１２】第１ＰチャネルＭＯＳトランジスタと第２
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタとがこの順で直列接続され、第１ＰチャネルＭ
ＯＳトランジスタのゲート電極とＮチャネルＭＯＳトラ
ンジスタのゲート電極と第２ＰチャネルＭＯＳトランジ
スタのドレイン電極とＮチャネルＭＯＳトランジスタの
ドレイン電極とが互いに接続されて当該接続部位が前記
論理閾値出力回路における論理閾値電位の出力部をなす
とともに、第２ＰチャネルＭＯＳトランジスタのゲート
電極が前記電位比較制御回路の出力端子に接続され、当
該第２ＰチャネルＭＯＳトランジスタにて前記スイッチ
回路が構成されていてもよい。
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタとがこの順で直列接続され、第１ＰチャネルＭ
ＯＳトランジスタのゲート電極とＮチャネルＭＯＳトラ
ンジスタのゲート電極と第２ＰチャネルＭＯＳトランジ
スタのドレイン電極とＮチャネルＭＯＳトランジスタの
ドレイン電極とが互いに接続されて当該接続部位が前記
論理閾値出力回路における論理閾値電位の出力部をなす
とともに、第２ＰチャネルＭＯＳトランジスタのゲート
電極が前記電位比較制御回路の出力端子に接続され、当
該第２ＰチャネルＭＯＳトランジスタにて前記スイッチ
回路が構成されていてもよい。
【００１３】第２ＮチャネルＭＯＳトランジスタを備
え、そのドレイン電極が前記電位比較制御回路の出力端
子に接続され、そのソース電極が電源電圧の低い方の電
位に接続され、そのゲート電極への入力に応じて前記ス
イッチ回路をなす第２ＰチャネルＭＯＳトランジスタが
強制的にＯＮされるように構成されていてもよい。
え、そのドレイン電極が前記電位比較制御回路の出力端
子に接続され、そのソース電極が電源電圧の低い方の電
位に接続され、そのゲート電極への入力に応じて前記ス
イッチ回路をなす第２ＰチャネルＭＯＳトランジスタが
強制的にＯＮされるように構成されていてもよい。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態を図
に基づいて説明する。図１は、この実施の形態の基板バ
イアス回路の概略構成を示したブロック図である。
に基づいて説明する。図１は、この実施の形態の基板バ
イアス回路の概略構成を示したブロック図である。
【００１５】参照電位出力回路１は、所定の参照電位
（Ｖｒｅｆ）を出力する。この参照電位出力回路１は、
例えば幾つかの抵抗を組み合わせて成り、当該抵抗回路
に電源電圧（ＶＤＤ）を印加し、抵抗と抵抗の接続部分
において取り出した電位を参照電位（Ｖｒｅｆ）とする
ものである。参照電位（Ｖｒｅｆ）の値は任意に設定し
得るものであり、例えば、電源電圧（ＶＤＤ）の１／２
に設定される。
（Ｖｒｅｆ）を出力する。この参照電位出力回路１は、
例えば幾つかの抵抗を組み合わせて成り、当該抵抗回路
に電源電圧（ＶＤＤ）を印加し、抵抗と抵抗の接続部分
において取り出した電位を参照電位（Ｖｒｅｆ）とする
ものである。参照電位（Ｖｒｅｆ）の値は任意に設定し
得るものであり、例えば、電源電圧（ＶＤＤ）の１／２
に設定される。
【００１６】論理閾値出力回路２は、半導体基板に形成
されたトランジスタで構成され、論理閾値電位（Ｖｔｈ
ｉｎｖ）を出力する。論理閾値出力回路２には、後述す
る基板電位（Ｖｓｕｂ）が入力されるようになってお
り、この基板電位（Ｖｓｕｂ）によって論理閾値電位
（Ｖｔｈｉｎｖ）が変化する。例えば、基板電位（Ｖｓ
ｕｂ）が深くなれば、論理閾値電位（Ｖｔｈｉｎｖ）は
上昇し、基板電位（Ｖｓｕｂ）が浅くなれば、論理閾値
電位（Ｖｔｈｉｎｖ）は降下する。
されたトランジスタで構成され、論理閾値電位（Ｖｔｈ
ｉｎｖ）を出力する。論理閾値出力回路２には、後述す
る基板電位（Ｖｓｕｂ）が入力されるようになってお
り、この基板電位（Ｖｓｕｂ）によって論理閾値電位
（Ｖｔｈｉｎｖ）が変化する。例えば、基板電位（Ｖｓ
ｕｂ）が深くなれば、論理閾値電位（Ｖｔｈｉｎｖ）は
上昇し、基板電位（Ｖｓｕｂ）が浅くなれば、論理閾値
電位（Ｖｔｈｉｎｖ）は降下する。
【００１７】電位比較制御回路３は、論理閾値出力回路
２が出力する論理閾値電位（Ｖｔｈｉｎｖ）と参照電位
出力回路１が出力する参照電位（Ｖｒｅｆ）とを比較
し、この比較結果に応じた制御電位（Ｖｃｎｔ）を基板
バイアス発生回路４に与える。例えば、論理閾値電位
（Ｖｔｈｉｎｖ）が参照電位（Ｖｒｅｆ）よりも低くい
間は制御電位（Ｖｃｎｔ）はＨｉｇｈ信号とされ、論理
閾値電位（Ｖｔｈｉｎｖ）が参照電位（Ｖｒｅｆ）以上
になると、制御電位（Ｖｃｎｔ）はＬｏｗ信号となるよ
うに設定される。
２が出力する論理閾値電位（Ｖｔｈｉｎｖ）と参照電位
出力回路１が出力する参照電位（Ｖｒｅｆ）とを比較
し、この比較結果に応じた制御電位（Ｖｃｎｔ）を基板
バイアス発生回路４に与える。例えば、論理閾値電位
（Ｖｔｈｉｎｖ）が参照電位（Ｖｒｅｆ）よりも低くい
間は制御電位（Ｖｃｎｔ）はＨｉｇｈ信号とされ、論理
閾値電位（Ｖｔｈｉｎｖ）が参照電位（Ｖｒｅｆ）以上
になると、制御電位（Ｖｃｎｔ）はＬｏｗ信号となるよ
うに設定される。
【００１８】基板バイアス発生回路４は、前記制御電位
（Ｖｃｎｔ）を入力し、この制御電位（Ｖｃｎｔ）が前
記論理閾値電位（Ｖｔｈｉｎｖ）と参照電位（Ｖｒｅ
ｆ）との一致を示していない間、前記論理閾値電位と参
照電位とが一致するように半導体基板（図示せず）に印
加する基板電位（Ｖｓｕｂ）を発生する。例えば、制御
電位（Ｖｃｎｔ）がＨｉｇｈ信号の間、基板電位（Ｖｓ
ｕｂ）を徐々に深い値に変化させていくようになってい
る。そして、論理閾値電位（Ｖｔｈｉｎｖ）と参照電位
（Ｖｒｅｆ）との一致を示す制御電位（Ｖｃｎｔ）とし
てＬｏｗ信号を得ると、その動作を停止するが、そのと
きの基板電位（Ｖｓｕｂ）は図示しない保持回路（例え
ば、コンデンサあるいは基板自体で構成される寄生コン
デンサ）にて保持され、論理閾値出力回路２に対する基
板バイアスは継続して行われるようになっている。
（Ｖｃｎｔ）を入力し、この制御電位（Ｖｃｎｔ）が前
記論理閾値電位（Ｖｔｈｉｎｖ）と参照電位（Ｖｒｅ
ｆ）との一致を示していない間、前記論理閾値電位と参
照電位とが一致するように半導体基板（図示せず）に印
加する基板電位（Ｖｓｕｂ）を発生する。例えば、制御
電位（Ｖｃｎｔ）がＨｉｇｈ信号の間、基板電位（Ｖｓ
ｕｂ）を徐々に深い値に変化させていくようになってい
る。そして、論理閾値電位（Ｖｔｈｉｎｖ）と参照電位
（Ｖｒｅｆ）との一致を示す制御電位（Ｖｃｎｔ）とし
てＬｏｗ信号を得ると、その動作を停止するが、そのと
きの基板電位（Ｖｓｕｂ）は図示しない保持回路（例え
ば、コンデンサあるいは基板自体で構成される寄生コン
デンサ）にて保持され、論理閾値出力回路２に対する基
板バイアスは継続して行われるようになっている。
【００１９】スイッチ回路５は、論理閾値電位（Ｖｔｈ
ｉｎｖ）と参照電位（Ｖｒｅｆ）との一致を示す制御電
位（Ｖｃｎｔ）としてＬｏｗ信号を得ると、前記論理閾
値検出回路２の貫通電流路を遮断するようになってい
る。例えば、制御電位（Ｖｃｎｔ）がＨｉｇｈ信号とさ
れている場合、このＨｉｇｈ信号を受けて論理閾値検出
回路２の動作を維持することになるが、一致を示すもの
として制御電位（Ｖｃｎｔ）がＬｏｗ信号となったとき
には、論理閾値検出回路２の貫通電流路を遮断すること
になる。
ｉｎｖ）と参照電位（Ｖｒｅｆ）との一致を示す制御電
位（Ｖｃｎｔ）としてＬｏｗ信号を得ると、前記論理閾
値検出回路２の貫通電流路を遮断するようになってい
る。例えば、制御電位（Ｖｃｎｔ）がＨｉｇｈ信号とさ
れている場合、このＨｉｇｈ信号を受けて論理閾値検出
回路２の動作を維持することになるが、一致を示すもの
として制御電位（Ｖｃｎｔ）がＬｏｗ信号となったとき
には、論理閾値検出回路２の貫通電流路を遮断すること
になる。
【００２０】かかる構成であれば、前記論理閾値電位
（Ｖｔｈｉｎｖ）と参照電位（Ｖｒｅｆ）とが一致した
後は、前記スイッチ回路５によって前記論理閾値検出回
路２の貫通電流路が遮断されるので、論理閾値検出回路
２の貫通電流がなくなり、低消費電力化が図れる。
（Ｖｔｈｉｎｖ）と参照電位（Ｖｒｅｆ）とが一致した
後は、前記スイッチ回路５によって前記論理閾値検出回
路２の貫通電流路が遮断されるので、論理閾値検出回路
２の貫通電流がなくなり、低消費電力化が図れる。
【００２１】次に、上記基板バイアス回路の具体的な回
路構成の例を、以下の実施例１と実施例２において説明
する。実施例１は、ＮチャネルＭＯＳトランジスタの基
板バイアス（Ｐウェル）を制御する回路であり、実施例
２は、ＰチャネルＭＯＳトランジスタの基板バイアス
（Ｎウェル）を制御する回路である。
路構成の例を、以下の実施例１と実施例２において説明
する。実施例１は、ＮチャネルＭＯＳトランジスタの基
板バイアス（Ｐウェル）を制御する回路であり、実施例
２は、ＰチャネルＭＯＳトランジスタの基板バイアス
（Ｎウェル）を制御する回路である。
【００２２】
【実施例１】図２に示すように、第１ＰチャネルＭＯＳ
トランジスタ１０ａと第１ＮチャネルＭＯＳトランジス
タ１０ｂと第２ＮチャネルＭＯＳトランジスタ１０ｃと
がこの順で直列接続され、第１ＰチャネルＭＯＳトラン
ジスタ１０ａのゲート電極と第２ＮチャネルＭＯＳトラ
ンジスタ１０ｃのゲート電極と第１ＰチャネルＭＯＳト
ランジスタ１０ａのドレイン電極と第１ＮチャネルＭＯ
Ｓトランジスタ１０ｂのドレイン電極とが互いに接続さ
れて当該接続部位Ａが前記論理閾値出力回路２における
論理閾値電位の出力部をなすとともに、第１Ｎチャネル
ＭＯＳトランジスタ１０ｂのゲート電極が前記電位比較
制御回路３の出力端子に接続され、当該第１Ｎチャネル
ＭＯＳトランジスタ１０ｂにて図１のスイッチ回路５が
構成されている。
トランジスタ１０ａと第１ＮチャネルＭＯＳトランジス
タ１０ｂと第２ＮチャネルＭＯＳトランジスタ１０ｃと
がこの順で直列接続され、第１ＰチャネルＭＯＳトラン
ジスタ１０ａのゲート電極と第２ＮチャネルＭＯＳトラ
ンジスタ１０ｃのゲート電極と第１ＰチャネルＭＯＳト
ランジスタ１０ａのドレイン電極と第１ＮチャネルＭＯ
Ｓトランジスタ１０ｂのドレイン電極とが互いに接続さ
れて当該接続部位Ａが前記論理閾値出力回路２における
論理閾値電位の出力部をなすとともに、第１Ｎチャネル
ＭＯＳトランジスタ１０ｂのゲート電極が前記電位比較
制御回路３の出力端子に接続され、当該第１Ｎチャネル
ＭＯＳトランジスタ１０ｂにて図１のスイッチ回路５が
構成されている。
【００２３】即ち、第１ＰチャネルＭＯＳトランジスタ
１０ａと第２ＮチャネルＭＯＳトランジスタ１０ｃとに
よってインバータ回路を構成し、その出力部と入力部と
を短絡させることで論理閾値電位（Ｖｔｈｉｎｖ）を出
力し得るようになっているとともに、当該インバータ内
にスイッチをなす第１ＮチャネルＭＯＳトランジスタ１
０ｂを介挿させたものとなっている。
１０ａと第２ＮチャネルＭＯＳトランジスタ１０ｃとに
よってインバータ回路を構成し、その出力部と入力部と
を短絡させることで論理閾値電位（Ｖｔｈｉｎｖ）を出
力し得るようになっているとともに、当該インバータ内
にスイッチをなす第１ＮチャネルＭＯＳトランジスタ１
０ｂを介挿させたものとなっている。
【００２４】そして、この構成例においては、基板バイ
アス発生回路４は、第２ＮチャネルＭＯＳトランジスタ
の基板バイアス（Ｐウェル）に対して基板バイアス電位
を与えるものとなる。
アス発生回路４は、第２ＮチャネルＭＯＳトランジスタ
の基板バイアス（Ｐウェル）に対して基板バイアス電位
を与えるものとなる。
【００２５】更に、第２ＰチャネルＭＯＳトランジスタ
１０ｄを備え、そのドレイン電極が前記電位比較制御回
路３の出力端子に接続され、そのソース電極が電源電圧
の高い方の電位に接続され、そのゲート電極への入力
（リセット入力）によって、前記スイッチ回路５をなす
第１ＮチャネルＭＯＳトランジスタ１０ｂが強制的にＯ
Ｎされるように構成されている。
１０ｄを備え、そのドレイン電極が前記電位比較制御回
路３の出力端子に接続され、そのソース電極が電源電圧
の高い方の電位に接続され、そのゲート電極への入力
（リセット入力）によって、前記スイッチ回路５をなす
第１ＮチャネルＭＯＳトランジスタ１０ｂが強制的にＯ
Ｎされるように構成されている。
【００２６】上記の構成において、論理閾値電位（Ｖｔ
ｈｉｎｖ）が参照電位（Ｖｒｅｆ）よりも低い場合に
は、電位比較制御回路３の出力はＨｉｇｈ信号となり、
前記第１ＮチャネルＭＯＳトランジスタ１０ｂがＯＮ状
態となる。また、基板バイアス発生回路４が動作し、第
２ＮチャネルＭＯＳトランジスタの１０ｃのＰウェルの
電位が深くなるように基板電位（Ｖｓｕｂ）が出力され
る。その結果、第２ＮチャネルＭＯＳトランジスタ１０
ｃの閾値が高くなるので、第１ＰチャネルＭＯＳトラン
ジスタ１０ａと第２ＮチャネルＭＯＳトランジスタ１０
ｃとから成るインバータ回路の論理閾値電位（Ｖｔｈｉ
ｎｖ）が高くなる。論理閾値電位（Ｖｔｈｉｎｖ）が参
照電位（Ｖｒｅｆ）以上となると、電位比較制御回路３
の出力がＬｏｗ信号となり、基板バイアス発生回路４が
動作を停止するが、そのときの基板電位（Ｖｓｕｂ）は
保持される。更に、電位比較制御回路３の出力がＬｏｗ
信号となると、前記第１ＮチャネルＭＯＳトランジスタ
１０ｂがＯＦＦされ、前記インバータ回路において貫通
電流が流れるのが防止されることになる。
ｈｉｎｖ）が参照電位（Ｖｒｅｆ）よりも低い場合に
は、電位比較制御回路３の出力はＨｉｇｈ信号となり、
前記第１ＮチャネルＭＯＳトランジスタ１０ｂがＯＮ状
態となる。また、基板バイアス発生回路４が動作し、第
２ＮチャネルＭＯＳトランジスタの１０ｃのＰウェルの
電位が深くなるように基板電位（Ｖｓｕｂ）が出力され
る。その結果、第２ＮチャネルＭＯＳトランジスタ１０
ｃの閾値が高くなるので、第１ＰチャネルＭＯＳトラン
ジスタ１０ａと第２ＮチャネルＭＯＳトランジスタ１０
ｃとから成るインバータ回路の論理閾値電位（Ｖｔｈｉ
ｎｖ）が高くなる。論理閾値電位（Ｖｔｈｉｎｖ）が参
照電位（Ｖｒｅｆ）以上となると、電位比較制御回路３
の出力がＬｏｗ信号となり、基板バイアス発生回路４が
動作を停止するが、そのときの基板電位（Ｖｓｕｂ）は
保持される。更に、電位比較制御回路３の出力がＬｏｗ
信号となると、前記第１ＮチャネルＭＯＳトランジスタ
１０ｂがＯＦＦされ、前記インバータ回路において貫通
電流が流れるのが防止されることになる。
【００２７】また、第２ＰチャネルＭＯＳトランジスタ
１０ｄを備え、電位比較制御回路３の出力がＬｏｗ信号
の場合でも、第１ＮチャネルＭＯＳトランジスタ１０ｂ
を強制的にＯＮできるようにしている。従って、当該基
板バイアス回路の初期動作時のみならず、基板バイアス
発生回路４において図示しない保持回路（例えば、コン
デンサ）の保持電圧が低下した場合に基板バイアス発生
回路４を再び起動させる必要があるときでも、リセット
入力によって簡単に対応することができる。
１０ｄを備え、電位比較制御回路３の出力がＬｏｗ信号
の場合でも、第１ＮチャネルＭＯＳトランジスタ１０ｂ
を強制的にＯＮできるようにしている。従って、当該基
板バイアス回路の初期動作時のみならず、基板バイアス
発生回路４において図示しない保持回路（例えば、コン
デンサ）の保持電圧が低下した場合に基板バイアス発生
回路４を再び起動させる必要があるときでも、リセット
入力によって簡単に対応することができる。
【００２８】なお、スイッチ回路５がＯＦＦされて論理
閾値検出回路２の動作が停止すると第１ＰチャネルＭＯ
Ｓトランジスタ１０ａの閾値が論理閾値電位（Ｖｔｈｉ
ｎｖ）として電位比較制御回路３に入力されることにな
るが、この値は参照電位（Ｖｒｅｆ）よりも高いので、
基板バイアス発生回路４は停止したままであり、基板電
位（Ｖｓｕｂ）は保持されることになる。また、この実
施例は、当該基板バイアス回路の起動当初においては、
論理閾値電位（Ｖｔｈｉｎｖ）が参照電位（Ｖｒｅｆ）
よりも低いことを前提とした構成としているが、このよ
うな構成は、製造プロセスの変動により論理閾値出力回
路の本来的な（非バイアス状態の）論理閾値電位のばら
つきは避けることができないとして、論理閾値電位に±
αのばらつきがあるとした場合、本来的なＶｔｈｉｎｖ
＋α＜Ｖｒｅｆとなるように、素子製造条件を設定して
おくことで実現できる。
閾値検出回路２の動作が停止すると第１ＰチャネルＭＯ
Ｓトランジスタ１０ａの閾値が論理閾値電位（Ｖｔｈｉ
ｎｖ）として電位比較制御回路３に入力されることにな
るが、この値は参照電位（Ｖｒｅｆ）よりも高いので、
基板バイアス発生回路４は停止したままであり、基板電
位（Ｖｓｕｂ）は保持されることになる。また、この実
施例は、当該基板バイアス回路の起動当初においては、
論理閾値電位（Ｖｔｈｉｎｖ）が参照電位（Ｖｒｅｆ）
よりも低いことを前提とした構成としているが、このよ
うな構成は、製造プロセスの変動により論理閾値出力回
路の本来的な（非バイアス状態の）論理閾値電位のばら
つきは避けることができないとして、論理閾値電位に±
αのばらつきがあるとした場合、本来的なＶｔｈｉｎｖ
＋α＜Ｖｒｅｆとなるように、素子製造条件を設定して
おくことで実現できる。
【００２９】
【実施例２】図３に示すように、第１ＰチャネルＭＯＳ
トランジスタ１１ａと第２ＰチャネルＭＯＳトランジス
タ１１ｂと第１ＮチャネルＭＯＳトランジスタ１１ｃと
がこの順で直列接続され、第１ＰチャネルＭＯＳトラン
ジスタ１１ａのゲート電極と第１ＮチャネルＭＯＳトラ
ンジスタ１１ｃのゲート電極と第２ＰチャネルＭＯＳト
ランジスタ１１ｂのドレイン電極と第１ＮチャネルＭＯ
Ｓトランジスタ１１ｃのドレイン電極とが互いに接続さ
れて当該接続部位Ｂが前記論理閾値出力回路２における
論理閾値電位の出力部をなすとともに、第２Ｐチャネル
ＭＯＳトランジスタ１１ｂのゲート電極が前記電位比較
制御回路３の出力端子に接続され、当該第２Ｐチャネル
ＭＯＳトランジスタ１１ｂにて図１のスイッチ回路５が
構成されている。
トランジスタ１１ａと第２ＰチャネルＭＯＳトランジス
タ１１ｂと第１ＮチャネルＭＯＳトランジスタ１１ｃと
がこの順で直列接続され、第１ＰチャネルＭＯＳトラン
ジスタ１１ａのゲート電極と第１ＮチャネルＭＯＳトラ
ンジスタ１１ｃのゲート電極と第２ＰチャネルＭＯＳト
ランジスタ１１ｂのドレイン電極と第１ＮチャネルＭＯ
Ｓトランジスタ１１ｃのドレイン電極とが互いに接続さ
れて当該接続部位Ｂが前記論理閾値出力回路２における
論理閾値電位の出力部をなすとともに、第２Ｐチャネル
ＭＯＳトランジスタ１１ｂのゲート電極が前記電位比較
制御回路３の出力端子に接続され、当該第２Ｐチャネル
ＭＯＳトランジスタ１１ｂにて図１のスイッチ回路５が
構成されている。
【００３０】即ち、第１ＰチャネルＭＯＳトランジスタ
１１ａと第１ＮチャネルＭＯＳトランジスタ１１ｃとに
よってインバータ回路を構成し、その出力部と入力部と
を短絡させることで論理閾値電位（Ｖｔｈｉｎｖ）を出
力し得るようになっているとともに、当該インバータ内
にスイッチをなす第２ＰチャネルＭＯＳトランジスタ１
１ｂを介挿させたものとなっている。
１１ａと第１ＮチャネルＭＯＳトランジスタ１１ｃとに
よってインバータ回路を構成し、その出力部と入力部と
を短絡させることで論理閾値電位（Ｖｔｈｉｎｖ）を出
力し得るようになっているとともに、当該インバータ内
にスイッチをなす第２ＰチャネルＭＯＳトランジスタ１
１ｂを介挿させたものとなっている。
【００３１】そして、この構成例においては、基板バイ
アス発生回路４は、第１ＰチャネルＭＯＳトランジスタ
１１ａの基板バイアス（Ｎウェル）に対して基板バイア
ス電位を与えるものとなる。
アス発生回路４は、第１ＰチャネルＭＯＳトランジスタ
１１ａの基板バイアス（Ｎウェル）に対して基板バイア
ス電位を与えるものとなる。
【００３２】更に、第２ＮチャネルＭＯＳトランジスタ
１１ｄを備え、そのドレイン電極が前記電位比較制御回
路３の出力端子に接続され、そのソース電極が電源電圧
の低い方の電位に接続され、そのゲート電極への入力
（リセット入力）によって、前記スイッチ回路をなす第
２ＰチャネルＭＯＳトランジスタ１１ｂが強制的にＯＮ
されるように構成されている。
１１ｄを備え、そのドレイン電極が前記電位比較制御回
路３の出力端子に接続され、そのソース電極が電源電圧
の低い方の電位に接続され、そのゲート電極への入力
（リセット入力）によって、前記スイッチ回路をなす第
２ＰチャネルＭＯＳトランジスタ１１ｂが強制的にＯＮ
されるように構成されている。
【００３３】また、基板バイアス発生回路４と電位比較
制御回路３との間には反転器１２が設けられており、電
位比較制御回路３の出力がＬｏｗ信号であると、基板バ
イアス発生回路４はＨｉｇｈ信号を入力して動作を行う
ようになっている。
制御回路３との間には反転器１２が設けられており、電
位比較制御回路３の出力がＬｏｗ信号であると、基板バ
イアス発生回路４はＨｉｇｈ信号を入力して動作を行う
ようになっている。
【００３４】上記構成であれば、論理閾値電位（Ｖｔｈ
ｉｎｖ）が参照電位（Ｖｒｅｆ）よりも高い場合には、
電位比較制御回路３の出力はＬｏｗ信号となり、前記第
２ＰチャネルＭＯＳトランジスタ１１ｂがＯＮ状態とな
る。また、基板バイアス発生回路４は反転器１２からの
Ｈｉｇｈ信号を受けて動作し、第１ＰチャネルＭＯＳト
ランジスタの１１ａのＮウェルの電位が深くなるように
基板電位（Ｖｓｕｂ）が出力される。その結果、Ｐチャ
ネルＭＯＳトランジスタ１１ａの閾値が高くなるので、
第１ＰチャネルＭＯＳトランジスタ１１ａと第１Ｎチャ
ネルＭＯＳトランジスタ１１ｃとから成るインバータ回
路の論理閾値電位（Ｖｔｈｉｎｖ）が低くなる。論理閾
値電位（Ｖｔｈｉｎｖ）が参照電位（Ｖｒｅｆ）以下と
なると、電位比較制御回路３の出力がＨｉｇｈ信号とな
り、基板バイアス発生回路４は反転器１２からのＬｏｗ
信号を受けて動作を停止するが、そのときの基板電位
（Ｖｓｕｂ）は保持される。更に、電位比較制御回路３
の出力がＨｉｇｈ信号となると、前記第２ＰチャネルＭ
ＯＳトランジスタ１１ｂがＯＦＦされ、前記インバータ
回路において貫通電流が流れるのが防止されることにな
る。
ｉｎｖ）が参照電位（Ｖｒｅｆ）よりも高い場合には、
電位比較制御回路３の出力はＬｏｗ信号となり、前記第
２ＰチャネルＭＯＳトランジスタ１１ｂがＯＮ状態とな
る。また、基板バイアス発生回路４は反転器１２からの
Ｈｉｇｈ信号を受けて動作し、第１ＰチャネルＭＯＳト
ランジスタの１１ａのＮウェルの電位が深くなるように
基板電位（Ｖｓｕｂ）が出力される。その結果、Ｐチャ
ネルＭＯＳトランジスタ１１ａの閾値が高くなるので、
第１ＰチャネルＭＯＳトランジスタ１１ａと第１Ｎチャ
ネルＭＯＳトランジスタ１１ｃとから成るインバータ回
路の論理閾値電位（Ｖｔｈｉｎｖ）が低くなる。論理閾
値電位（Ｖｔｈｉｎｖ）が参照電位（Ｖｒｅｆ）以下と
なると、電位比較制御回路３の出力がＨｉｇｈ信号とな
り、基板バイアス発生回路４は反転器１２からのＬｏｗ
信号を受けて動作を停止するが、そのときの基板電位
（Ｖｓｕｂ）は保持される。更に、電位比較制御回路３
の出力がＨｉｇｈ信号となると、前記第２ＰチャネルＭ
ＯＳトランジスタ１１ｂがＯＦＦされ、前記インバータ
回路において貫通電流が流れるのが防止されることにな
る。
【００３５】また、第２ＮチャネルＭＯＳトランジスタ
１１ｄを備え、第２ＰチャネルＭＯＳトランジスタ１１
ｂを強制的にＯＮできるようにしている。従って、当該
基板バイアス回路の初期動作時のみならず、基板バイア
ス発生回路４において図示しない保持回路（例えば、コ
ンデンサ）の保持電圧が低下した場合に基板バイアス発
生回路４を再び起動させる必要があるときでも、リセッ
ト入力によって簡単に対応することができる。
１１ｄを備え、第２ＰチャネルＭＯＳトランジスタ１１
ｂを強制的にＯＮできるようにしている。従って、当該
基板バイアス回路の初期動作時のみならず、基板バイア
ス発生回路４において図示しない保持回路（例えば、コ
ンデンサ）の保持電圧が低下した場合に基板バイアス発
生回路４を再び起動させる必要があるときでも、リセッ
ト入力によって簡単に対応することができる。
【００３６】
【発明の効果】以上説明したように、この発明によれ
ば、前記論理閾値電位と参照電位とが一致した後は、前
記スイッチ回路によって前記論理閾値検出回路の貫通電
流路が遮断されるので、論理閾値検出回路の貫通電流が
なくなり、低消費電力化を図ることができる。また、ス
イッチ回路を強制的にＯＮすることができる構成であれ
ば、再び基板バイアス発生回路を動作させて所定の基板
電位を発生させることができるという効果を奏する。
ば、前記論理閾値電位と参照電位とが一致した後は、前
記スイッチ回路によって前記論理閾値検出回路の貫通電
流路が遮断されるので、論理閾値検出回路の貫通電流が
なくなり、低消費電力化を図ることができる。また、ス
イッチ回路を強制的にＯＮすることができる構成であれ
ば、再び基板バイアス発生回路を動作させて所定の基板
電位を発生させることができるという効果を奏する。
【図１】この発明の実施の形態の基板バイアス回路を示
すブロック図である。
すブロック図である。
【図２】図１の具体的回路構成の一例を示す回路図であ
る。
る。
【図３】図１の具体的回路構成の他の例を示す回路図で
ある。
ある。
【図４】インバータ回路から成る論理閾値出力を示す回
路図である。
路図である。
【図５】インバータ入力電圧とインバータ出力電圧の関
係を示すとともに、動作点および貫通電流を示したグラ
フである。
係を示すとともに、動作点および貫通電流を示したグラ
フである。
１ 参照電位出力回路 ２ 論理閾値出力回路 ３ 電位比較制御回路 ４ 基板バイアス発生回路 ５ スイッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 H01L 21/822 H01L 27/04 H03K 19/094 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (6)
- 【請求項１】 半導体基板に形成されたトランジスタで
構成され、論理閾値電位を出力する論理閾値出力回路
と、所定の参照電位を出力する参照電位出力回路と、前
記論理閾値電位と前記参照電位とを比較し、この比較結
果に応じた制御電位を出力する電位比較制御回路と、前
記制御電位を入力し、この制御電位が前記論理閾値電位
と参照電位との一致を示していない間、前記論理閾値電
位と参照電位とが一致するように半導体基板に印加する
基板電位を発生するとともに一致後にはその動作を停止
する基板バイアス発生回路と、前記制御電位を入力し、
この制御電位が前記論理閾値電位と参照電位との一致を
示したときに、前記論理閾値検出回路の貫通電流路を遮
断するスイッチ回路とを備えたことを特徴とする基板バ
イアス回路。 - 【請求項２】 前記スイッチ回路を強制的にＯＮさせる
リセット手段を備えたことを特徴とする請求項１に記載
の基板バイアス回路。 - 【請求項３】 ＰチャネルＭＯＳトランジスタと第１Ｎ
チャネルＭＯＳトランジスタと第２ＮチャネルＭＯＳト
ランジスタとがこの順で直列接続され、ＰチャネルＭＯ
Ｓトランジスタのゲート電極と第２ＮチャネルＭＯＳト
ランジスタのゲート電極とＰチャネルＭＯＳトランジス
タのドレイン電極と第１ＮチャネルＭＯＳトランジスタ
のドレイン電極とが互いに接続されて当該接続部位が前
記論理閾値出力回路における論理閾値電位の出力部をな
すとともに、第１ＮチャネルＭＯＳトランジスタのゲー
ト電極が前記電位比較制御回路の出力端子に接続され、
当該第１ＮチャネルＭＯＳトランジスタにて前記スイッ
チ回路が構成されていることを特徴とする請求項１又は
請求項２に記載の基板バイアス回路。 - 【請求項４】 第２ＰチャネルＭＯＳトランジスタを備
え、そのドレイン電極が前記電位比較制御回路の出力端
子に接続され、そのソース電極が電源電圧の高い方の電
位に接続され、そのゲート電極への入力に応じて前記ス
イッチ回路をなす第１ＮチャネルＭＯＳトランジスタが
強制的にＯＮされるように構成されていることを特徴と
する請求項３に記載の基板バイアス回路。 - 【請求項５】 第１ＰチャネルＭＯＳトランジスタと第
２ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタとがこの順で直列接続され、第１Ｐチャネル
ＭＯＳトランジスタのゲート電極とＮチャネルＭＯＳト
ランジスタのゲート電極と第２ＰチャネルＭＯＳトラン
ジスタのドレイン電極とＮチャネルＭＯＳトランジスタ
のドレイン電極とが互いに接続されて当該接続部位が前
記論理閾値出力回路における論理閾値電位の出力部をな
すとともに、第２ＰチャネルＭＯＳトランジスタのゲー
ト電極が前記電位比較制御回路の出力端子に接続され、
当該第２ＰチャネルＭＯＳトランジスタにて前記スイッ
チ回路が構成されていることを特徴とする請求項１又は
請求項２に記載の基板バイアス回路。 - 【請求項６】 第２ＮチャネルＭＯＳトランジスタを備
え、そのドレイン電極が前記電位比較制御回路の出力端
子に接続され、そのソース電極が電源電圧の低い方の電
位に接続され、そのゲート電極への入力に応じて前記ス
イッチ回路をなす第２ＰチャネルＭＯＳトランジスタが
強制的にＯＮされるように構成されていることを特徴と
する請求項５に記載の基板バイアス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09093721A JP3135859B2 (ja) | 1997-04-11 | 1997-04-11 | 基板バイアス回路 |
| US09/056,748 US6075404A (en) | 1997-04-11 | 1998-04-08 | Substrate biasing circuit and semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09093721A JP3135859B2 (ja) | 1997-04-11 | 1997-04-11 | 基板バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289580A JPH10289580A (ja) | 1998-10-27 |
| JP3135859B2 true JP3135859B2 (ja) | 2001-02-19 |
Family
ID=14090285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09093721A Expired - Fee Related JP3135859B2 (ja) | 1997-04-11 | 1997-04-11 | 基板バイアス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6075404A (ja) |
| JP (1) | JP3135859B2 (ja) |
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| EP4033664B1 (en) | 2020-11-25 | 2024-01-10 | Changxin Memory Technologies, Inc. | Potential generation circuit, inverter, delay circuit, and logic gate circuit |
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Also Published As
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| JPH10289580A (ja) | 1998-10-27 |
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