JP3311751B2 - 低電力型電圧感知回路 - Google Patents
低電力型電圧感知回路Info
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- JP3311751B2 JP3311751B2 JP50994492A JP50994492A JP3311751B2 JP 3311751 B2 JP3311751 B2 JP 3311751B2 JP 50994492 A JP50994492 A JP 50994492A JP 50994492 A JP50994492 A JP 50994492A JP 3311751 B2 JP3311751 B2 JP 3311751B2
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Description
【発明の詳細な説明】 技術分野 本発明は、電圧感知回路、とりわけ、低電力型電圧感
知回路に関する。低電力型電圧感知回路は、データを記
憶する電気的不揮発性記憶装置アレイと、不揮発性記憶
装置アレイからのデータの或る部分を受容するための電
気的揮発性記憶装置アレイとを具える単一の集積回路モ
ジュールと共に用いられる。
知回路に関する。低電力型電圧感知回路は、データを記
憶する電気的不揮発性記憶装置アレイと、不揮発性記憶
装置アレイからのデータの或る部分を受容するための電
気的揮発性記憶装置アレイとを具える単一の集積回路モ
ジュールと共に用いられる。
発明の背景 電圧感知回路は、当業者では周知である。典型的に
は、これらの回路は集積回路装置の中で用いられる。
「パワーアップ（power up）」モードと呼ぶ１つの作動
形態において、電圧感知回路は、入力電圧信号を受容
し、入力電圧信号が最低しきい値を超えた時に出力電圧
信号を発生する。これより前、入力電圧信号がしきい値
よりも低い時には、電圧感知回路は出力電圧信号を発生
しない。出力電圧信号を、回路の或る臨界部分を不能化
して、電圧レベル又は系雑音の何れかに起因して回路が
不確実な状態に陥るのを回避すべく用いることができ
る。集積回路モジュールが記憶装置アレイで構成される
多くの用途において、この事柄は、記憶装置アレイに記
憶されるデータの一貫性を保護するために極めて重大で
ある。
は、これらの回路は集積回路装置の中で用いられる。
「パワーアップ（power up）」モードと呼ぶ１つの作動
形態において、電圧感知回路は、入力電圧信号を受容
し、入力電圧信号が最低しきい値を超えた時に出力電圧
信号を発生する。これより前、入力電圧信号がしきい値
よりも低い時には、電圧感知回路は出力電圧信号を発生
しない。出力電圧信号を、回路の或る臨界部分を不能化
して、電圧レベル又は系雑音の何れかに起因して回路が
不確実な状態に陥るのを回避すべく用いることができ
る。集積回路モジュールが記憶装置アレイで構成される
多くの用途において、この事柄は、記憶装置アレイに記
憶されるデータの一貫性を保護するために極めて重大で
ある。
電圧感知回路はまた、「パワーダウン（power dow
n）」作動形態でも作動する。パワーダウン作動形態に
おいては、入力電圧信号が最低しきい値レベルよりも低
くなると、電圧感知回路によって電圧感知回路の出力電
圧信号が０に下げられることにより、電源電圧が最低し
きい値レベルよりも下がった時に回路の幾つかの重要部
分が不能化され、低い電圧レベル又は系雑音に起因して
記憶装置アレイの中に記憶される記憶の状態に不確実さ
が生じるのを回避する。
n）」作動形態でも作動する。パワーダウン作動形態に
おいては、入力電圧信号が最低しきい値レベルよりも低
くなると、電圧感知回路によって電圧感知回路の出力電
圧信号が０に下げられることにより、電源電圧が最低し
きい値レベルよりも下がった時に回路の幾つかの重要部
分が不能化され、低い電圧レベル又は系雑音に起因して
記憶装置アレイの中に記憶される記憶の状態に不確実さ
が生じるのを回避する。
電圧感知回路は当業界では周知であるが、典型的には
これらの電圧感知回路は動作の際に過大な電力を消費し
ていた。集積の水準が高くなり、電池作動式ノートブッ
ク型コンピュータのような、集積回路の低電力消費での
用法が現れるにつれて、電圧感知回路の電力消費をより
少なくすることが望まれるようになった。
これらの電圧感知回路は動作の際に過大な電力を消費し
ていた。集積の水準が高くなり、電池作動式ノートブッ
ク型コンピュータのような、集積回路の低電力消費での
用法が現れるにつれて、電圧感知回路の電力消費をより
少なくすることが望まれるようになった。
発明の概要 従って、本発明では、入力電圧信号を受けて出力電圧
信号を発生させる電圧感知回路が開示される。電圧感知
回路は感知ノードを有する。第１導電型、即ち、Ｐ型モ
ストランジスタの第１トランジスタ装置は、２端及び１
ゲートを有する。入力電圧信号を受けるように第１トラ
ンジスタ装置の一方端が接続される。感知ノードに感知
信号を与えるように他方端が感知ノードと接続される。
同回路は、入力電圧信号を受けて、入力電圧信号より低
い電圧の第１電圧信号を発生させる値をも有する。Ｐ型
モストランジスタの第２トランジスタ装置は、同様に２
端及び１ゲートを有し、第１電圧信号を受けるように一
方端が接続される。第１電圧源が第１及び第２トランジ
スタ装置のゲートと接続される。第２導電型、即ち、Ｎ
型モストランジスタの第３トランジスタ装置が２端及び
１ゲートを有する。その一方端が感知ノードと接続さ
れ、ゲートが第２トランジスタ装置の他方端と接続され
る。第２電圧源が第３トランジスタ装置の他方端と接続
される。感知信号を受けてそれに応答して出力電圧信号
を発生させるドライバが前記感知ノードと接続される。
信号を発生させる電圧感知回路が開示される。電圧感知
回路は感知ノードを有する。第１導電型、即ち、Ｐ型モ
ストランジスタの第１トランジスタ装置は、２端及び１
ゲートを有する。入力電圧信号を受けるように第１トラ
ンジスタ装置の一方端が接続される。感知ノードに感知
信号を与えるように他方端が感知ノードと接続される。
同回路は、入力電圧信号を受けて、入力電圧信号より低
い電圧の第１電圧信号を発生させる値をも有する。Ｐ型
モストランジスタの第２トランジスタ装置は、同様に２
端及び１ゲートを有し、第１電圧信号を受けるように一
方端が接続される。第１電圧源が第１及び第２トランジ
スタ装置のゲートと接続される。第２導電型、即ち、Ｎ
型モストランジスタの第３トランジスタ装置が２端及び
１ゲートを有する。その一方端が感知ノードと接続さ
れ、ゲートが第２トランジスタ装置の他方端と接続され
る。第２電圧源が第３トランジスタ装置の他方端と接続
される。感知信号を受けてそれに応答して出力電圧信号
を発生させるドライバが前記感知ノードと接続される。
図面の簡単な説明 図１は、本発明の電圧感知回路の概略回路図である。
図2a及び図2bは、図１中に「電圧基準１」として指示
されるブロックの中に示される回路についての２つの実
施例である。
されるブロックの中に示される回路についての２つの実
施例である。
図３は、図１中に「電圧基準２」として指示されるブ
ロックの中に示される回路についての実施例の概略回路
図である。
ロックの中に示される回路についての実施例の概略回路
図である。
図4a及び図4bは、図１中に示される装置の電圧降下回
路部の２つの実施例である。
路部の２つの実施例である。
図5a及び図5bは、図１中に示される装置の駆動部の２
つの実施例である。
つの実施例である。
図６は、本発明の電気的不揮発性記憶装置アレイ及び
電圧感知回路を有する単一の集積回路モジュールの概略
ブロック図である。
電圧感知回路を有する単一の集積回路モジュールの概略
ブロック図である。
図面の詳細な説明 図１を参照すると、本発明の電圧感知回路10の概略回
路ブロック図が示されている。電圧感知回路10では、入
力電圧信号12が受容され、出力電圧信号13が発生され
る。電圧感知回路10は、感知信号を発生する感知ノード
15から成る。感知信号は、出力電圧信号13を生成する駆
動回路60に供給される。
路ブロック図が示されている。電圧感知回路10では、入
力電圧信号12が受容され、出力電圧信号13が発生され
る。電圧感知回路10は、感知信号を発生する感知ノード
15から成る。感知信号は、出力電圧信号13を生成する駆
動回路60に供給される。
電圧感知回路10には、好ましい実施例においてはＰ型
金属酸化膜トランジスタとして示されている第１トラン
ジスタ14が具えられている。トランジスタ14には、14a
及び14bとして指示される２つの端と、14gとして指示さ
れるゲートとが具えられている。従米型の金属酸化膜ト
ランジスタでは、これらの２つの端はソース及びドレー
ンである。しかし、当明細書中で叙述される第１トラン
ジスタ14及びその他の総てのトランジスタはソース及び
ドレーンが互換できる点で対称であるので、各トランジ
スタに関して２つの端とゲートとが具えられているとし
て指示するに止める。２つの端の１つ、第１トランジス
タ14の14aは、入力電圧信号12を受容すべく接続され
る。他端14bは、感知信号を感知ノード15に与えるべく
感知ノード15に接続される。第１の電圧基準30について
は以下で更に詳細に示すが、これにより第１の電圧が第
１トランジスタ14のゲート14gに供給される。
金属酸化膜トランジスタとして示されている第１トラン
ジスタ14が具えられている。トランジスタ14には、14a
及び14bとして指示される２つの端と、14gとして指示さ
れるゲートとが具えられている。従米型の金属酸化膜ト
ランジスタでは、これらの２つの端はソース及びドレー
ンである。しかし、当明細書中で叙述される第１トラン
ジスタ14及びその他の総てのトランジスタはソース及び
ドレーンが互換できる点で対称であるので、各トランジ
スタに関して２つの端とゲートとが具えられているとし
て指示するに止める。２つの端の１つ、第１トランジス
タ14の14aは、入力電圧信号12を受容すべく接続され
る。他端14bは、感知信号を感知ノード15に与えるべく
感知ノード15に接続される。第１の電圧基準30について
は以下で更に詳細に示すが、これにより第１の電圧が第
１トランジスタ14のゲート14gに供給される。
入力電圧信号12もまた、電圧降下回路40に供給される
が、これについても以下で更に詳細に叙述する。電圧降
下回路40によって、入力電圧信号12が受容され、入力電
圧信号12よりも低い電圧の第１の電圧信号が発生され
る。
が、これについても以下で更に詳細に叙述する。電圧降
下回路40によって、入力電圧信号12が受容され、入力電
圧信号12よりも低い電圧の第１の電圧信号が発生され
る。
電圧感知回路10はまた、第２のＰ型金属酸化膜トラン
ジスタ16をも含む。第２トランジスタ16もまた、それぞ
れ16a、16b、及び16gとして指示される、２つの端及び
ゲートを具えている。第２トランジスタ16の１端16b
は、電圧降下回路40に接続され、第１電圧基準を電圧降
下回路40から受容する。第２トランジスタ16のゲート16
gは、電圧基準１回路30に接続され、第１電圧源を電圧
基準１回路30から受容する。
ジスタ16をも含む。第２トランジスタ16もまた、それぞ
れ16a、16b、及び16gとして指示される、２つの端及び
ゲートを具えている。第２トランジスタ16の１端16b
は、電圧降下回路40に接続され、第１電圧基準を電圧降
下回路40から受容する。第２トランジスタ16のゲート16
gは、電圧基準１回路30に接続され、第１電圧源を電圧
基準１回路30から受容する。
最後に、電圧感知回路10は、第３のＮ型金属酸化膜ト
ランジスタ18から成る。第３トランジスタ18は、２つの
端及びゲートを具えている。これらはそれぞれ、18a、1
8b、及び18gとして指示されている。第３トランジスタ1
8の１端18aは、感知ノード15に接続される。第３トラン
ジスタ18のゲート18gは、第２トランジスタ16の第２の
端16aに接続される。第３トランジスタ18の他端18bは、
電圧基準２回路50に接続される。以下で更に詳細に示す
電圧基準２回路50によって、第２の電圧源が第３トラン
ジスタ18の第２の端18bに供給される。
ランジスタ18から成る。第３トランジスタ18は、２つの
端及びゲートを具えている。これらはそれぞれ、18a、1
8b、及び18gとして指示されている。第３トランジスタ1
8の１端18aは、感知ノード15に接続される。第３トラン
ジスタ18のゲート18gは、第２トランジスタ16の第２の
端16aに接続される。第３トランジスタ18の他端18bは、
電圧基準２回路50に接続される。以下で更に詳細に示す
電圧基準２回路50によって、第２の電圧源が第３トラン
ジスタ18の第２の端18bに供給される。
図１に示す電圧感知回路10ではまた、ゲートが感知ノ
ード15に接続され、２つの端が電圧基準２回路50に接続
されているＮ型金属酸化膜トランジスタ20も示されてい
るが、このトランジスタは本発明とは関連はない。この
トランジスタの機能は、負荷容量をノード15に付加して
Vinからノード15への電圧結合を低減することである。
ード15に接続され、２つの端が電圧基準２回路50に接続
されているＮ型金属酸化膜トランジスタ20も示されてい
るが、このトランジスタは本発明とは関連はない。この
トランジスタの機能は、負荷容量をノード15に付加して
Vinからノード15への電圧結合を低減することである。
図2aを参照すると、電圧基準１回路30の１つの実施例
が示されている。１つの実施例30aにおいて、電圧基準
１は単純に接地接続である。ゲート14g及び16gに供給さ
れる第１の電圧源は、単純に接地電圧である。
が示されている。１つの実施例30aにおいて、電圧基準
１は単純に接地接続である。ゲート14g及び16gに供給さ
れる第１の電圧源は、単純に接地電圧である。
図2bを参照すると、電圧基準１回路30のもう１つの実
施例が示されている。この実施例において、電圧基準１
回路30は、入力電圧信号を受容すべく１端を接続した第
５のＰ型金属酸化膜トランジスタ32から成る。第５トラ
ンジスタ32のゲート32gは、第５トランジスタ32の他端3
2bに接続される。第６のトランジスタ34もまた、Ｐ型金
属酸化膜トランジスタである。第６トランジスタ34のゲ
ート34gは、第６トランジスタ34の１端34bに接続され、
接地電位に接続される。第６トランジスタ34の他端34a
は、第５トランジスタ32の他端32bに接続され、ゲート1
4g及び16gに対する第１電圧源として供給される。
施例が示されている。この実施例において、電圧基準１
回路30は、入力電圧信号を受容すべく１端を接続した第
５のＰ型金属酸化膜トランジスタ32から成る。第５トラ
ンジスタ32のゲート32gは、第５トランジスタ32の他端3
2bに接続される。第６のトランジスタ34もまた、Ｐ型金
属酸化膜トランジスタである。第６トランジスタ34のゲ
ート34gは、第６トランジスタ34の１端34bに接続され、
接地電位に接続される。第６トランジスタ34の他端34a
は、第５トランジスタ32の他端32bに接続され、ゲート1
4g及び16gに対する第１電圧源として供給される。
図３を参照すると、電圧基準２回路50の１つの実施例
が示されている。好ましい実施例において、回路50に対
する電圧基準によって生成される第２の電圧源は、単純
に接地電位である。
が示されている。好ましい実施例において、回路50に対
する電圧基準によって生成される第２の電圧源は、単純
に接地電位である。
図4aを参照すると、電圧降下回路40の１つの実施例が
示されている。図4aに示す実施例において、電圧降下回
路40は、第７のトランジスタ42aから成る。第７トラン
ジスタ42aは、ゲートを自身の１端に接合するＰ型金属
酸化膜トランジスタであり、第２トランジスタ16のノー
ド16bにも供給される。第７トランジスタ42aの他端は、
入力電圧信号を受容すべく接続される。
示されている。図4aに示す実施例において、電圧降下回
路40は、第７のトランジスタ42aから成る。第７トラン
ジスタ42aは、ゲートを自身の１端に接合するＰ型金属
酸化膜トランジスタであり、第２トランジスタ16のノー
ド16bにも供給される。第７トランジスタ42aの他端は、
入力電圧信号を受容すべく接続される。
図4bを参照すると、電圧降下回路40のもう１つの実施
例が示されている。この実施例においては、複数のＰ型
金属酸化膜トランジスタ42a及び42bが直列に接続され
る。１つのトランジスタ42aの１端は、もう１つのトラ
ンジスタ42bの他端に接続される。トランジスタ42a及び
42bのゲートの各々は、２つの端の１つにそれぞれ接続
される。
例が示されている。この実施例においては、複数のＰ型
金属酸化膜トランジスタ42a及び42bが直列に接続され
る。１つのトランジスタ42aの１端は、もう１つのトラ
ンジスタ42bの他端に接続される。トランジスタ42a及び
42bのゲートの各々は、２つの端の１つにそれぞれ接続
される。
以下に、電圧感知回路10の動作について、電圧基準１
回路30を単純に接地電圧にし、電圧降下回路40を単純に
図4aの実施例の形にした状態で説明する。パワーアップ
作動状態において、入力電圧信号12が増加し始める時、
第１トランジスタ14は、入力電圧信号12又はVinが第１
トランジスタ14のしきい値を超えるまで非動作状態であ
る。したがって、Vinが０と第１トランジスタ14のしき
い値以下との間にある機間、ノード15での感知信号は接
地電位のままに留まる。これに加えて、ノード16bは、
電圧降下回路40によって生じる電圧降下を受け、常にV
inの電位以下になる。図4aに示す回路で示される電圧降
下回路40の実施例においては、ノード16bでの電圧は、V
inから第７トランジスタ42aのしきい値を減じた値とな
る。ノード15を接地電位にした状態では、第２及び第３
トランジスタ16及び18もまた、それぞれ非動作状態であ
る。
回路30を単純に接地電圧にし、電圧降下回路40を単純に
図4aの実施例の形にした状態で説明する。パワーアップ
作動状態において、入力電圧信号12が増加し始める時、
第１トランジスタ14は、入力電圧信号12又はVinが第１
トランジスタ14のしきい値を超えるまで非動作状態であ
る。したがって、Vinが０と第１トランジスタ14のしき
い値以下との間にある機間、ノード15での感知信号は接
地電位のままに留まる。これに加えて、ノード16bは、
電圧降下回路40によって生じる電圧降下を受け、常にV
inの電位以下になる。図4aに示す回路で示される電圧降
下回路40の実施例においては、ノード16bでの電圧は、V
inから第７トランジスタ42aのしきい値を減じた値とな
る。ノード15を接地電位にした状態では、第２及び第３
トランジスタ16及び18もまた、それぞれ非動作状態であ
る。
入力電圧信号12が第１トランジスタ14のしきい値を超
えると、第１トランジスタ14は動作状態になる。これに
より、ノード15又は感知信号が充電され、入力電圧信号
12又はVinの電圧にまで達する。Vinがトランジスタ14の
しきい値よりもやや高い状態では、第２及び第３トラン
ジスタ16及び18はそれぞれ依然として非動作状態であ
る。
えると、第１トランジスタ14は動作状態になる。これに
より、ノード15又は感知信号が充電され、入力電圧信号
12又はVinの電圧にまで達する。Vinがトランジスタ14の
しきい値よりもやや高い状態では、第２及び第３トラン
ジスタ16及び18はそれぞれ依然として非動作状態であ
る。
Vinが第７トランジスタ42aのしきい値を超えると、ノ
ード16bは接地電位と同電位か、或いは接地電位よりも
高くなる。これにより、第２トランジスタ16が動作状態
にされ、やや正の電位が第３トランジスタ18のゲート18
gに供給されるようになる。これにより、第３トランジ
スタ18が動作状態にされる。以下で論考するように、第
１及び第３トランジスタ14及び18は動作状態にされる
が、ノード15での電圧又は感知信号は実質的にVinに保
持され続ける。これは、好ましい実施例において、第１
トランジスタ14が、チャネル長よりも大きいチャネル幅
の電界効果トランジスタであることによる。これとは対
照的に、第３トランジスタ18では、チャネル長がチャネ
ル幅よりも大きい。第１トランジスタ14のチャネル幅が
第３トランジスタ18のチャネル幅よりも大きいので、第
１トランジスタ14はより大きな電流を通過させる点で
「より強い」。したがって、ノード15での電圧は、実質
的に入力電圧信号12の電圧に維持される。
ード16bは接地電位と同電位か、或いは接地電位よりも
高くなる。これにより、第２トランジスタ16が動作状態
にされ、やや正の電位が第３トランジスタ18のゲート18
gに供給されるようになる。これにより、第３トランジ
スタ18が動作状態にされる。以下で論考するように、第
１及び第３トランジスタ14及び18は動作状態にされる
が、ノード15での電圧又は感知信号は実質的にVinに保
持され続ける。これは、好ましい実施例において、第１
トランジスタ14が、チャネル長よりも大きいチャネル幅
の電界効果トランジスタであることによる。これとは対
照的に、第３トランジスタ18では、チャネル長がチャネ
ル幅よりも大きい。第１トランジスタ14のチャネル幅が
第３トランジスタ18のチャネル幅よりも大きいので、第
１トランジスタ14はより大きな電流を通過させる点で
「より強い」。したがって、ノード15での電圧は、実質
的に入力電圧信号12の電圧に維持される。
更に、第３トランジスタ18を第１トランジスタ14より
も「より弱く」することによって、第１及び第３トラン
ジスタ14及び18のそれぞれを通る直流電流通路が狭まる
ことにより、電力消費が節減される。
も「より弱く」することによって、第１及び第３トラン
ジスタ14及び18のそれぞれを通る直流電流通路が狭まる
ことにより、電力消費が節減される。
感知ノード15が最大入力電圧信号12に一旦達すると、
駆動回路60によって出力電圧信号13が発生される。
駆動回路60によって出力電圧信号13が発生される。
本発明の電圧感知回路10のパワーダウン作動形態の間
での動作において、Vinが第１トランジスタ14のしきい
値よりも高い限り、ノード15での電圧は高電位に留ま
る。しかし、Vinが第１トランジスタ14のしきい値より
も低くなると直ちに第１トランジスタ14は非動作状態に
なる。しかし、第３トランジスタ18は導通状態に留ま
る。かくして、ノード15での電圧は第３トランジスタ18
の導通作用によって引き下げられる。
での動作において、Vinが第１トランジスタ14のしきい
値よりも高い限り、ノード15での電圧は高電位に留ま
る。しかし、Vinが第１トランジスタ14のしきい値より
も低くなると直ちに第１トランジスタ14は非動作状態に
なる。しかし、第３トランジスタ18は導通状態に留ま
る。かくして、ノード15での電圧は第３トランジスタ18
の導通作用によって引き下げられる。
これに加えて、Vinが下がり続けて第７トランジスタ4
2aのしきい値以下になると、ノード16bでの電圧は隔離
される。これにより、ゲート18gでの電圧が隔離される
ことになる。ノード18gでの電圧は正電位であるので、
この電圧により第３トランジスタ18が動作状態にされ続
けて、これによりノード15での電圧が更に引き下げられ
る。ノード16b及び18gが隔離されているので、たとえV
inが０にまで下がっても、第７トランジスタ42aが非導
通状態であることが作用して、第３トランジスタ18のゲ
ートに印加される正電圧によって、第１トランジスタ14
が非動作状態にされると、ノード15の接地電位への放電
が加速される。これにより、パワーアップ及びパワーダ
ウン順序の間でのトリガ電圧とヒステリシスが低減され
る。Ｐ型金属酸化膜の第２トランジスタ16をＮ井戸（Ｎ
−well）工程で製作する場合には、Ｎ井戸をVinに接合
する。ここでノード16b及び18gを、第２トランジスタ16
のソース及びドレーンとＮ井戸との間に形成されるダイ
オードを介してVinに接続する。この場合、ノード18gが
１ダイオードしきい値だけVinよりも高くなることによ
り、ノード15の放電が加速される。
2aのしきい値以下になると、ノード16bでの電圧は隔離
される。これにより、ゲート18gでの電圧が隔離される
ことになる。ノード18gでの電圧は正電位であるので、
この電圧により第３トランジスタ18が動作状態にされ続
けて、これによりノード15での電圧が更に引き下げられ
る。ノード16b及び18gが隔離されているので、たとえV
inが０にまで下がっても、第７トランジスタ42aが非導
通状態であることが作用して、第３トランジスタ18のゲ
ートに印加される正電圧によって、第１トランジスタ14
が非動作状態にされると、ノード15の接地電位への放電
が加速される。これにより、パワーアップ及びパワーダ
ウン順序の間でのトリガ電圧とヒステリシスが低減され
る。Ｐ型金属酸化膜の第２トランジスタ16をＮ井戸（Ｎ
−well）工程で製作する場合には、Ｎ井戸をVinに接合
する。ここでノード16b及び18gを、第２トランジスタ16
のソース及びドレーンとＮ井戸との間に形成されるダイ
オードを介してVinに接続する。この場合、ノード18gが
１ダイオードしきい値だけVinよりも高くなることによ
り、ノード15の放電が加速される。
上述の事柄から分かるように、「パワーアップ」又は
「パワーダウン」作動形態をトリガするしきい値は、第
１トランジスタ14のしきい値によって決定される。この
しきい値を、第１トランジスタ14のゲートに対するバイ
アスを適切に変更することによって変更することができ
る。かくして、図2bを参照すると、電圧基準１回路30の
もう１つの実施例が示されている。この実施例におい
て、電圧は、Vinが第５のトランジスタ32のしきい値を
超えるまでゲート14gに対して印加されないようになっ
ている。その後、ゲート14g上の電圧は概ね第６トラン
ジスタ34のしきい値となる。第１トランジスタ14を動作
状態にするには、Vinが第１トランジスタ14のしきい値
電圧とゲート14gに印加される電圧との合計を概ね超え
なければならない。かくして、図2bに示す実施例に関し
ては、第１トランジスタ14を動作状態にする「トリガ」
電圧は、概ね第１トランジスタ14のしきい値と第６トラ
ンジスタ34のしきい値との合計である。第１トランジス
タ14のゲートを適切にバイアスすることによって、トリ
ガ電圧又はしきい値電圧を変更することができる。
「パワーダウン」作動形態をトリガするしきい値は、第
１トランジスタ14のしきい値によって決定される。この
しきい値を、第１トランジスタ14のゲートに対するバイ
アスを適切に変更することによって変更することができ
る。かくして、図2bを参照すると、電圧基準１回路30の
もう１つの実施例が示されている。この実施例におい
て、電圧は、Vinが第５のトランジスタ32のしきい値を
超えるまでゲート14gに対して印加されないようになっ
ている。その後、ゲート14g上の電圧は概ね第６トラン
ジスタ34のしきい値となる。第１トランジスタ14を動作
状態にするには、Vinが第１トランジスタ14のしきい値
電圧とゲート14gに印加される電圧との合計を概ね超え
なければならない。かくして、図2bに示す実施例に関し
ては、第１トランジスタ14を動作状態にする「トリガ」
電圧は、概ね第１トランジスタ14のしきい値と第６トラ
ンジスタ34のしきい値との合計である。第１トランジス
タ14のゲートを適切にバイアスすることによって、トリ
ガ電圧又はしきい値電圧を変更することができる。
第３トランジスタ18への駆動力を更に低減するため、
単一のＰ型金属酸化膜ダイオードとして作用している第
４トランジスタ42aを、図4bに示すように直列にした２
つのＰ型金属酸化膜ダイオードで置換することができ
る。図4bを参照すると、２つのＰ型金属酸化膜トランジ
スタ42a及び42bが、各々ゲートをそれぞれの端の１つに
接続した状態で示されている。２つのトランジスタ42a
及び42bを直列に接続することによって、これらの２つ
のトランジスタを横切ってより大きな電圧降下が与えら
れる。
単一のＰ型金属酸化膜ダイオードとして作用している第
４トランジスタ42aを、図4bに示すように直列にした２
つのＰ型金属酸化膜ダイオードで置換することができ
る。図4bを参照すると、２つのＰ型金属酸化膜トランジ
スタ42a及び42bが、各々ゲートをそれぞれの端の１つに
接続した状態で示されている。２つのトランジスタ42a
及び42bを直列に接続することによって、これらの２つ
のトランジスタを横切ってより大きな電圧降下が与えら
れる。
図5a及び5bを参照すると、駆動装置回路60の２つの異
なる実施例が示されている。駆動装置回路60を、図5bに
示すように、或いは図5aに示す２つの直列の逆変換器の
ように、単純に逆変換器で構成することもできる。これ
らの逆変換器は当業界では周知である。
なる実施例が示されている。駆動装置回路60を、図5bに
示すように、或いは図5aに示す２つの直列の逆変換器の
ように、単純に逆変換器で構成することもできる。これ
らの逆変換器は当業界では周知である。
好ましい実施例において、上述したトランジスタは、
以下のチャネル長（Ｌ）及びチャネル幅（Ｗ）を具えて
いる。すなわち、 である。
以下のチャネル長（Ｌ）及びチャネル幅（Ｗ）を具えて
いる。すなわち、 である。
本発明の電圧感知回路10を、電気的消去書込み可能記
憶装置アレイ82を具える単一の集積回路モジュール80の
中で用いて、他の周辺回路84と交信させることができ
る。これについては、図６に示されている。かかる用途
においては、本発明の電圧感知回路10によって、パワー
アップの期間中、電圧Vinが少なくとも最低しきい値レ
ベルに達するまで、プログラム化回路モジュール90がプ
ログラム化作動形態に入ることが阻止される。これによ
り、電気的消去プログラム化可能記憶装置アレイ82が、
系が極端に雑音状態にあるパワーアップ及びパワーダウ
ン作動形態期間中に誤ってプログラム化されないことが
保証される。
憶装置アレイ82を具える単一の集積回路モジュール80の
中で用いて、他の周辺回路84と交信させることができ
る。これについては、図６に示されている。かかる用途
においては、本発明の電圧感知回路10によって、パワー
アップの期間中、電圧Vinが少なくとも最低しきい値レ
ベルに達するまで、プログラム化回路モジュール90がプ
ログラム化作動形態に入ることが阻止される。これによ
り、電気的消去プログラム化可能記憶装置アレイ82が、
系が極端に雑音状態にあるパワーアップ及びパワーダウ
ン作動形態期間中に誤ってプログラム化されないことが
保証される。
本発明の電圧感知回路10には多くの利点がある。その
第１は、しきい値電圧又はトリガ電圧が、ゲートのバイ
アス電圧をも変化可能にした単一のトランジスタしきい
値に依存的にされることである。これに加えて、本発明
の電圧感知回路10の動作における直流電流が、第１トラ
ンジスタ14及び第３トランジスタ18の通路を介して流
れ、非常に微小なプルダウンを持つ第３トランジスタ18
を用いることによって極端に低くなることである。図2b
中に示す実施例に関しては、第５及び第６トランジスタ
32及び34のそれぞれによって与えられる直流通路を極端
に抵抗性にすることができることにより、非常に微小な
プルダウンを持つ第３トランジスタ18を用いることによ
って低い電流導通性が得られる。最後に、第３トランジ
スタ18を、パワーアップ作動形態の間及び正常動作の
間、Vinよりも低い電圧にバイアスして電流を低減でき
ることである。第３トランジスタ18に対するゲートを、
パワーアップ作動形態の間、Vinよりも高い電圧にバイ
アスして、トリガ過程を加速し、トリガ電圧のヒステリ
シスを最少化することができる。
第１は、しきい値電圧又はトリガ電圧が、ゲートのバイ
アス電圧をも変化可能にした単一のトランジスタしきい
値に依存的にされることである。これに加えて、本発明
の電圧感知回路10の動作における直流電流が、第１トラ
ンジスタ14及び第３トランジスタ18の通路を介して流
れ、非常に微小なプルダウンを持つ第３トランジスタ18
を用いることによって極端に低くなることである。図2b
中に示す実施例に関しては、第５及び第６トランジスタ
32及び34のそれぞれによって与えられる直流通路を極端
に抵抗性にすることができることにより、非常に微小な
プルダウンを持つ第３トランジスタ18を用いることによ
って低い電流導通性が得られる。最後に、第３トランジ
スタ18を、パワーアップ作動形態の間及び正常動作の
間、Vinよりも低い電圧にバイアスして電流を低減でき
ることである。第３トランジスタ18に対するゲートを、
パワーアップ作動形態の間、Vinよりも高い電圧にバイ
アスして、トリガ過程を加速し、トリガ電圧のヒステリ
シスを最少化することができる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−104290（ＪＰ，Ａ) 特開 昭62−43714（ＪＰ，Ａ) 特開 昭61−117794（ＪＰ，Ａ) 特開 昭61−257017（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 G11C 11/4063 H03K 5/003
Claims (20)
- 【請求項１】入力電圧信号を受けて出力電圧信号を発生
させる電圧感知回路であって、 感知ノードと、 ２端及び１ゲートを有する第１導電型の第１トランジス
タ装置であって、前記入力電圧信号を受けるように一方
端が接続され、前記感知ノードに感知信号を与えるため
に他方端が該感知ノードと接続される第１トランジスタ
装置と、 前記入力電圧信号を受けて、該入力電圧信号より低い電
圧の第１電圧信号を発生させる装置と、 ２端及び１ゲートを有する第１導電型の第２トランジス
タ装置であって、一方端が前記第１電圧信号を受けるよ
うに接続される第２トランジスタ装置と、 前記第１及び第２トランジスタ装置の前記ゲートと接続
される第１電圧源と、 ２端及び１ゲートを有する第２導電型の第３トランジス
タ装置であって、一方端が前記感知ノードと接続され、
前記ゲートが前記第２トランジスタ装置の他方端と接続
される第３トランジスタ装置と、 前記第３トランジスタ装置の他方端と接続される第２電
圧源と、 前記感知信号を受けてそれに応答して前記出力電圧信号
を発生させる、前記感知ノードと接続されるドライバと
から成る電圧感知回路。 - 【請求項２】前記第２電圧源が接地である、請求項１の
回路。 - 【請求項３】前記第１電圧源が接地である、請求項１の
回路。 - 【請求項４】前記入力及び出力電圧信号が正電圧信号で
ある、請求項１の回路。 - 【請求項５】第１導電型の前記第１及び第２トランジス
タ装置がＰ型モストランジスタである、請求項４の回
路。 - 【請求項６】第２導電型の前記第３トランジスタ装置が
Ｎ型モストランジスタである、請求項５の回路。 - 【請求項７】前記第１電圧源を発生させる装置をさらに
含む、請求項４の回路。 - 【請求項８】前記第１電圧源を発生させる装置が、 ２端及び１ゲートを有する第１導電型の第４トランジス
タ装置であって、一方端が前記入力電圧信号受け、他方
端が前記ゲートと接続され、該他方端が前記第１電圧源
を与える第４トランジスタ装置と、 ２端及び１ゲートを有する第１導電型の第５トランジス
タ装置であって、一方端が前記第４トランジスタ装置の
前記他方端と接続され、他方端が前記ゲートと接続さ
れ、該他方端が前記第２電圧源を受けるように接続され
る第５トランジスタ装置とをさらに含む、請求項７の回
路。 - 【請求項９】第１導電型の前記第４及び第５トランジス
タ装置がＰ型モストランジスタである、請求項８の回
路。 - 【請求項１０】前記第１電圧信号を発生させる装置が、
２端及び１ゲートを有する第１導電型の第４トランジス
タ装置であって、前記入力電圧信号受けるように一方端
が接続され、前記第１電圧信号を生じさせる他方端が前
記ゲートと接続される第４トランジスタ装置をさらに含
む、請求項１の回路。 - 【請求項１１】前記第１電圧信号を発生させる装置が、 ２端及び１ゲートを有する第１導電型の第４トランジス
タ装置であって、前記入力電圧信号受けるように一方端
が接続され、他方端が前記ゲートと接続される第４トラ
ンジスタ装置と、 ２端及び１ゲートを有する第１導電型の第５トランジス
タ装置であって、一方端が前記第４トランジスタ装置の
前記他方端と接続され、前記第１電圧信号を生じさせる
他方端が前記ゲートと接続される第５トランジスタ装置
とをさらに含む、請求項１の回路。 - 【請求項１２】前記ドライバ装置が、 前記感知信号を受けて前記出力電圧信号を生じさせる反
転装置をさらに含む、請求項１の回路。 - 【請求項１３】前記ドライバ装置が、 直列接続される複数の転換装置であって、その第１のも
のが前記感知信号を受け、その最後のものが前記出力電
圧信号を生じさせる転換装置をさらに含む、請求項１の
回路。 - 【請求項１４】データを記憶する電気的に不揮発性記憶
アレイを有する単一集積回路モジュール及び前記記憶ア
レイのプログラミングを制御するプログラミング制御論
理回路における改良回路であって、 入力電圧信号を受けて、前記記憶アレイのプログラミン
グを可能又は不能にする、前記プログラミング制御論理
回路に印加される出力電圧信号を発生させる電圧感知回
路を含み、前記電圧感知回路が、 感知ノードと、 ２端及び１ゲートを有する第１導電型の第１トランジス
タ装置であって、前記入力電圧信号を受けるように一方
端が接続され、前記感知ノードに感知信号を与えるよう
に他方端が該感知ノードと接続される第１トランジスタ
装置と、 前記入力電圧信号を受けて、該入力電圧信号より低い電
圧の第１電圧信号を発生させる装置と、 ２端及び１ゲートを有する第１導電型の第２トランジス
タ装置であって、一方端が前記第１電圧信号を受けるよ
うに接続される第２トランジスタ装置と、 前記第１及び第２トランジスタ装置の前記ゲートと接続
される第１電圧源と、 ２端及び１ゲートを有する第２導電型の第３トランジス
タ装置であって、一方端が前記感知ノードと接続され、
前記ゲートが前記第２トランジスタ装置の他方端と接続
される第３トランジスタ装置と、 前記第３トランジスタ装置の他方端と接続される第２電
圧源と、 前記感知信号を受けてそれに応答して前記出力電圧信号
を生じさせる、前記感知ノードと接続されるドライバと
から成る、単一集積回路モジュール及びプログラミング
制御論理回路における改良回路。 - 【請求項１５】前記入力及び出力電圧信号が正電圧信号
である、請求項14の回路。 - 【請求項１６】第１導電型の前記第１及び第２トランジ
スタ装置がＰ型モストランジスタである、請求項15の回
路。 - 【請求項１７】第２導電型の前記第３トランジスタ装置
がＮ型モストランジスタである、請求項16の回路。 - 【請求項１８】前記第１電圧源を発生させる装置をさら
に含む、請求項15の回路。 - 【請求項１９】前記第１電圧源を発生させる装置が、 ２端及び１ゲートを有する第１導電型の第４トランジス
タ装置であって、一方端が前記入力電圧信号受け、他方
端が前記ゲート接続され、該他方端が前記第１電圧源を
与える第４トランジスタ装置と、 ２端及び１ゲートを有する第１導電型の第５トランジス
タ装置であって、一方端が前記第４トランジスタ装置の
前記他方端と接続され、他方端が前記ゲートと接続さ
れ、該他方端が前記第２電圧源を受けるように接続され
る第５トランジスタ装置とをさらに含む、請求項18の回
路。 - 【請求項２０】前記第１電圧信号を発生させる装置が、
２端及び１ゲートを有する第１導電型の第４トランジス
タ装置であって、前記入力電圧信号受けるように一方端
が接続され、前記第１電圧信号を生じさせる他方端が前
記ゲートと接続される第４トランジスタ装置をさらに含
む、請求項14の回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/677,297 US5181187A (en) | 1991-03-29 | 1991-03-29 | Low power voltage sensing circuit |
| US677,297 | 1991-03-29 | ||
| PCT/US1992/001938 WO1992017886A1 (en) | 1991-03-29 | 1992-03-09 | Low power voltage sensing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06506312A JPH06506312A (ja) | 1994-07-14 |
| JP3311751B2 true JP3311751B2 (ja) | 2002-08-05 |
Family
ID=24718125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50994492A Expired - Fee Related JP3311751B2 (ja) | 1991-03-29 | 1992-03-09 | 低電力型電圧感知回路 |
Country Status (7)
| Country | Link |
|---|---|
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| EP (1) | EP0580748B1 (ja) |
| JP (1) | JP3311751B2 (ja) |
| AT (1) | ATE169421T1 (ja) |
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| DE (1) | DE69226524T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB9609761D0 (en) * | 1996-05-10 | 1996-07-17 | Jwi Ltd | Low air permeability papermaking fabric including flattened secondary weft yarns and pin seam |
| JP2001516117A (ja) * | 1997-08-20 | 2001-09-25 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 集積回路の正常な機能を監視するための方法 |
| JP4245904B2 (ja) * | 2002-11-14 | 2009-04-02 | セイコーインスツル株式会社 | 電圧検出回路 |
| JP5879165B2 (ja) * | 2011-03-30 | 2016-03-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI654842B (zh) * | 2017-10-20 | 2019-03-21 | 立積電子股份有限公司 | 反相器 |
| US11609249B2 (en) | 2020-11-23 | 2023-03-21 | Richwave Technology Corp. | Voltage state detector |
| TWI762317B (zh) | 2021-05-17 | 2022-04-21 | 力晶積成電子製造股份有限公司 | 感測電路以及測試裝置 |
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|---|---|---|---|---|
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| JPS58151124A (ja) * | 1982-03-04 | 1983-09-08 | Ricoh Co Ltd | レベル変換回路 |
| JPS61117794A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| DE3529494A1 (de) * | 1985-08-17 | 1987-02-19 | Bosch Gmbh Robert | Schaltungsanordnung umfassend einen mikrocomputer und einen mit diesem im datenaustausch stehenden halbleiter-speicher |
| JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| FR2613491B1 (fr) * | 1987-04-03 | 1989-07-21 | Thomson Csf | Dispositif de detection du niveau haut d'une tension en technologie mos |
| JPH0743952B2 (ja) * | 1988-11-30 | 1995-05-15 | 日本電気株式会社 | 電源電圧低下検出回路 |
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- 1991-03-29 US US07/677,297 patent/US5181187A/en not_active Expired - Lifetime
-
1992
- 1992-03-09 CA CA002107221A patent/CA2107221C/en not_active Expired - Fee Related
- 1992-03-09 DE DE69226524T patent/DE69226524T2/de not_active Expired - Fee Related
- 1992-03-09 AT AT92910904T patent/ATE169421T1/de not_active IP Right Cessation
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| ATE169421T1 (de) | 1998-08-15 |
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