KR100427034B1

KR100427034B1 - 반도체 장치의 피워온리셋 회로

Info

Publication number: KR100427034B1
Application number: KR10-2002-0042949A
Authority: KR
Inventors: 강희복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-22
Filing date: 2002-07-22
Publication date: 2004-04-14
Also published as: JP4113770B2; KR20040009114A; JP2004056753A; US7019417B2; US20040012267A1

Abstract

RC 딜레이 방법이 아닌 전류(Current) 감지 방법에 의해 파워온리셋신호를 생성하여 전원전압 상승 추이(Power up Slope)에 무관한 파워온리셋신호를 생성하는 파워온리셋 회로가 개시되어 있는 바, 본 발명의 파워온리셋 회로는 전원전압 센싱노드; 상기 센싱노드에 연결되며, 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전위를 감지하여 상기 전원전압이 임계전압에 도달하면 상기 센싱노드를 풀-다운 구동하는 전원전압감지수단; 및 상기 센싱노드에 연결되며, 상기 임계전압 이하에서 상기 센싱노드를 풀-업 구동하고, 상기 센싱노드의 신호를 버퍼링하여 파워온리셋신호(RESET)를 출력하는 구동수단을 포함하여 이루어진 것을 특징으로 한다.

Description

반도체 장치의 피워온리셋 회로{Power on reset circuit in semiconductor device}

본 발명은 로직 또는 메모리 소자와 같은 반도체 집적회로 장치에 관한 것으로, 보다 상세하게는 파워온리셋(Power On Reset) 회로에 관한 것이다.

잘 알려진 바와 같이, 파워온리셋 회로는 반도체 집적회로 장치에 전원 전압을 투입할 시에 반도체 집적회로 장치의 기능 회로를 초기 상태로 리셋하기 위한 신호(RESET)를 발생하는 회로로서, 반도체 집적회로 장치 내에 함께 집적화되는 것이 통상적이다.

파워온리셋 회로를 내장한 칩은 그 칩을 이용하는 시스템으로부터 전원 전압을 공급받아 구동된다.

이때 종래의 파워-온 리셋 회로는, 시스템의 복잡화, 다양화, 저전압화 등의 여러가지 기술 변화에 의해 전원 전압 투입 시의 전원 전압의 전압 상승 추이가 매우 완만해지면, 파워온리셋신호가 확실하게 원하는 파형으로 생성되지 않게 된다.

따라서 예정된 내부 회로의 리셋을 확실하게 행할 수 없는 경우가 발생하게 된다.

도 1은 종래기술에 따른 파워온리셋 회로를 도시한 회로도이다.

도 1을 참조하면, 종래의 파워온리셋 회로 구성은 RC 딜레이(Delay)를 조정하기 위한 커패시터 소자(11)와 풀-업(Pull Up) 전류(Current)를 공급하기 위한 풀-업 커런트 소스(Pull up Current Source)(12)를 구비하고 있어, 노드(N1)의 전압 레벨은 풀-업 커런트 소스(12)와 커패시터 소자(11) 간의 RC 딜레이 타임(Time)에 의해 결정되게 된다.

좀 더 구체적으로 설명하면, 종래의 파워온리셋 회로는, 게이트가 접지전압(VSS) 공급단과 연결되고 전원전압(VCC) 공급단과 노드(N1) 사이에 소오스-드레인 경로가 접속된 풀-업 커런트 소스로서의 PMOS트랜지스터(12)와, 노드(N1)에 게이트가 접속되고 소오스 및 드레인이 공통으로 접전압 공급단에 접속된 커패시터 소자로서의 NMOS트랜지스터(11)와, 입력단이 노드(N1)에 접속되는 인버터(13)와, 입력단에 인버터(13)의 출력단 노드(N2)가 접속되는 인버터(14)와, 게이트에 인버터(14)의 출력단이 접속되고 전원전압공급단과 노드(N2) 사이에 소오스-드레인 경로가 접속된 PMOS트랜지스터(15)와, 입력단에 상기 인버터(14)의 출력단이 접속되는 인버터(16)로 구성되어 있다.

전원전압(VCC)이 인가된 후 초기에 전원전압이 상승함에 따라 노드(N1)의 전압 또한 RC의 시정수(time constant)에 따라 상승하게 된다.

그리고, 노드(N1)의 전압의 상승에 따라 인버터(13)의 출력인 노드(N2)의 전압은 초기에 전원전압(VCC)과 같은 파형으로 증가하다가, 노드(N1)의 전압이 인버터(13)의 임계전압(threshold voltage)에 도달하면 노드(N2)의 전압은 접지전압으로 떨어지게 된다.

결국 파워온리셋신호(RESET)는 전원전압의 상승에 따라 초기에 같은 파형으로 증가하다가 특정한 시점에서 접지전압으로 다운되어 액티브된다.

그런데, 상기한 종래기술에 따른 파워온리셋 회로는 전원전압의 전압 상승 추이(slop)에 따라 리셋신호(RESET)가 액티브(active)되는 시점이 달라지게 되는 바, 이는 일정 규격을 가지고 동작하는 반도체 장치의 동작 마진을 맞출수 없게 된다.

도 2a 및 도 2b는 종래의 파워온리셋 회로의 동작 타이밍도로서, 도 2a는 전압 상승 추이가 상대적으로 빠른 경우의 타이밍도이고, 도 2b는 전압 상승 추이가 상대적으로 느린 경우의 타이밍도이다.

전압 상승 추이가 상대적으로 느린 경우(도 2b)에는 전압 상승 추이가 상대적으로 빠른 경우(도 2a)의 경우보다 더 많은 시간동안 커패시터 소자를 프리차지(Precharge)할 수 있으므로, 커패시터의 센싱 레벨이 빨리 높아져 상대적으로 낮은 전원 전압에서 파워온리셋신호(RESET)가 액티브되는 것을 보여주고 있다.

즉, 도 2a의 경우 시간 'T2'에서 리셋신호(RESET)가 액티브되나, 도 2b의 경우 시간 'T1'에서 리셋신호(RESET)가 액티브된다.

FeRAM(Ferroelectric Random Access Memory) 칩(Chip)은 처음 전원전압 투입시 FeRAM 코드 레지스터(code resister)에 저장된 상태를 리드(Read)하여 다시 셋업(setup)하여야 할 필요성이 요구되는데, 이러한 리드 동작시 파워온 리셋신호(RESET)가 이용된다.

그런데, 도 2b와 같이 파워온리셋신호(RESET)가 전원전압이 충분히 상승하기전에 액티브된다면, 낮은 전원전압에서 FeRAM 코드 레지스터가 동작을 하게되고 이에 의해 FeRAM 코드 레지스터에 저장된 데이터가 잘못 읽혀지거나 불충분한 상태로 리스토어(Restore)가 수행되어 FeRAM 코드 레지스터 페일(Fail)을 유발할 수 있다.

따라서 어떠한 전원전압 상승 추이에서도 일정한 전압 이상에서 파워온리셋신호(RESET)가 발생할 수 있는 회로가 절실히 요구 된다.

본 발명은 전원전압 상승 추이(Power up Slope)에 무관한 파워온리셋 회로를 제공함을 그 목적으로 한다.

본 발명의 다른 목적은 RC 딜레이 방법이 아닌 전류(Current) 감지 방법에 의해 RC 딜레이 타임에 무관한 파워온리셋 회로를 제공하는데 있다.

본 발명의 또 다른 목적은 글리치 없는 안정적인 파워온리셋신호를 생성하는 파워온리셋 회로를 제공하는데 있다.

도1은 종래기술에 따른 파워온리셋 회로를 도시한 회로도.

도2a는 전압 상승 추이가 상대적으로 빠른 경우의 도 1의 타이밍도.

도2b는 전압 상승 추이가 상대적으로 느린 경우의 도 1의 타이밍.

도3 및 도4는 본 발명의 파워온리셋 회로를 개념적으로 도시한 블록 구성도.

도5는 본 발명의 제1실시예에 따른 파워온리셋 회로도.

도6은 본 발명의 제2실시예에 따른 파워온리셋 회로도.

도7은 본 발명(제1 및 제2 실시예)의 파워온리셋 회로의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 전원전압감지부 110 : 풀-업소자부

120 : 제1풀-다운소자부 130 : 제2풀-다운소자부

140 : 로드용 커패시터 트랜지스터

200 : 래치부 210 : 인버터래치

220 : 인에이블트랜지스터부 230 ; 로드용 커패시터 트랜지스터부

300 : 구동부

상기 목적을 달성하기 위한 본 발명의 일 특징적인 파워온리셋회로는, 전원전압 센싱노드; 상기 센싱노드에 연결되며, 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전위를 감지하여 상기 전원전압이 임계전압에 도달하면 상기 센싱노드를 풀-다운 구동하는 전원전압감지수단; 및 상기 센싱노드에 연결되며, 상기 임계전압 이하에서 상기 센싱노드를 풀-업 구동하고, 상기 센싱노드의 신호를 버퍼링하여 파워온리셋신호(RESET)를 출력하는 구동수단을 포함하여 이루어진 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 다른 특징적인 파워온리셋회로는, 전원전압 센싱노드; 상기 센싱노드에 연결되며, 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전위를 감지하여 상기 전원전압이 임계전압에 도달하면 상기 센싱노드를 풀-다운 구동하는 전원전압감지수단; 상기 센싱노드에 연결되며, 상기 임계전압 이하에서 상기 센싱노드를 풀-업 구동하고, 상기 센싱노드의 신호를 버퍼링하여 파워온리셋신호(RESET)를 출력하는 구동수단; 및 상기 센싱노드에 연결되어 상기 센싱노드의 전압 레벨을 래치하여 안정화시키는 센싱노드 전압레벨 안정화수단을 포함하여 구성되는 것을 특징으로 한다.

본 발명의 일 특징 및 다른 특징적인 파워온리셋회로에서 바람직하게 전원전압감지수단은, 상기 센싱노드의 전압 레벨에 피드백 제어받고 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전압 레벨을 감지하는 전류감지부; 및 상기 전류감지부에 연결되어 전원전압이 임계전압에 도달하면 상기 센싱노드로부터 전류를 싱킹하는 전류 싱크를 포함하는 것을 특징으로 한다.

그리고, 바람직하게 상기 전류감지부는 전원전압공급단과 노드(NPOR_3) 사이에 형성되어 상기 노드(NPOR_3)를 풀-업 구동하는 풀-업소자부; 및 상기 센싱노드의 전압 레벨에 응답하여 상기 노드(NPOR_3)를 풀-다운 구동하는 풀-다운소자부를 포함하여 이루어진 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 일실시예에 따른 파워온리셋 회로를 개념적으로 도시한 블록 구성도이다.

도 3을 참조하면 본 발명의 일실시예 따른 파워온리셋 회로는, 센싱 노드(NS)를 통해 상호 연결된 전원전압감지부(100) 및 구동부(200)를 포함한다.

전원전압감지부(100)는 센싱노드(NS)의 전압 레벨에 피드백 제어받고 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전압 레벨을 감지하는 전류감지부(120)와, 전류감지부(120)에 연결되어 전원전압이 소정의 임계전압 - 상기 임계전압은 파워온리셋신호가 액티브되는 시점의 전원전압 레벨이다 - 에 도달하면 상기 노드(NS)로부터 전류를 싱킹하는 전류 싱크(140)로 구성된다.

즉, 전원전압감지부(100)는 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전압 레벨을 감지하여 전원전압이 임계전압에 도달하면 센싱노드(NS)를 풀-다운시켜 논리 '로우' 상태로 만든다.

구동부(200)는 센싱 노드(NS)에 연결되어 상기 임계전압 이하에서 센싱 노드(NS)를 풀업 구동하며 상기 센싱노드의 신호를 버퍼링하여 파워온리셋신호(RESET)를 출력한다.

상기한 바와 같이 본 발명의 일실시예에 따른 파워온리셋회로는 전원전압감지부(100)에서 RC 딜레이 방법이 아닌 전류감지의 레벨에 의해 임계전압을 결정하므로, 전원전압 상승 추이(Power up Slope)에 무관하게 일정한 임계전압에서 파워온리셋신호(RESET)를 액티브시키게 된다.

도 4는 본 발명의 다른 실시예에 따른 파워온리셋 회로를 개념적으로 도시한 블록 구성도이다.

도 4을 참조하면 본 발명의 다른 실시예에 따른 파워온리셋 회로는, 센싱 노드(NS)를 통해 상호 연결된 전원전압감지부(100)와 구동부(200) 및 센싱노드 전압 레벨 안정화부(300)를 포함한다.

전원전압감지부(100)는 센싱노드(NS)의 전압 레벨에 피드백 제어받고 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전압 레벨을 감지하는 전류감지부(120)와, 전류감지부(120)에 연결되어 임계전압에 도달하면 상기 노드(NS)로부터 전류를 싱킹하는 전류 싱크(140)로 구성된다.

센싱노드 전압레벨 안정화부(300)는 센싱 노드(NS)에 연결되어 상기 센싱노드(NS)의 전압 레벨을 래치하여 안정화시킨다.

상기한 바와 같이 본 발명의 다른 실시예에 따른 파워온리셋회로는 전원전압 상승 추이에 무관하게 일정한 임계전압에서 파워온리셋신호(RESET)를 액티브시키는 작용, 효과를 가지며, 아울러 센싱노드 전압레벨 안정화부(300)에 의해 파워온리셋신호(RESET)가 자동으로 래치 상태로 돌아감으로써 파워온리셋신호가 액티브(논리'0')되는 시점 근처에서의 글리치(Glitch) 발생을 억제/방지하게 된다.

도 5는 본 발명의 파워온리셋 회로도이다.

도 5를 참조하면, 전체 회로의 구성은 전원전압감지부(100), 구동부(200) 및 센싱노드 전압레벨 안정화부(300)로 구분되어 있다.

도 3 및 도 4의 센싱노드(NS)는 노드(NPOR_1)이다.

전원전압감지부(100)는 전원전압(VCC) 공급단과 노드(NPOR_3) 사이에 직렬 접속된 다수의 다이오드 NMOS모스트랜지스터(Ns1, NS2)와, 전원전압(VCC) 공급단과 노드(NPOR_3) 사이에 직렬 접속되고 게이트들이 접지전압(VSS)공급단에 접속된 다수의 PMOS트랜지스터(PS1, PS2, PS3)로 구성되어 노드(NPOR_3)를 풀-업 구동하는 풀-업소자부(120A)를 포함한다.

그리고, 전원전압감지부(100)는 노드(NPOR_3)와 접지전압(VSS) 공급단 사이에 접속되고 게이트가 센싱노드인 노드(NPOR_1)에 피드백 접속된 NMOS트랜지스터(NM2)로 구성되어, 상기 센싱 노드(NPOR_1)의 전압 레벨에 응답하여 노드(NPOR_3)를 풀-다운 구동하는 풀-다운소자부(120B)를 포함한다.

풀-업소자부(120A) 및 풀-다운소자부(120B)가 전원전압감지부(100)의 전류감지부(도3 및 도4의 120)를 구성하는 바, 풀-업소자부(120A)가 풀-업전류를 제공하게 되고 풀-다운소자부(120B)가 풀-다운 전류를 제공하게 된다.

또한, 전원전압감지부(100)는 센싱 노드(NPOR_1)와 접지전압(VSS) 공급단 사이에 접속되고 게이트가 노드(NPOR_3)에 접속된 NMOS트랜지스터(NM3)로 구성되어, 상기 센싱 노드(NPOR_1)로부터 전류를 싱킹하는 전류 싱크(130)를 포함한다.

따라서, 풀-업소자부(120A)을 통해 흘러들어오는 풀-업 전류와 풀-다운소자부(120B)를 통해 흘러나가는 풀-다운 전류 비에 의해 노드(NPOR_3)의 전압 레벨이 결정된다.

그리고, 노드(NPOR_3)의 전압 레벨이 임계전압이 넘으면 전류 싱크(130)에 의해 센싱 노드(NPOR_1)로 부터 전류가 싱킹되어 센싱 노드(NPOR_1)는 접지전압(논리 '0')이 된다.

전원전압감지부(140)은 노드(NPOR_3)와 접지전압공급단 사이에 접속된 로드용 커패시터 NMOS트랜지스터부(140)를 더 포함하는 것이 바람직한 바, 로드용 커패시터 NMOS트랜지스터부(140)는 초기의 노드(NPOR_3)를 '로우' 레벨로 유지시켜 NMOS트랜지스터(NM3)를 초기에 오프(OFF) 시킨다.

전원전압감지부(100)의 로드용 커패시터 NMOS트랜지스터부(140)는 도면에 도시된 바와 같이 소오스/드레인이 상기 노드(NPOR_3)에 공통 접속되고 게이트가 접지전압공급단에 접속된 NMOS트랜지스터로 구성된다.

또한, 전원전압감지부(100)의 로드용 커패시터 NMOS트랜지스터부(140)는 게이트가 상기 노드(NPOR_3)에 접속되고 소오스/드레인이 접지전압공급단에 공통 접속된 NMOS트랜지스터로 구성될 수 있고, 상기한 두개 구조의 커패시터 NMOS트랜지스터가 모두 사용될 수 있다.

구동부(200)는 센싱노드(NPOR_1)를 임계전압 이하에서 풀-업시키는 풀업구동부(220)와, 상기 센싱노드(NPOR_1)의 신호를 버퍼링하여 파워온리셋신호(RESET)를 출력하는 버퍼링부(230)를 포함한다.

풀업구동부(220)는 전원전압 공급단에 소오스/드레인이 공통접속되고 센싱노드(NPOR_1)에 게이트가 접속된 커패시터 PMOS트랜지스터(221)와, 센싱노드(NPOR_1)를 입력으로하는 인버터(222)와, 상기 인버터(222)의 출력단이 게이트에 접속되고 전원전압 공급단과 노드(NPOR_1) 사이에 소오스-드레인 경로가 접속된 PMOS트랜지스터(223)으로 실시 구성되어 있다.

버퍼링부(230)는 인버터(222)의 출력단에 입력단이 접속되어 파워온리셋신호(RESET)를 출력하는 인버터(230)로 실시 구성되어 있다.

센싱노드 전압레벨 안정화부(300)는 센싱노드(NPOR_1)와 노드(NPOR_2) 사이에 입,출력단이 서로 맞물리는 인버터 래치(310)를 구성하는 PMS트랜지스터(PR1, PR2) 및 NMOS트랜지스터(NR1, NR2)와, 게이트에 센싱노드(NPOR_1)가 접속되고 인버터래치(210)와 접지전압공급단 사이에 소오스-드레인 경로가 접속된 NOS트랜지스터(NM1)으로 구성되어 센싱노드(NPOR_1)의 전압 레벨에 따라 상기 인버터래치(310)를 인에이블/디스에이블시키기 위한 인에이블트랜지스터부(320)를 포함한다.

그리고, 센싱노드 전압레벨 안정화부(300)는 노드(NPOR_2)와 접지전압공급단 사이에 접속된 로드용 커패시터 NMOS트랜지스터부(330)을 더 포함하는 것이 바람직한 바, 로드용 커패시터 NMOS트랜지스터부(330)는 초기의 노드(NPOR_2)를 안정된 '로우' 레벨로 만들어준다.

로드용 커패시터 NMOS트랜지스터부(330)은 도면에 도시된 바와 같이 소오스/드레인이 노드(NPOR_2)에 공통 접속되고 게이트가 접지전압공급단에 접속된 NMOS트랜지스터(332)와, 게이트가 노드(NPOR_2)에 접속되고 소오스/드레인이 접지전압공급단에 공통 접속된 NMOS트랜지스터(334)로 실시 구성되어 있다. 물론 두개의 커패시터 NMOS트랜지스터(332, 334)중 어느 하나만이 사용되어도 된다.

도 5의 구성을 가지는 파워온리셋 회로의 동작을 상세히 살펴본다.

센싱노드(NPOR_1) 신호가 '하이(High)'가 되면 래치 인에이블 트랜지스터인 NOS트랜지스터(NM1)가 온(ON) 되어 센싱노드(NPOR_1)은 '하이'로 되며 노드(NPOR_2)는 '로우'로 된다.

또한, 노드(NPOR_1)의 '하이' 신호에 의해 NMOS트랜지스터(NM2)도 온(ON)되어 노드(NPOR_3)를 '로우'로 만든다. 노드(NPOR_3)가 '로우'이므로 NMOS트랜지스터(NM3)는 오프(OFF) 상태로 남게 된다.

그런데 서서히 전원 전압(VCC)이 증가하면 풀-업소자부(120A)의 PMOS트랜지스터(PS1, PS2, PS3) 및 NMOS트랜지스터(NS1, NS2)를 통해서 흐르는 전류 레벨이 증가하게 된다.

따라서 풀-업소자부(120A)를 통해 흘러 들어오는 전류와 풀-다운소자부(120B)의 NMOS트랜지스터(NM2)를 통해 흘러 나가는 전류 비에 의해 노드(NPOR_3)의 전압 레벨이 결정된다.

노드(NPOR_3) 전압이 일정 레벨을 넘으면 전류싱크(130)의 NMOS트랜지스터(NM3)에 의해 센싱노드(NPOR_1)의 전압 레벨이 로우(Low)로 바뀌게 된다.

그러면 안정화부(300)에서 NMOS트랜지스터(NM1)이 오프(OFF) 상태로 바뀌므로 센싱노드(NPOR_1)의 '로우' 레벨에 의해 노드(NPOR_2)가 '하이'로 풀-업(Pullup)되므로 센싱노드(NPOR_1)도 더 이상 풀-업시킬 전류가 차단된다.

한편, 전원전압감지부(100)에서는 NMOS트랜지스터(NM2)가 오프(OFF) 상태로 바뀌므로 노드(NPOR_3)는 PMOS트랜지스터(PS1, PS2, PS3)에 의해 전원전압(VCC) 레벨로 풀업 된다.

따라서 NMOS트랜지스터(NM3)가 온(ON) 상태를 유지하므로 센싱노드(NPOR_1)를 '로우' 레벨로 고정하게 된다.

초기의 노드(NPOR_3)는 로드용 커패시터 NMOS트랜지스터(140)에 의해 '로우'를 유지한다. 이것은 NMOS트랜지스터(NM3)를 초기에 오프(OFF) 시키기 위함이다.

도 6은 도 5의 파워온리셋 회로도에서 풀-업소자부를 변형시킨 다른 실시예를 보여준다.

도 6를 참조하면, 전체 회로의 구성은 전원전압감지부(100), 구동부(200) 및 센싱노드 전압레벨 안정화부(300)로 구분되어 있다. 도 5와 다른 점은 전원전압감지부(100)의 노드(NPOR_3) 풀-업소자부(150)을 변경한 것이다. 그 밖의 다른 구성은 도 5와 동일하다.

풀-업소자부(120C)는, 전원전압공급단에 일측이 접속된 저항(R1)과, 상기 저항(R1)의 타측에 입력단이 접속되고 상기 노드(NPOR_3)에 출력단이 접속된 다이오드(D1)을 포함하여, 다이오드의 임계전압 이하에서는 노드(NPOR_3)로 전류가 거의 흘러 들어오지 못하도록 한다.

그리고, 일정 전압 이상에서는 노드(NPOR_3)를 '하이'로 풀업시키는데 이때 저항(R1)은 갑자기 노드(NPOR_3)가 풀업되는 것을 방지한다.

또한, 풀-업소자부(120C)는 노드(NPOR_3)에 입력단이 접속되고 전원전압공급단에 출력단이 접속된 다이오드(D2)를 포함하는 바, 다이오드(D2)는 전원전압이 다운될때 노드(NPOR_3)를 빨리 '로우'레벨로 만들기 위한 소자이다.

도 7은 본 발명(제1 및 제2 실시예)의 파워온리셋 회로의 동작 타이밍(Timing)도이다.

구간 T1 구간은 파워온리셋신호(RESET)의 감지구간으로서 파워(POWER)를 따라 파워온리셋신호(RESET)가 상승하는 구간이고, 구간 T2는 파워온리셋신호(RESET)가 액티브되는 구간이다. 구간 T3는 파워 업(Power up)이 완료된 구간을 보여 준다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명의 파워온리셋 회로는 RC 딜레이 방법이 아닌 전류(Current) 감지 방법에 의해 파워온리셋신호를 생성한다.

따라서 전원전압 상승 추이(Power up Slope)에 무관한 파워온리셋신호를 생성할 수 있어, 파워온리셋 신호에 응답하여 구동하는 반도체소자가 정상 전압 보다 낮은 전압에서 구동되므로써 발생되는 오류를 방지한다.

특히, FeRAM 코드 레지스터는 정상전압보다 낮은 전압에서 동작될때 FeRAM 코드 레지스터에 저장된 데이타가 잘못 리드(Read)되거나, 불충분한 상태로 리스토어(Restore)가 수행되어 FeRAM 코드 레지스터의 페일(Fail)을 유발하게 되는바, 본 발명의 파워온리셋 회로를 적용하는 경우는 이러한 문제점을 해결할 수 있다.

또한, 본 발명의 파워온리셋 회로는 파워온리셋신호(RESET)가 자동으로 래치 상태로 돌아감으로써 파워온리셋신호가 액티브(논리 '0')되는 시점 근처에서의 글리치(Glitch) 발생을 억제/방지하게 된다.

Claims

전원전압 센싱노드(NPOR_1);

상기 센싱노드에 연결되며, 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전위를 감지하여 상기 전원전압이 임계전압에 도달하면 상기 센싱노드를 풀-다운 구동하는 전원전압감지수단; 및

상기 센싱노드에 연결되며, 상기 임계전압 이하에서 상기 센싱노드를 풀-업 구동하고, 상기 센싱노드의 신호를 버퍼링하여 파워온리셋신호(RESET)를 출력하는 구동수단

을 포함하여 이루어진 것을 특징으로 하는 파워온리셋 회로.
제1항에 있어서,

전원전압감지수단은,

상기 센싱노드의 전압 레벨에 피드백 제어받고 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전압 레벨을 감지하는 전류감지부; 및

상기 전류감지부에 연결되어 전원전압이 임계전압에 도달하면 상기 센싱노드로부터 전류를 싱킹하는 전류 싱크

를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제2항에 있어서,

상기 전류감지부는,

전원전압공급단과 노드(NPOR_3) 사이에 형성되어 상기 노드(NPOR_3)를 풀-업 구동하는 풀-업소자부; 및

상기 센싱노드의 전압 레벨에 응답하여 상기 노드(NPOR_3)를 풀-다운 구동하는 풀-다운소자부

를 포함하여 이루어진 것을 특징으로 하는 파워온리셋 회로.
제2항에 있어서,

상기 전류싱크는 상기 센싱노드와 접지전압공급단 사이에 소오스-드레인 경로가 접속되고 게이트가 상기 노드(NPOR_3)에 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제3항에 있어서,

상기 풀-업소자부는,

상기 전원전압공급단과 상기 노드(NPOR_3)에 직렬 접속된 다수의 다이오드 NMOS모스트랜지스터; 및

상기 전원전압공급단과 상기 노드(NPOR_3)에 직렬 접속되고 게이트들이 접지전압공급단에 공통 접속된 다수의 PMOS트랜지스터

를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제3항에 있어서,

상기 풀-업소자부는,

전원전압공급단에 일측이 접속된 저항;

상기 저항의 타측에 입력단이 접속되고 상기 노드(NPOR_3)에 출력단이 접속된 제1다이오드; 및

상기 노드(NPOR_3)에 입력단이 접속되고 전원전압공급단에 출력단이 접속된 제2다이오드

를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제3항에 있어서,

상기 풀-다운소자부는 상기 노드(NPOR_3)와 접지전압공급단 사이에 접속되고 게이트가 상기 센싱노드에 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제1항에 있어서,

상기 구동수단은,

상기 센싱노드를 임계전압 이하에서 풀-업시키는 풀-업구동부; 및

상기 센싱노드의 신호를 버퍼링하여 파워온리셋신호(RESET)를 출력하는 버퍼링부

를 포함하는 것을 특징으로 하는 파워온리셋회로.
제8항에 있어서,

상기 풀-업구동부는 전원전압공급단에 소오스/드레인이 공통접속되고 상기 센싱노드에 게이트가 접속된 커패시터 PMOS트랜지스터;

상기 센싱노드를 입력으로하는 제1인버터; 및

상기 제1인버터의 출력단이 게이트에 접속되고 전원전압공급단과 상기 센싱노드 사이에 소오스-드레인 경로가 접속된 PMOS트랜지스터

를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제9항에 있어서,

상기 버퍼링부는 상기 제1인버터의 출력단에 입력단이 접속되어 파워온리셋신호(RESET)를 출력하는 제2인버터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제2항에 있어서,

상기 전원전압감지수단은 상기 노드(NPOR_3)와 접지전압공급단 사이에 접속된 로드용 커패시터 트랜지스터부를 더 포함하는 것을 특징으로 하는 파워온리셋 회로.
제11항에 있어서,

상기 로드용 커패시터 트랜지스터부는 소오스/드레인이 상기 노드(NPOR_3)에 공통 접속되고 게이트가 접지전압공급단에 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제11항에 있어서,

상기 로드용 커패시터 트랜지스터부는 게이트가 상기 노드(NPOR_3)에 접속되고 소오스/드레인이 접지전압공급단에 공통 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
전원전압 센싱노드(NPOR_1);

상기 센싱노드에 연결되며, 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전위를 감지하여 상기 전원전압이 임계전압에 도달하면 상기 센싱노드를 풀-다운 구동하는 전원전압감지수단;

상기 센싱노드에 연결되며, 상기 임계전압 이하에서 상기 센싱노드를 풀-업 구동하고, 상기 센싱노드의 신호를 버퍼링하여 파워온리셋신호(RESET)를 출력하는 구동수단; 및

상기 센싱노드에 연결되어 상기 센싱노드의 전압 레벨을 래치하여 안정화시키는 센싱노드 전압레벨 안정화수단

를 포함하여 구성되는 것을 특징으로 하는 파워온리셋 회로.
제14항에 있어서,

상기 센싱노드 전압레벨 안정화수단은,

상기 센싱노드와 노드(NPOR_2) 사이에 입,출력단이 서로 맞물리는 인버터 래치; 및

상기 센싱노드의 전압레벨에 응답하여 상기 인버터래치를 인에이블시키는 인에이블수단

을 포함하는 것을 특징으로 하는 파워온리셋 회로.
제15항에 있어서,

상기 인에이블수단은 게이트가 상기 센싱노드가 접속되고 상기 인버터래치와 접지전압공급단 사이에 소오스-드레인 경로가 접속된 NOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제15항에 있어서,

상기 센싱노드 전압레벨 안정화수단은, 상기 노드(NPOR_2)와 접지전압공급단 사이에 접속된 로드용 커패시터 트랜지스터부를 더 포함하는 것을 특징으로 하는 파워온리셋 회로.
제17항에 있어서,

상기 로드용 커패시터 트랜지스터부는 소오스/드레인이 상기 노드(NPOR_2)에 공통 접속되고 게이트가 접지전압공급단에 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제17항에 있어서,

상기 로드용 커패시터 트랜지스터부는 게이트가 상기 노드(NPOR_2)에 접속되고 소오스/드레인이 접지전압공급단에 공통 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제14항에 있어서,

전원전압감지수단은,

상기 센싱노드의 전압 레벨에 피드백 제어받고 풀-업 전류와 풀-다운 전류의 차이에 의해 전원전압의 전압 레벨을 감지하는 전류감지부; 및

상기 전류감지부에 연결되어 전원전압이 임계전압에 도달하면 상기 센싱노드로부터 전류를 싱킹하는 전류 싱크

를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제20항에 있어서,

상기 전류감지부는,

전원전압공급단과 노드(NPOR_3) 사이에 형성되어 상기 노드(NPOR_3)를 풀-업 구동하는 풀-업소자부; 및

상기 센싱노드의 전압 레벨에 응답하여 상기 노드(NPOR_3)를 풀-다운 구동하는 풀-다운소자부

를 포함하여 이루어진 것을 특징으로 하는 파워온리셋 회로.
제20에 있어서,

상기 전류싱크는 상기 센싱노드와 접지전압공급단 사이에 소오스-드레인 경로가 접속되고 게이트가 상기 노드(NPOR_3)에 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제21항에 있어서,

상기 풀-업소자부는,

상기 전원전압공급단과 상기 노드(NPOR_3)에 직렬 접속된 다수의 다이오드 NMOS모스트랜지스터; 및

상기 전원전압공급단과 상기 노드(NPOR_3)에 직렬 접속되고 게이트들이 접지전압공급단에 공통 접속된 다수의 PMOS트랜지스터

를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제21항에 있어서,

상기 풀-업소자부는,

전원전압공급단에 일측이 접속된 저항;

상기 저항의 타측에 입력단이 접속되고 상기 노드(NPOR_3)에 출력단이 접속된 제1다이오드; 및

상기 노드(NPOR_3)에 입력단이 접속되고 전원전압공급단에 출력단이 접속된 제2다이오드

를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제21항에 있어서,

상기 풀-다운소자부는 상기 노드(NPOR_3)와 접지전압공급단 사이에 접속되고 게이트가 상기 센싱노드에 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제14항에 있어서,

상기 구동수단은,

상기 센싱노드를 임계전압 이하에서 풀-업시키는 풀-업구동부; 및

상기 센싱노드의 신호를 버퍼링하여 파워온리셋신호(RESET)를 출력하는 버퍼링부

를 포함하는 것을 특징으로 하는 파워온리셋회로.
제26항에 있어서,

상기 풀-업구동부는 전원전압공급단에 소오스/드레인이 공통접속되고 상기 센싱노드에 게이트가 접속된 커패시터 PMOS트랜지스터;

상기 센싱노드를 입력으로하는 제1인버터; 및

상기 제1인버터의 출력단이 게이트에 접속되고 전원전압공급단과 상기 센싱노드 사이에 소오스-드레인 경로가 접속된 PMOS트랜지스터

를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제27항에 있어서,

상기 버퍼링부는 상기 제1인버터의 출력단에 입력단이 접속되어 파워온리셋신호(RESET)를 출력하는 제2인버터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제20항에 있어서,

상기 전원전압감지수단은 상기 노드(NPOR_3)와 접지전압공급단 사이에 접속된 로드용 커패시터 트랜지스터부를 더 포함하는 것을 특징으로 하는 파워온리셋 회로.
제29항에 있어서,

상기 로드용 커패시터 트랜지스터부는 소오스/드레인이 상기 노드(NPOR_3)에 공통 접속되고 게이트가 접지전압공급단에 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.
제29항에 있어서,

상기 로드용 커패시터 트랜지스터부는 게이트가 상기 노드(NPOR_3)에 접속되고 소오스/드레인이 접지전압공급단에 공통 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 파워온리셋 회로.