KR100886630B1 - 반도체 소자의 지연 회로 - Google Patents

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Abstract

본 발명은 다수의 지연소자를 구비하는 반도체 소자의 지연회로에 있어서, 제1 지연소자와, 전원전압에 변화에 대한 전파딜레이 특성이 상기 제1 지연소자와 반대인 제2 지연소자를 구비하며, 상기 제1 지연소자는 외부전원전압의 변화에 대해 독립적인 제1 전원전압을 인가받고, 상기 제2 지연소자는 상기 외부전원전압의 변화에 대해 의존적인 제2 전원전압을 인가받는 반도체 소자의 지연 회로를 제공한다.
전파 딜레이 특성, 지연 회로, MOS 커패시터

Description

반도체 소자의 지연 회로{DELAY CIRCUIT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 지연회로에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자 내에는 여러 가지 용도로 사용되는 지연 회로를 다수 구비하고 있다. 지연 회로는 입력신호를 의도적으로 특정 시간 지연시킨 후에 출력하는 회로로서 다수의 로직 게이트, 저항, 커패시터 등과 같은 소자들을 적절히 조합하여 구성할 수 있다.
도 1은 일반적인 지연회로를 설명하기 위한 회로도이다.
도 1을 참조하면, 지연회로는 입력신호(IN)를 입력받는 인버터(INV)와, 'A'노드와 'B'노드 사이에 연결된 저항(R), 'B'노드와 접지전압단(VSS) 사이에 연결된 커패시터(C)로 구성된다.
인버터(INV)는 외부전압단(VDD_EXT)과 'A'노드 사이에 소오스-드레인 경로가 형성되고 입력신호(IN)를 게이트로 입력받는 PMOS 트랜지스터(PM)와, 'A'노드와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 입력신호(IN)를 게이트로 입력받는 NMOS 트랜지스터(NM)로 구성된다.
참고로, 지연회로의 지연시간은 입력신호(IN)가 전달되는 경로의 저항값과 정전용량에 의해 결정된다. 여기서, 저항값은 'A'노드를 구동하는 인버터(INV)의 온(on) 저항의 저항값과, 신호가 전달되는 경로의 배선에 의한 기생 저항값, 및 의도적으로 구성된 저항(R)의 저항값의 합을 의미한다. 그리고, 정전용량은 신호가 전달되는 배선 자체의 정전용량과, 신호가 입력되는 트랜지스터(PM, NM)의 게이트에 기생된 정전용량, 및 의도적인 지연을 위한 커패시터(C)의 정전용량의 합을 의미한다.
[수학식 1]은 지연시간과 저항값 및 정전용량의 관계를 나타낸 수식이다.
Td ∝ (Ron + RL) × CL
여기서, 'Td'는 지연시간이고, 'Ron'은 인버터(INV)의 온 저항의 저항값이고, 'RL'은 배선의 기생된 저항값과 의도적으로 구성된 저항(R)의 저항값의 합이고, 'CL'은 배선 자체의 정전용량과 트랜지스터의 게이트에 기생된 정전용량과 의도적인 지연을 위한 커패시터(C)의 정전용량의 합이다. 즉, 저항값이 커지거나 정전용량이 커질수록 지연회로의 지연시간은 늘어나게 되고, 저항값이 작아지거나 정전용량이 작아질수록 지연회로의 지연시간은 줄어들게 된다.
여기서, 인버터(INV)에는 외부전압단(VDD_EXT)의 외부전압이 인가된다. 인버터(INV)의 온 저항의 저항값은 외부전압이 높아질수록 낮아지고 이로 인하여 지연시간이 줄어든다. 즉, 인버터(INV)는 외부전압이 높아질수록 지연시간이 줄어드는 전파 딜레이(propagation delay) 특성을 가지고 있다. 만약 인버터(INV)에 인가되는 전원이 외부전압이 아닌 예정된 전압레벨을 가지는 내부 전압(internal voltage)이라면, 인버터(INV)는 외부전압과 무관하게 일정한 지연시간을 가지는 전파 딜레이 특성을 가지게 된다. 또한, 커패시터(C)에는 접지전압단(VSS)이 연결되어 있어서 외부전압과 무관하게 일정한 지연시간을 가지는 전파 딜레이 특성을 가지게 된다.
한편, 예컨대 DDR SDRAM은 데이터의 읽기(read) 및 쓰기(write) 동작에 있어서 워드라인(wordline)이 활성화된 후, 비트 라인 감지 증폭기(bit line sense amplifier)의 증폭동작이 시작되는 시점까지의 시간 즉, 센싱 마진 타임(sensing margin time)을 반듯이 확보하여야 한다. 이 센싱 마진 타임을 확보하기 위하여 구성되는 지연 회로의 경우 외부전압이 높아질수록 지연시간이 늘어나는 전파 딜레이 특성이 요구된다. 때문에 종래의 구성으로는 외부전압에 따른 추가 지연 회로를 설계해야 하는 번거로움이 있다. 특히, 외부전압이 높아질수록 지연시간이 줄어드는 경우 센싱 마진 타임을 확보하지 못하여, 데이터의 극성이 바뀌게 되는 심각한 문제점을 발생하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 본 발명은 외부전압이 높아질수록 지연시간이 늘어나는 반도체 소자의 지연 회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 추가 지연 회로 없이도 외부전압에 따라 원하는 지연시간을 확보할 수 있는 반도체 소자의 지연 회로를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 지연소자를 구비하는 반도체 소자의 지연회로에 있어서, 제1 지연소자와, 전원전압에 변화에 대한 전파딜레이 특성이 상기 제1 지연소자와 반대인 제2 지연소자를 구비하며, 상기 제1 지연소자는 외부전원전압의 변화에 대해 독립적인 제1 전원전압을 인가받고, 상기 제2 지연소자는 상기 외부전원전압의 변화에 대해 의존적인 제2 전원전압을 인가받는 반도체 소자의 지연 회로가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 다수의 지연소자를 구비하는 반도체 소자의 지연회로에 있어서, 외부전원전압의 변화에 대해 독립적인 제1 및 제2 전원전압을 인가받는 복수의 인버터와, 상기 외부전원전압의 변화에 대해 의존적인 제3 전원전압을 인가받는 복수의 지연소자를 구비하는 반도체 소자의 지연 회로가 제공된다.
본 발명에서는 다수의 지연소자를 이용한 지연회로에 있어서, 제1 지연소자와 제2 지연소자에 각각 서로 다른 전원전압을 인가하여, 제1 지연소자에는 외부전압에 무관하게 지연시간이 독립적으로 정해지는 특성을 부여하고 제2 지연소자에는 외부전압이 높아질수록 지연시간이 늘어나는 특성을 부여함으로써, 본 발명에 따른 지연 회로는 외부전압이 높아질수록 지연시간이 늘어나는 전파 딜레이 특성을 얻을 수 있다.
상술한 본 발명은 외부전압의 변화에 따라 지연시간이 늘어나는 전파 딜레이 특성을 얻음으로써, 이러한 특성을 요구하는 회로에 적용하여 보다 안정적인 회로동작을 보장하는 효과를 얻을 수 있다.
또한, 본 발명은 센싱 마진 타임을 충분히 확보하지 못하여 발생하는 문제점을 방지할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 지연회로를 설명하기 위한 회로도이다.
도 2를 참조하면, 지연회로는 내부전압단(VDD_INN)의 내부전압을 인가받으며 입력신호(IN)를 입력받는 인버터(INV)와, 'A'노드와 'B'노드 사이에 연결된 저항(R), 외부전압단(VDD_EXT)과 'B'노드 사이에 연결된 PMOS 타입 커패시터(PMC)를 구비한다.
인버터(INV)는 내부전압단(VDD_INN)과 'A'노드 사이에 소오스-드레인 경로가 형성되고 입력신호(IN)를 게이트로 입력받는 PMOS 트랜지스터(PM)와, 'A'노드와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 입력신호(IN)를 게이트로 입력받는 NMOS 트랜지스터(NM)를 구비한다.
PMOS 타입 커패시터(PMC)는 소오스단과 드레인단이 외부전압단(VDD_EXT)에 연결되고, 게이트단이 'B'노드에 연결되는 것을 특징으로 한다. 여기서, 벌크(bulk)단도 소오스단과 드레인단과 처럼 외부전압단(VDD_EXT)에 연결될 수 있으며, 상황에 따라 분리도 가능하다.
PMOS 타입 커패시터(PMC)는 소오스단과 드레인단간에 채널(channel)이 형성되는 경우와 채널이 형성되지 않는 경우에 따라 서로 다른 정전용량을 가진다. 채널의 형성 유무는 PMOS 타입 커패시터(PMC) 각 단자의 상대적인 전위차에 의해 결정되며, 도 3은 PMOS 타입 커패시터(PMC)의 채널 유무에 따른 정전용량을 설명하기 위한 그래프이다. 여기서, 가로축은 'B'노드의 전압레벨을 의미하며, 세로축은 PMOS 타입 커패시터(PMC)의 정전용량을 의미한다.
도 2와 도 3을 참조하면, PMOS 타입 커패시터(PMC)는 외부전압단(VDD_EXT)과 'B'노드 사이에 연결되어 있다. 그래서 PMOS 타입 커패시터(PMC)는 'B'노드의 전압 레벨에 따라 채널이 형성되기도 하고 채널이 형성되지 않기도 한다. 그래프에서 알 수 있듯이, 채널이 형성되는 경우 채널이 형성되지 않는 경우보다 큰 정전용량을 가지게 된다. 다시 말하면, 채널이 형성되는 경우가 채널이 형성되지 않는 경우보다 부하(load)로 작용하는 정전용량이 더 큼을 의미한다. 참고로 채널은 [수학식 2]의 조건에서 형성된다.
Figure 112007063252313-pat00001
여기서, Vgs는 PMOS 타입 커패시터(PMC)의 게이트단과 소오스단의 전압차를 의미하고, Vt는 PMOS 타입 커패시터(PMC)의 문턱 전압(threshold voltage)을 의미한다.
이하, 도 4를 통해 외부전압단(VDD_EXT)의 외부전압에 따른 정전용량을 살펴보기로 한다.
도 4를 참조하면, 외부전압에 따라 채널이 형성되는 구간이 변하는 것을 알 수 있다. 즉, 외부전압이 높아질수록 채널이 형성되는 구간이 길어지게 된다. 채널이 형성되는 구간이 길어진다는 것은 정전용량이 큰 상태를 더 오래 유지한다는 것을 의미하며, 이는 'B'노드에 정전용량이 큰 부하로 더 오래 작용한다는 것을 의미한다.
예컨대, 외부전압이 작은 경우에 정전용량이 큰 상태(채널이 형성됨)가 지연시간의 20%를 차지하고 정전용량이 작은 상태(채널이 형성되지 않음)가 지연시간의 80%를 차지한다면, 외부전압이 큰 경우에 정전용량이 큰 상태가 지연시간의 80%를 차지하고 정전용량이 작은 상태가 지연시간의 20%를 차지하게 된다. 결국, 외부전압이 높아질수록 지연시간은 선형적으로 증가하게 된다.
도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 지연회로를 설명하기 위한 회로도이다. 설명의 편의를 위해 제1 실시예와 동일한 구성요소(element)에 대해서는 동일한 도면 부호를 부여하여 설명하기로 한다.
도 5를 참조하면, 제2 실시예는 제1 실시예의 PMOS 타입 커패시터(PMC) 대신에 NMOS 타입 커패시터(NMC)를 구비하였으며, 제2 실시예의 NMOS 타입 커패시터(NMC)도 제1 실시예와 동일한 역할을 할 수 있다.
NMOS 타입 커패시터(NMC)는 게이트단이 외부전압단(VDD_EXT)에 연결되고, 드레인단과 소오스단이 'B'노드에 연결되는 것을 특징으로 한다. 마찬가지로, 벌크(bulk)단도 소오스단과 드레인단과 처럼 'B'노드에 연결될 수 있으며, 상황에 따라 분리도 가능하다.
NMOS 타입 커패시터(NMC)도 PMOS 타입 커패시터(NMC)와 마찬가지로 소오스단과 드레인단간에 채널이 형성되는 경우와 채널이 형성되지 않는 경우에 따라 서로 다른 정전용량을 가지며, 채널의 형성 유무는 NMOS 타입 커패시터(NMC) 각 단자의 상대적인 전위차에 의해 결정된다. NMOS 타입 커패시터(NMC)의 채널 유무에 따른 정전용량은 도 3과 동일하며, 외부전압에 따른 채널 형성 구간은 도 4와 동일하다.
이와 같이 본 발명은 외부전압이 높아질수록 채널 형성 구간이 길어 지게 된다. 즉, 'B'노드에는 큰 정전용량이 적용되는 구간이 길어지게 되며, 결국 지연시 간은 길어지게 된다.
다시 제1 실시예인 도 2와 제2 실시예인 도 5를 참조하면, 인버터(INV)에 인가되는 내부전압단(VDD_INN)의 내부전압은 외부전압의 변화에 대해 독립적으로 고정된 전압으로서, 인버터(INV)를 구동시키기 해하여 일정하게 유지되는 전압레벨을 가진다. 그래서, 인버터(INV)는 외부전압과 무관하게 지연시간이 일정한 전파 딜레이 특성을 가지게 된다. 또한, PMOS 타입 커패시터(PMC)와 NMOS 타입 커패시터(NMC)는 외부전압단(VDD_EXT)의 외부전압이 높아질수록 지연시간이 늘어나는 전파 딜레이 특성을 가지게 된다.
여기서 PMOS 타입 커패시터(PMC)와 NMOS 타입 커패시터(NMC)에 인가되는 전압은 반듯이 외부전압단(VDD_EXT)의 외부전압일 필요는 없다. 다시 말하면, PMOS 타입 커패시터(PMC)와 NMOS 타입 커패시터(NMC)에는 외부전압에 의존적인 전압이 인가되기만 하면 된다.
또한, 본 발명에 따르면 도 2와 같은 구성의 지연회로를 단위 구조로 하여 다수 연결하여 사용할 수 있다.
전술한 바와 같이 본 발명에 따른 반도체 소자의 지연 회로는 외부전압이 높아질수록 지연시간이 늘어나는 전파 딜레이 특성을 얻을 수 있다. 이러한 전파 딜레이 특성은 높은 전압의 전원을 사용하는 회로에서 추가적인 회로 없이 지연시간을 늘리는데 상당히 유용하게 이용될 수 있으며 특히, 센싱 마진 타임을 확보하기 위한 지연회로에 적합하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 지연회로를 설명하기 위한 회로도.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 지연회로를 설명하기 위한 회로도.
도 3은 도 2의 PMOS 타입 커패시터의 채널 유무에 따른 정전용량을 설명하기 위한 그래프.
도 4는 도 2의 PMOS 타입 커패시터에 인가되는 외부전압에 따른 정전용량을 설명하기 위한 그래프.
도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 지연회로를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
PM : PMOS 트랜지스터 NM : NMOS 트랜지스터
R : 저항 PMC : PMOS 타입 커패시터
NMC : NMOS 타입 커패시터

Claims (27)

  1. 다수의 지연소자를 구비하는 반도체 소자의 지연회로에 있어서,
    제1 지연소자와,
    전원전압에 변화에 대한 전파딜레이 특성이 상기 제1 지연소자와 반대인 제2 지연소자를 구비하며,
    상기 제1 지연소자는 외부전원전압의 변화에 대해 독립적인 제1 전원전압을 인가받고, 상기 제2 지연소자는 상기 외부전원전압의 변화에 대해 의존적인 제2 전원전압을 인가받는 반도체 소자의 지연 회로.
  2. 제1항에 있어서,
    상기 제1 지연소자와 제2 지연소자 사이에 연결되는 제3 지연소자를 더 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 지연소자는 고정된 지연시간을 가지는 것을 특징으로 하는 반도체 소자의 지연 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 지연소자는 상기 제2 전원전압에 대응하는 지연시간을 가지는 것을 특징으로 하는 반도체 소자의 지연 회로.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 지연소자는 상기 제2 전원전압이 높아질수록 지연시간이 늘어나는 전파 딜레이 특성을 가지는 것을 특징으로 하는 반도체 소자의 지연 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 지연소자는 MOS 타입 커패시터를 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  7. 제6항에 있어서,
    상기 MOS 타입 커패시터는
    상기 제2 전원전압이 소오스단과 드레인단에 인가되고 상기 제1 지연소자의 출력노드가 게이트단에 연결된 PMOS 타입 커패시터를 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  8. 제7항에 있어서,
    상기 PMOS 타입 커패시터의 벌크(bulk)단에 상기 제2 전원전압이 인가되는 것을 특징으로 하는 반도체 소자의 지연 회로.
  9. 제6항에 있어서,
    상기 MOS 타입 커패시터는
    상기 제2 전원전압이 게이트단에 인가되고 상기 제1 지연소자의 출력노드가 소오스단과 드레인단에 연결된 NMOS 타입 커패시터를 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  10. 제9항에 있어서,
    상기 NMOS 타입 커패시터의 벌크(bulk)단에 상기 제1 지연소자의 출력노드가 연결되는 것을 특징으로 하는 반도체 소자의 지연 회로.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 지연소자는 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  12. 제1항 또는 제2항에 있어서,
    상기 제2 전원전압은 상기 외부전원전압과 동일한 전위레벨을 갖는 것을 특징으로 하는 반도체 소자의 지연 회로.
  13. 제1항 또는 제2항에 있어서,
    상기 제1 전원전압은 상기 제1 지연소자를 구동하기 위한 전압레벨을 일정하게 유지시켜 주는 것을 특징으로 하는 반도체 소자의 지연 회로.
  14. 다수의 지연소자를 구비하는 반도체 소자의 지연회로에 있어서,
    외부전원전압의 변화에 대해 독립적인 제1 및 제2 전원전압을 인가받는 복수의 인버터와,
    상기 외부전원전압의 변화에 대해 의존적인 제3 전원전압을 인가받는 복수의 지연소자
    를 구비하는 반도체 소자의 지연 회로.
  15. 제14항에 있어서,
    상기 복수의 인버터 중 어느 하나의 인버터와 상기 복수의 지연소자 중 어느 하나의 지연소자 사이에 연결된 저항을 더 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  16. 제14항 또는 제15항에 있어서,
    상기 복수의 인버터는 각각 고정된 지연시간을 가지는 것을 특징으로 하는 반도체 소자의 지연 회로.
  17. 제14항 또는 제15항에 있어서,
    상기 복수의 지연소자는 각각 상기 제3 전원전압에 대응하는 지연시간을 가지는 것을 특징으로 하는 반도체 소자의 지연 회로.
  18. 제14항 또는 제15항에 있어서,
    상기 복수의 지연소자는 각각 상기 제3 전원전압이 높아질수록 지연시간이 늘어나는 전파 딜레이 특성을 가지는 것을 특징으로 하는 반도체 소자의 지연 회로.
  19. 제14항 또는 제15항에 있어서,
    상기 복수의 지연소자는 MOS 타입 커패시터를 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  20. 제19항에 있어서,
    상기 MOS 타입 커패시터는
    상기 제3 전원전압이 소오스단과 드레인단에 인가되고 인접한 인버터의 출력노드가 게이트단에 연결된 PMOS 타입 커패시터를 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  21. 제20항에 있어서,
    상기 PMOS 타입 커패시터의 벌크(bulk)단에 상기 제3 전원전압이 인가되는 것을 특징으로 하는 반도체 소자의 지연 회로.
  22. 제19항에 있어서,
    상기 MOS 타입 커패시터는
    상기 제3 전원전압이 게이트단에 인가되고 인접한 인버터의 출력노드가 소오스단과 드레인단에 연결된 NMOS 타입 커패시터를 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  23. 제22항에 있어서,
    상기 NMOS 타입 커패시터의 벌크(bulk)단에 상기 인접한 인버터의 출력노드가 연결되는 것을 특징으로 하는 반도체 소자의 지연 회로.
  24. 제14항 또는 제15항에 있어서,
    상기 복수의 인버터 각각은,
    제1 전원전압단과 출력노드 사이에 소오스-드레인 경로가 형성되고 입력신호를 게이트로 입력받는 PMOS 트랜지스터와,
    제2 전원전압단과 상기 출력노드 사이에 소오스-드레인 경로가 형성되고 상기 입력신호를 게이트로 입력받는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 지연 회로.
  25. 제14항 또는 제15항에 있어서,
    상기 제3 전원전압은 상기 외부전원전압과 동일한 전위레벨을 갖는 것을 특징으로 하는 반도체 소자의 지연 회로.
  26. 제14항 또는 제15항에 있어서,
    상기 제1 전원전압은 상기 복수의 인버터가 활성화되기 위한 전위레벨을 일정하게 유지시켜 주는 것을 특징으로 하는 반도체 소자의 지연 회로.
  27. 제14항 또는 제15항에 있어서,
    상기 제2 전원전압은 접지전압인 것을 특징으로 하는 반도체 소자의 지연 회로.
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