KR101532753B1 - 다이나믹 스탠다드 셀 라이브러리를 포함하는 다이나믹 로직 회로 - Google Patents

다이나믹 스탠다드 셀 라이브러리를 포함하는 다이나믹 로직 회로 Download PDF

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Abstract

본 발명은 다이나믹 스탠다드 셀 라이브러리(Dynamic Standard Cell Library) 에 관한 것이다.
본 발명에 따른 다이나믹 로직 회로는 복수의 PMOS 트랜지스터들을 포함하는 제1 영역; 및 상기 제1 영역에 인접하며, 상기 복수의 PMOS 트랜지스터들 중 적어도 하나와 전기적으로 연결되는 복수의 NMOS 트랜지스터들을 포함하는 제2 영역을 포함하되 상기 NMOS 트랜지스터의 채널 사이즈는 상기 PMOS 트랜지스터의 채널 사이즈보다 더 큰 것을 특징으로 한다. 따라서, 본 발명은 다이나믹 로직에 있어서 디자인 칩의 면적을 저감한다.

Description

다이나믹 스탠다드 셀 라이브러리를 포함하는 다이나믹 로직 회로{DYNAMIC LOGIC CIRCUIT INCLUDING DYNAMIC STANDARD CELL LIBRAY}
본 발명은 스탠다드 셀 라이브러리(Dynamic Standard Cell)에 관한 것으로, 더욱 상세하게는 다이나믹 스탠다드 셀 라이브러리(Dynamic Standard Cell Library)에 관한 것이다.
일반적으로 소프트 코어(Soft Core)(예를 들면, Behavioral 또는 RTL 코드)는 칩을 디자인하기 위하여 스탠다드 라이브러리(Standard Library)를 사용하여 플래이스앤 라우팅(P&R:Place and Routing)을 한다. 일반적인 라이브러리 셀의 셋(Set)에는 AND, OR, NOR, INV(inverter) 등과 같은 베이직 셀(Basic Cell)과 OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등의 복합 셀(Complex Cell), 그리고 단순한 마스터-슬레이브 플립플롭(Master-slave Flip-Flop) 및 래치(Latch) 등과 같은 저장요소(Storage element)를 포함한다.
본 발명의 목적은 다이나믹 로직 회로에 있어서 디자인 칩의 면적을 줄이는 것이다.
또한, 본 발명의 목적은 다이나믹 로직 회로에 있어서 동일한 칩의 면적에 최대크기의 게이트 사이즈를 포함하는 NMOS 트랜지스터를 제공하는 것이다.
본 발명의 실시예에 따른 다이나믹 로직 회로는 복수의 PMOS 트랜지스터들을 포함하는 제1 영역; 및 상기 제1 영역에 인접하며, 상기 복수의 PMOS 트랜지스터들 중 적어도 하나와 전기적으로 연결되는 복수의 NMOS 트랜지스터들을 포함하는 제2 영역을 포함하되, 상기 NMOS 트랜지스터의 채널 사이즈는 상기 PMOS 트랜지스터의 채널 사이즈보다 더 크다.
실시 예로서, 상기 복수의 PMOS 트랜지스터들 각각은 액티브 영역이 독립된다.
실시 예로서, 상기 복수의 NMOS 트랜지스터들 각각은 액티브 영역이 독립된다.
실시 예로서, 상기 복수의 NMOS 트랜지스터들 중 적어도 하나는 디자인 룰 에러를 방지하기 위하여 N-well을 포함한다.
실시 예로서, 상기 NMOS 트랜지스터의 일측에 공통 플랫폼 라이브러리 셀이 인접하는 경우, 디자인 룰 에러를 방지하기 위하여 필러셀를 추가한다.
실시 예로서, 상기 필러셀은 상기 NMOS 트랜지스터와 동일한 셀 사이즈 및 게이트 사이즈를 포함하되, 액티브 영역은 형성되지 않는다.
실시 예로서, 상기 PMOS 트랜지스터는 N-well 및 BP 레이어를 포함한다.
실시 예로서, 상기 PMOS 트랜지스터는 클럭 신호에 의하여 활성화되고, 상기 복수의 NMOS 트랜지스터에 동작 전압을 제공한다.
본 발명에 의하면, 다이나믹 로직 회로를 구현에 있어서 최적화된 다이나믹 스탠다드 셀 라이브러리를 적용하여 디자인 칩의 면적을 저감시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 공통 플랫폼 라이브러리(CPL: Common Platform Library)를 적용한 회로를 도시한 레이아웃도이다.
도 1에 도시된 바와 같이, 공통 플랫폼 라이브러리(100)는 N-well 영역(110), BP 레이어(120), PMOS 영역(130) 및 NMOS 영역(140)을 포함한다. N-well 영역(110)은 PMOS 트랜지스터의 서브스트레이트(substrate)가 형성되는 영역이다. BP 레이어(120)는 PMOS 트랜지스터를 형성하기 위하여 매스크(Mask)되는 영역이다. PMOS 영역(130)에는 복수의 PMOS 트랜지스터가 형성되고, NMOS 영역(140)에는 복수의 NMOS 트랜지스터가 형성된다. NMOS 영역(140)은 NMOS 트랜지스터의 서브스트레 이트가 형성되기 위한 P-well 영역이다.
일반적으로 PMOS 트랜지스터는 NMOS 트랜지스터에 비하여 전류 드라이브 능력이 적으므로, PMOS 영역(130)은 NMOS 영역(140)에 비하여 더 넓은 면적을 가진다. 즉, 일반적으로 PMOS 트랜지스터의 레이아웃 사이즈는 NMOS 트랜지스터의 레이아웃 사이즈보다 약 1.5배 정도 더 크다.
정적 로직(Static Logic)은 PMOS 트랜지스터와 NMOS 트랜지스터의 개수 비가 대략 1:1이 된다. 따라서, 정적 로직은 주로 공통 플랫폼 라이브러리를 사용한다.
다이나믹 로직(Dynamic Logic)은 디지털 회로의 디자인 방법으로, 클록 신호의 제어에 따라 프리챠지(Precharge)되는 PMOS 트랜지스터에 의하여 빠른 동작을 실행하는 것을 특징으로 한다. 일반적으로 다이나믹 로직은 프리챠지(Precharge)되는 복수의 PMOS 트랜지스터들과 기본 논리 회로을 구성하는 복수의 NMOS 트랜지스터들로 구성된다. 따라서, 다이나믹 로직 회로는 적은 수의 PMOS 트랜지스터와 많은 수의 NMOS 트랜지스터를 포함한다.
다이나믹 로직 회로가 공통 플랫폼 라이브러리에 적용된다면, 다이나믹 로직 회로를 구현한 디자인 칩은 면적에 많은 오버헤드를 포함한다.
도 2는 공통 플랫폼 라이브러리에 따른 인버터(INVERTOR)를 도시한 레이아웃도이다.
도 2를 참조하면, 공통 플랫폼 라이브러리에 따른 인버터(200)은 N-well 영역(210), BP 레이어(220), PMOS 영역(230) 및 NMOS 영역(240)을 포함한다.
PMOS 영역(230)은 PMOS 트랜지스터가 형성되는 영역으로, N-well 영역(210) 에 포함된다. NMOS 영역(240)는 NMOS 트랜지스터가 형성되기 위한 P-well 영역이다. PMOS 영역(230)은 한 개의 PMOS 트랜지스터를 포함하고, NMOS 영역(240)은 한 개의 NMOS 트랜지스터를 포함한다.
제1 및 제3 게이트(241,243)은 레이아웃 디자인 룰에 따라 추가된 더미(dummy) 게이트이다. 제2 게이트(242)는 PMOS 영역(230)의 PMOS 트랜지스터의 게이트 단자와 NMOS 영역(240)의 NMOS 트랜지스터의 게이트 단자를 서로 연결한다. NMOS 액티브 영역(244)는 NMOS 트랜지스터의 액티브 영역이고, PMOS 액티브 영역(234)는 PMOS 트랜지스터의 액티브 영역이다.
또한, NMOS 트랜지스터는 소오스 단자(245) 및 드레인 단자(246)을 포함한다. PMOS 트랜지스터의 소오스 단자(235)는 비아(VIA)를 통해 메탈라인의 전원전압(VDD)에 연결된다. NMOS 트랜지스터의 소오스 단자(245)는 비아(VIA)를 통해 메탈라인의 그라운드 전압(VSS)에 연결된다. PMOS 트랜지스터의 드레인 단자(235)는 NMOS 트랜지스터의 드레인 단자(245)에 연결되어 비아(VIA)를 통해서 메탈라인(Metal Line)에 연결될 것이다. 비아(VIA)는 메탈 레이어(Metal Layer)들 사이 및 트랜지스터의 각 단자들과 메탈 라인을 연결한다.
도 3는 도 1에 도시된 공통 플랫폼 라이브러리에 따른 낸드 게이트(NAND GATE)를 도시한 레이아웃도이다. 도 3은 도 2에 도시된 인버터의 레이아웃도와 유사하다. 따라서, 중복되는 설명은 생략한다.
도 3를 참조하면, 공통 플랫폼 라이브러리에 따른 낸드 게이트(300)은 N-well 영역(310), BP 레이어(320), PMOS 영역(330) 및 NMOS 영역(340)을 포함한다. PMOS 영역(330)은 두 개의 PMOS 트랜지스터를 포함하고, NMOS 영역(340)은 두 개의 NMOS 트랜지스터를 포함한다.
도 4는 도 1에 도시된 공통 플랫폼 라이브러리에 따른 노아 게이트(NOR GATE)를 도시한 레이아웃도이다. 도 4는 도 3에 도시된 낸드 게이트의 레이아웃도와 유사하다. 따라서, 중복되는 설명은 생략한다.
도 4를 참조하면, 공통 플랫폼 라이브러리에 따른 노아 게이트(400)은 N-well 영역(410), BP 레이어(420), PMOS 영역(430) 및 NMOS 영역(440)을 포함한다. PMOS 영역(430)은 두 개의 PMOS 트랜지스터를 포함하고, NMOS 영역(440)은 두 개의 NMOS 트랜지스터를 포함한다.
도 3 및 도 4에 도시된 공통 플랫폼 라이브러리에 따른 낸드 게이트(300)와 노아 게이트(400)는 넓은 영역의 N-well 영역을 포함하고, NMOS 트랜지스터의 게이트 사이즈보다 더 큰 PMOS 트랜지스터의 게이트 사이즈를 갖는다.
도 5는 본 발명의 실시예에 따른 다이나믹 로직에 적합한 NMOS 트랜지스터를 도시한 레이아웃도이다. 도 6은 도 5에 도시된 NMOS 트랜지스터의 횡단면(A-A'을 도시한 단면도이고, 도 7은 도 5에 도시된 NMOS 트랜지스터의 종단면(B-B'을 도시한 단면도이다.
도 6은 도 5에 도시된 NMOS 트랜지스터를 상측에서 하측방향으로 바라볼 때 A-A' 단면을 도시하고, 도 7은 도 5에 도시된 NMOS 트랜지스터를 좌측에서 우측방향으로 바라볼 때 B-B' 단면을 도시한다.
도 5 내지 도 7을 참조하면, 본 발명의 실시예에 따른 NMOS 트랜지스터(500) 는 더미 N-well 영역(510)과 NMOS 트랜지스터가 형성되는 P-well 영역(520)를 포함한다.
N-well 영역(510)은 레이아웃 디자인 룰(Layout Design Rule)을 만족하기 위하여 추가될 것이다. 레이아웃 디자인 룰(Layout Design Rule)에 따르면, N-well 영역(510) 간에는 최소한 마진으로 떨어지거나 모두 연결되어야 한다. 이에 관하여, 도 8에서 상세히 설명된다.
P-well 영역(520)은 한 개의 NMOS 트랜지스터를 포함한다. 제1 및 제3 게이트(521,523)은 레이아웃 디자인 룰을 만족하기 위하여 추가된 더미(dummy) 게이트들이다. 제2 게이트(522)는 본 발명의 실시예에 따른 NMOS 트랜지스터의 게이트이다. NMOS 액티브 영역(524)는 NMOS 트랜지스터의 액티브 영역이다. 또한, NMOS 트랜지스터는 소오스 단자(525) 및 드레인 단자(526)을 포함한다. 소오스 단자(525) 및 드레인 단자(526)는 비아(VIA)를 통해 메탈라인(Metal Line)에 연결될 것이다.
도 2에 도시된 인버터(200)를 참조하면, 인버터(200)는 N-well 영역(210), BP 레이어(220), PMOS 영역(230) 및 NMOS 영역(240)을 포함한다. 이에 반하여, NMOS 트랜지스터(500)는 BP 레이어 및 PMOS 영역을 포함하지 않는다. 즉, NMOS 트랜지스터(500)는 BP 레이어 및 PMOS 영역에까지 형성되어 NMOS 트랜지스터의 채널 사이즈를 증대시킨다.
다이나믹 로직 회로는 NMOS 트랜지스터의 수가 PMOS 트랜지스터의 수보다 많으므로 본 발명은 레이아웃을 최적화시키고, NMOS 트랜지스터의 게이트 사이즈를 증가시키기 위하여 PMOS 트랜지스터를 형성하는 영역에 NMOS 트랜지스터를 형성한 다.
도 8은 본 발명의 실시예에 따른 NMOS 트랜지스터가 N-well이 없는 경우 발생하는 레이아웃 디자인 룰 에러를 도시한 레이아웃도이다.
본 발명은 BP 레이어를 제거하고, PMOS 트랜지스터를 생성하는 영역에 PMOS 트랜지스터를 제거하고, NMOS 트랜지스터의 게이트 사이즈를 최대로 증가시키고, N-well의 크기도 최소화한다.
바람직한 실시예에 따르면, 본 발명의 실시예에 따른 NMOS 트랜지스터는 N-well을 포함하지 않는 경우 도 8에 도시된 바와 같이 레이아웃 디자인 룰(Layout Design Rule) 에러가 발생될 수 있다. 즉, 레이아웃 디자인 룰에 따르면, Well과 well 영역 사이에는 모두 연결되거나 최소한 거리를 유지해야 한다. 따라서, 레이아웃 디자인 룰 에러를 해결하기 위하여 본 발명의 실시예에 따른 NMOS 트랜지스터는 최소한의 N-well을 포함한다.
도 8을 참조하면, 본 발명의 실시예(800)은 N-well이 없는 NMOS 트랜지스터를 포함하여 임의적으로 생성된 로직이다. 검정 영역(810, 820, 830)은 N-well이 없는 부분이다. 검정 영역(810, 820, 830)은 모두 연결되거나 레이아웃 디자인 룰에 따라 최소한의 거리를 유지해야 한다.
도 9은 본 발명의 실시예에 따른 필러 셀을 도시한 레이아웃도이다.
만약 본 발명의 실시예에 따른 NMOS 트랜지스터 셀 바로 옆에 공통 플랫폼 라이브러리(CPL) 포맷의 셀이 인접할 경우, 인접한 공통 플랫폼 라이브러리(CPL) 포맷의 셀에 확장된 N-well과 본 발명의 실시예에 따른 NMOS 트랜지스터의 액티브 영역 사이에 레이아웃 디자인 룰 에러가 발생하게 된다. 즉, 이 경우 액티브 공간에 대한 N-well 에러(N-well to active space error)가 발생된다. 레이아웃 디자인 룰(Layout Design Rule)에 따르면, N-well 영역과 액티브 영역 간에는 최소한의 마진이 확보되어야 한다.
도 9을 참조하면, 필러 셀(Filler Cell ; 900)은 도 5에 도시된 NMOS 트랜지스터와 공통 플랫폼 라이브러리(CPL) 포맷을 갖는 셀 사이에 인터페이스를 위하여 삽입될 것이다.
필러 셀(900)은 액티브 공간에 대한 N-well 에러(N-well to active space error)를 방지하기 위하여 최소한의 N-well 영역(910)을 포함한다. 또한, 공통 플랫폼 라이브러리(CPL) 셀의 N-well의 사이즈를 저감하여 필러 셀(900)의 폭(width)을 최소화할 수 있다. 또한, 필러 셀(900)은 레이아웃 디자인 룰을 만족하기 위하여 더미(Dummy)의 제1 내지 제3 게이트(921-923)를 더 포함할 수 있다.
그리고, 본 발명의 실시예에 따른 필러 셀(900)은 도 8에 도시된 레이아웃 디자인 룰 에러를 해결하기 위하여 추가될 수 있을 것이다.
본 발명은 다이나믹 회로의 구성 부분들을 분리하여 다이나믹 스탠다드 셀 라이브러리를 제공한다. 본 발명의 실시예에 따른 다이나믹 스탠다드 셀 라이브러리는 NMOS 트랜지스터, 프리챠지용(Pre-charge) PMOS 트랜지스터, 챠지세어링용(Charge-sharing) PMOS 트랜지스터, Keeper, Latch, 펄스 생성기(Pulse-generator), 드라이버(Driver) 등이 있다.
도 10 내지 도 18에서 본 발명의 실시예에 따른 다이나믹 스탠다스 셀 라이 브러리의 예시적인 레이아웃을 도시한다.
도 10은 본 발명의 실시예에 따른 3-상태 인버터를 도시한 레이아웃도이다.
도 10을 참조하면, 3-상태 인버터(1000)는 N-well 영역(1010)에 제1 및 제2 PMOS 트랜지스터를 포함하고, P-well 영역(1020)에 제1 및 제2 NMOS 트랜지스터를 포함한다. 제1 및 제2 PMOS 트랜지스터 각각은 동일한 액티브 영역을 포함하고, 제1 및 제2 NMOS 트랜지스터 각각은 동일한 액티브 영역을 포함한다.
본 발명의 실시예에 따른 다이나믹 스탠다드 셀 라이브러리는 동일한 라이브러리 내에 PMOS 및 NMOS 트랜지스터들 간에는 동일한 액티브 영역을 포함하나, 서로 다른 라이브러리의 PMOS 및 NMOS 트랜지스터들 간에는 독립된 액티브 영역을 포함한다.
도 11은 본 발명의 실시예에 따른 프리챠지 PMOS 트랜지스터를 도시한 레이아웃도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 프리챠지 PMOS 트랜지스터(1100)는 N-well 영역(1110)에 형성된다. 도 11에는 도시되지 않았으나, 본 발명의 실시예에 따른 NMOS 트랜지스터는 P-well 영역(1120)에 형성될 수도 있다.
도 12은 본 발명의 실시예에 따른 드라이버를 도시한 레이아웃도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 드라이버(1200)는 N-well 영역(1210)에 동일한 액티브 영역을 포함하는 4개의 PMOS 트랜지스터들을 포함하고, P-well 영역(1220)에 동일한 액티브 영역을 포함하는 4개의 NMOS 트랜지스터들을 포함한다.
도 13은 본 발명의 실시예에 따른 인버터를 도시한 레이아웃도이다.
도 13은 도 2에 도시된 공통 플랫폼 라이브러리에 따른 인버터(200)와 구조적으로 동일하다.
도 13을 참조하면, 본 발명의 실시예에 따른 인버터(1300)는 N-well 영역(1310) 및 BP 레이어(1320)가 도 2에 도시된 인버터(200)와 비교하여 작게 구현된다.
도 14은 본 발명의 실시예에 따른 펄스 생성기를 도시한 레이아웃도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 펄스 생성기(1400)는 도 13과 마찬가지로 작은 사이즈의 N-well 영역(1410) 및 BP 레이어(1420)를 포함한다.
도 15은 본 발명의 실시예에 따른 도미노 로직을 도시한 회로도이다.
도 16은 도 15에 도시된 도미노 로직을 도시한 레이아웃도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 도미노 로직(1500)은 클럭 신호(CK)에 의하여 프리챠지되는 제1 내지 제3 PMOS 트랜지스터(P01-P03) 및 디스챠지되는 제1 NMOS 트랜지스터(N01), 복수의 입력신호들이 입력되는 제2 내지 제6 NMOS 트랜지스터(N02-N06) 및 드라이브 회로(DRIVE)를 포함한다.
제2 내지 제6 NMOS 트랜지스터(N02-N06)는 입력 신호(A0, B0, C0, C1, AB1)에 의한 결과를 드라이브 회로(DRIVE)에 출력한다. 드라이브 회로(DRIVE)는 입력 신호들에 의한 결과를 출력 단자(QN)로 드라이브한다.
제1 내지 제6 NMOS 트랜지스터(N01-N06)의 게이트 사이즈는 드라이브 회로(DRIVE) 내의 NMOS 트랜지스터들의 게이트 사이즈와 비교하면 휠씬 더 크다. 따 라서, 제1 내지 제6 NMOS 트랜지스터(N01-N06)는 본 발명의 실시예에 따른 다이나믹 로직에 적합한 라이브러리로 생성한다.
도 15 및 도 16을 참조하면, 도 16에 도시된 도미노 로직(1500)은 제1 내지 제3 PMOS 트랜지스터(P01-P03), 독립된 액티브 영역을 포함하는 제1 내지 제6 NMOS 트랜지스터(N01-N06), 제1 및 제2 필러 셀(F01,F02) 및 드라이브 회로(DRIVE)을 포함한다.
제1 필러 셀(F01)은 공통 플랫폼 라이브러리로 형성된 제1 내지 제3 PMOS 트랜지스터(P01-P03)들과 본 발명의 실시예에 따라 형성된 제1 내지 제6 NMOS 트랜지스터(N01-N06) 사이에 레이아웃 디자인 룰 에러를 방지하기 위하여 삽입된다.
또한, 제2 필러 셀(F02)은 공통 플랫폼 라이브러리로 형성된 드라이브 회로(DRIVE)와 본 발명의 실시예에 따라 형성된 제1 내지 제6 NMOS 트랜지스터(N01-N06) 사이에 레이아웃 디자인 룰 에러를 방지하기 위하여 삽입된다.
도 17은 본 발명의 실시예에 따른 다이나믹 플립플럽을 도시한 회로도이고, 도 18은 도 17에 도시된 다이나믹 플립플럽을 도시한 레이아웃도이다.
도 17 및 도 18에 도시된 회로 및 이에 대한 레이아웃도는 도 15 및 도 16에 도시된 회로 및 이에 대한 레이아웃도와 유사한다. 따라서, 중복되는 설명은 생략한다.
도 17을 참조하면, 발명의 실시예에 따른 다이나믹 플립플럽(1700)은 클럭 신호(CK)에 의하여 프리챠지되는 제1 내지 제3 PMOS 트랜지스터(P01-P03) 및 디스챠지되는 제1 NMOS 트랜지스터(N01), 복수의 입력신호들이 입력되는 제2 내지 제6 NMOS 트랜지스터(N02-N06), 제1 로직부(D1) 및 제2 로직부(D2)를 포함한다.
제2 내지 제6 NMOS 트랜지스터(N02-N06)는 입력 신호(A0, B0, C0, C1, AB1)에 의한 결과를 제2 로직부(D2)에 출력한다. 제2 로직부(D2)는 입력 신호들에 의한 결과를 출력 단자(QN)로 출력한다. 제1 로직부(D1)는 클록 신호(CK)의 입력을 받아 제2 로직부(D2), 제1 내지 제3 PMOS 트랜지스터(P01-P03) 및 디스챠지되는 제1 NMOS 트랜지스터(N01)에 전송한다.
도 17 및 도 18을 참조하면, 도 17에 도시된 다이나믹 플립플럽(1700)은 제1 내지 제3 PMOS 트랜지스터(P01-P03), 독립된 액티브 영역을 포함하는 제1 내지 제6 NMOS 트랜지스터(N01-N06), 제1 및 제2 필러 셀(F01,F02), 제1 로직부(D1) 및 제2 로직부(D2)를 포함한다.
제1 필러 셀(F01)은 공통 플랫폼 라이브러리로 형성된 제1 로직부(D1)와 본 발명의 실시예에 따라 형성된 제1 내지 제6 NMOS 트랜지스터(N01-N06) 사이에 레이아웃 디자인 룰 에러를 방지하기 위하여 삽입된다.
또한, 제2 필러 셀(F02)은 공통 플랫폼 라이브러리로 형성된 제2 로직부(D2)와 본 발명의 실시예에 따라 형성된 제1 내지 제6 NMOS 트랜지스터(N01-N06) 사이에 레이아웃 디자인 룰 에러를 방지하기 위하여 삽입된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 공통 플랫폼 라이브러리(CPL: Common Platform Library)를 적용한 회로를 도시한 레이아웃도이다.
도 2는 공통 플랫폼 라이브러리에 따른 인버터(INVERTOR)를 도시한 레이아웃도이다.
도 3는 도 1에 도시된 공통 플랫폼 라이브러리에 따른 낸드 게이트(NAND GATE)를 도시한 레이아웃도이다.
도 4는 도 1에 도시된 공통 플랫폼 라이브러리에 따른 노아 게이트(NOR GATE)를 도시한 레이아웃도이다.
도 5는 본 발명의 실시예에 따른 다이나믹 로직에 적합한 NMOS 트랜지스터를 도시한 레이아웃도이다.
도 6은 도 5에 도시된 NMOS 트랜지스터의 횡단면(A-A' 을 도시한 단면도이다.
도 7은 도 5에 도시된 NMOS 트랜지스터의 종단면(B-B' 을 도시한 단면도이다.
도 8은 본 발명의 실시예에 따른 NMOS 트랜지스터가 N-well이 없는 경우 발생하는 레이아웃 디자인 룰 에러를 도시한 레이아웃도이다.
도 9은 본 발명의 실시예에 따른 필러 셀을 도시한 레이아웃도이다.
도 10은 본 발명의 실시예에 따른 3-상태 인버터를 도시한 레이아웃도이다.
도 11은 본 발명의 실시예에 따른 프리챠지 PMOS 트랜지스터를 도시한 레이 아웃도이다.
도 12은 본 발명의 실시예에 따른 드라이버를 도시한 레이아웃도이다.
도 13은 본 발명의 실시예에 따른 인버터를 도시한 레이아웃도이다.
도 14은 본 발명의 실시예에 따른 펄스 생성기를 도시한 레이아웃도이다.
도 15은 본 발명의 실시예에 따른 도미노 로직을 도시한 회로도이다.
도 16은 도 15에 도시된 도미노 로직을 도시한 레이아웃도이다.
도 17은 본 발명의 실시예에 따른 다이나믹 플립플럽을 도시한 회로도이다.
도 18은 도 17에 도시된 다이나믹 플립플럽을 도시한 레이아웃도이다.
* 도면의 주요 부분에 대한 부호 설명 *
500; NMOS 트랜지스터 510; N-well 영역
520; P-well 영역 521; 제1 게이트
522; 제2 게이트 523; 제3 게이트
524; NMOS 액티브 영역 525; 소오스 단자
526; 드레인 단자

Claims (9)

  1. 복수의 PMOS 트랜지스터를 포함하는 제 1 영역;
    상기 제 1 영역에 인접하고, 상기 복수의 PMOS 트랜지스터 중 적어도 하나와 연결되는 복수의 NMOS 트랜지스터를 포함하는 제 2 영역; 및
    공통 플랫폼 라이브러리 셀이 상기 복수의 NMOS 트랜지스터의 일측에 인접하는 경우 디자인 룰 에러를 방지하기 위한 필러 셀을 포함하되,
    상기 복수의 NMOS 트랜지스터 각각의 채널 사이즈는 상기 복수의 PMOS 트랜지스터 각각의 채널 사이즈보다 큰 다이나믹 로직 회로.
  2. 제 1 항에 있어서,
    상기 복수의 PMOS 트랜지스터 각각이 액티브 영역을 포함하되, 상기 액티브 영역 각각은 서로 독립된 다이나믹 로직 회로.
  3. 제 1 항에 있어서,
    상기 복수의 NMOS 트랜지스터 각각이 액티브 영역을 포함하되, 상기 액티브 영역 각각은 서로 독립된 다이나믹 로직 회로.
  4. 제 1 항에 있어서,
    상기 복수의 NMOS 트랜지스터 중 적어도 하나는 디자인 룰 에러를 방지하기 위한 N-well 영역을 포함하는 다이나믹 로직 회로.
  5. 제 1 항에 있어서,
    상기 필러 셀은 상기 복수의 NMOS 트랜지스터 중 하나와 상기 공통 플랫폼 라이브러리 셀 사이의 인터페이스를 위해 삽입되는 다이나믹 로직 회로.
  6. 제 1 항에 있어서,
    상기 필러 셀의 셀 사이즈 및 게이트 사이즈는 상기 복수의 NMOS 트랜지스터 각각의 셀 사이즈 및 게이트 사이즈와 같고, 상기 필러 셀은 액티브 영역을 포함하지 않는 다이나믹 로직 회로.
  7. 제 1 항에 있어서,
    상기 복수의 PMOS 트랜지스터 각각은 N-well 영역 및 BP 레이어를 포함하는 다이나믹 로직 회로.
  8. 제 1 항에 있어서,
    상기 복수의 PMOS 트랜지스터 각각은 클럭 신호에 의해 제어되고, 상기 복수의 NMOS 트랜지스터 각각에 동작 전압이 제공되는 다이나믹 로직 회로.
  9. 제 1 항에 있어서,
    상기 필러 셀은 디자인 룰 에러를 방지하기 위한 하나 이상의 더미 게이트를 포함하는 다이나믹 로직 회로.
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