JP4357409B2

JP4357409B2 - 半導体集積回路装置及びその設計方法

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Publication number: JP4357409B2
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Inventors: 浩一木下; 康仁井高; 毅菅原
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Description

この発明は、半導体集積回路装置及びその設計方法に関するもので、スタンダードセルを用いて自動配置配線により形成される半導体集積回路装置におけるウェル電位を固定する技術に係る。

ＩＣやＬＳＩ等の半導体集積回1路装置中に形成されたトランジスタは、ウェル電位の変動により素子特性が影響を受けることが知られている。このような影響を避け、トランジスタの素子特性を安定化するためにはウェル電位を安定化（固定）する必要がある。

スタンダードセルを用いて自動配置配線により形成される半導体集積回路装置では、各々のスタンダードセルに電源電圧用と接地電位用の２つの端子を設けており、ウェル電位を固定するためにＰウェル領域及びＮウェル領域中にそれぞれＰサブ領域、Ｎサブ領域と呼ばれるアクティブ領域を形成している。そして、上記Ｐウェル領域をＰサブ領域を介して接地電位用の端子に接続することにより接地電位ＧＮＤに固定し、上記Ｎウェル領域をＮサブ領域を介して電源電圧用の端子に接続することにより電源電圧ＶＤＤに固定している。

上記スタンダードセルは、セルの配置方向に沿った対向する２辺に電源電圧ＶＤＤ用と接地電位ＧＮＤ用の電源線が設けられ、これら電源線の下の半導体基板中にＰウェル領域とＮウェル領域がそれぞれ形成されている。これらのウェル領域中には、トランジスタ等の半導体素子が形成され、種々の回路が構成される。また、上記Ｐウェル領域とＮウェル領域にはそれぞれ、上記ウェル電位固定用のＰサブ領域とＮサブ領域が形成されている。そして、上記電源電圧用の電源線とＮサブ領域、上記接地電位用の電源線とＰサブ領域がそれぞれコンタクトホールを介して電気的に接続され、ウェル電位が固定されている。

また、ＭＯＳトランジスタの基板バイアス効果を積極的に利用するために、電源電圧用、接地電位用、Ｐサブ領域用及びＮサブ領域用の４つの端子を配置したスタンダードセルが用いられる場合もある（例えば特許文献１参照）。この４端子のスタンダードセルでは、それぞれ独立した配線を介して電源電圧ＶＤＤ、接地電位ＧＮＤ、Ｎウェル電位固定用の電位ＶＢＮ、Ｐウェル電位固定用の電位ＶＢＰを与える。上記４端子のスタンダードセルでは、セルの配置方向に沿った対向する２辺にＰウェル電位固定用の電位ＶＢＰを与える配線とＮウェル電位固定用の電位ＶＢＮを与える配線が設けられ、これらの配線の下の半導体基板中にＮサブ領域とＰサブ領域が形成されている。上記Ｐウェル領域の電位固定用の配線とＰサブ領域、上記Ｎウェル領域の電位固定用の配線とＮサブ領域はそれぞれ、コンタクトホールを介して電気的に接続される。また、上記配線の内側には、電源電圧ＶＤＤ用と接地電位ＧＮＤ用の電源線が配置される。Ｎウェル領域とＰウェル領域は、上記電源線間の半導体基板中に形成される。上記Ｎウェル領域とＰウェル領域中には、それぞれトランジスタ等の半導体素子が形成され、種々の回路が構成される。

しかしながら、上記のような構成では、ウェル電位を固定するためのＰサブ領域、Ｎサブ領域及び配線によってセル面積の増大を招く。セル面積を増大させないためには、セル内部に形成するトランジスタ等の半導体素子のサイズを縮小しなければならず駆動能力が低下する。特に、デザインルールの最小線幅でサブ領域を形成すると、段差被覆性の低下やＭＯＳトランジスタへの最小距離等の制約が発生することになり、この点からもセル面積の増大またはトランジスタのサイズの縮小に繋がることになる。しかも、密に配置されたサブ領域に対するコンタクトは製造プロセス上でも厳しいものであり、このようなパターンが多数存在することは製造歩留まりの低下を招く。

ところで、半導体集積回路装置の微細化に伴って電源電圧が低下してきており、基板電流が少なくなっている。このため、低電源電圧化された半導体集積回路装置では、セル面積の増大やトランジスタサイズの縮小による駆動能力の低下を最小限にしてウェル電位の固定を効率的に行える可能性がある。これは、電源電圧が１Ｖ近辺になると、ＰＮ接合に順方向電流が流れるほどの電位差が発生しなくなるためである。また、低電源電圧化に伴って基板電流が減少しているだけでなく、通常はトランジスタのソース側の電位が固定されているので、電源電圧が１Ｖ程度ではドレインとのカップリングにより生じるウェル電位の変動は最悪でもその半分の０．５Ｖにも満たない。よって、ラッチアップによる破壊の可能性はほとんどない。

もちろん、基板電位がランダムに変動することになると、その電位変動に応じてトランジスタの駆動能力や漏れ電流が変動することになるため、その対策としてのウェル電位の固定は必要である。
特開２０００−３３２１１８

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、低電源電圧化された半導体集積回路装置において、パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる半導体集積回路装置及びその設計方法を提供することにある。

この発明の一態様によると、スタンダードセルが第１の方向に沿って配置されたセル列を、前記第１の方向と交差する第２の方向に沿って配列して形成された回路部を含み、前記セル列は、電源電圧及び接地電位が印加される第１，第２の端子、ウェル電位固定用の電位が印加される第３，第４の端子、及び前記第１，第２の端子から電源が供給され、前記第３，第４の端子からバックゲートバイアスが印加されるトランジスタ回路を有する４端子の第１のスタンダードセルと、動作タイミングに応じて、前記第１のスタンダードセルと選択的に置き換えられる２端子の第２のスタンダードセルと、前記セル列中の空き領域を埋め、且つ前記第１の方向に沿った対向する２辺に配置された第１，第２の電源線と、前記第１の電源線下の半導体基板中に形成される第１導電型の第１ウェル領域と、前記第２の電源線下の前記半導体基板中に形成される第２導電型の第２ウェル領域と、前記第１ウェル領域中に形成される第１導電型の第１サブ領域と、前記第２ウェル領域中に形成される第２導電型の第２サブ領域とを備え、論理回路を含まないスペーサセルと、を具備し、前記スペーサセルと前記第２のスタンダードセルとを用いて、前記第１のスタンダードセルの前記第３，第４の端子にウェル電位固定用の電位を与えることを特徴とする半導体集積回路装置が提供される。

更に、この発明の一態様によると、ライブラリから４端子の第１のスタンダードセルを読み出し、自動配置配線を行って仮の回路を形成するステップと、形成した仮の回路の動作タイミングを測定するステップと、測定した前記動作タイミングを判定するステップと、判定した前記動作タイミングに基づいてタイミング調整の最適値を算出するステップと、前記算出したタイミング調整の最適値に基づいて、前記ライブラリから２端子の第２のスタンダードセルを読み出し、複数のセル列内に配置した前記第１のスタンダードセルを前記第２のスタンダードセルに選択的に置き換えることによりタイミング調整を行うステップと、再度自動配置配線を行って回路を形成するステップと、形成した回路における各セル列内の空き領域を検索するステップと、検索した前記各セル列内の空き領域にスペーサセルを配置するステップとを具備し、前記第２のスタンダードセルと前記スペーサセルとを用いて、前記セル列中に配置された前記第１のスタンダードセルのウェル電位を固定することを特徴とする半導体集積回路装置の設計方法が提供される。

この発明によれば、低電源電圧化された半導体集積回路装置において、パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる半導体集積回路装置及びその設計方法が得られる。

以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係る半導体集積回路装置について説明するためのもので、パターン構成を示す平面図である。図１では、スタンダードセル用いて自動配置配線で形成した半導体集積回路装置における一部の回路パターンを抽出してレイアウトイメージ例を示している。

図１に示すレイアウト例では、３段のセル列ＳＣ−１，ＳＣ−２，ＳＣ−３が配列されており、隣接するセル列ＳＣ−１，ＳＣ−２間、及び隣接するセル列ＳＣ−２，ＳＣ−３間で電源線ＰＷ１，ＰＷ２が共用されている。上記電源線ＰＷ２は例えば電源電圧ＶＤＤ用であり、上記電源線ＰＷ１は例えば接地電位ＧＮＤ用である。上記電源線ＰＷ１，ＰＷ２はそれぞれ、セル内部に向かって対向する方向に延設される枝状の配線部を備えており、これらの配線部はコンタクトホールを介して上記各セル内に形成された半導体素子、例えばＭＯＳトランジスタのソースまたはドレインに接続される。

１段目のセル列ＳＣ−１には、４端子のセル４Ｔ−１１，４Ｔ−１２，４Ｔ−１３と２端子のスペーサセル（またはフィラーセル）２ＴＳ−１が配置されている。スペーサセル２ＴＳ−１はセル間の空き領域、ここではセル４Ｔ−１２，４Ｔ−１３間に配置されている。上記スペーサセル２ＴＳ−１によって、セル列ＳＣ−１内の各セル４Ｔ−１１，４Ｔ−１２，４Ｔ−１３のＰウェル領域及びＮウェル領域がそれぞれ共通接続される。上記スペーサセル２ＴＳ−１のＰウェル領域とＮウェル領域はそれぞれ、Ｐサブ領域とＮサブ領域（アクティブ領域）によって接地電位ＧＮＤと電源電圧ＶＤＤへと固定されている。このため、Ｐサブ領域とＮサブ領域を持たないセル４Ｔ−１１，４Ｔ−１２，４Ｔ−１３のＰウェル領域とＮウェル領域に上記スペーサセル２ＴＳ−１からウェル電位固定用のバイアス電圧が供給され、接地電位ＧＮＤと電源電圧ＶＤＤへと固定される。

２段目のセル列ＳＣ−２には、４端子セル４Ｔ−２１，４Ｔ−２２，４Ｔ−２３，４Ｔ−２４，４Ｔ−２５と、セル４Ｔ−２１，４Ｔ−２２間の空き領域に２端子のスペーサセル２ＴＳ−２が配置されている。このスペーサセル２ＴＳ−２によって、セル列ＳＣ−２内の各セル４Ｔ−２１，４Ｔ−２２，４Ｔ−２３，４Ｔ−２４，４Ｔ−２５のＰウェル領域及びＮウェル領域がそれぞれ共通接続される。そして、このスペーサセル２ＴＳ−２から４端子セル４Ｔ−２１，４Ｔ−２２，４Ｔ−２３，４Ｔ−２４，４Ｔ−２５のＰウェル領域とＮウェル領域に電位固定用の電位が供給される。

また、３段目のセル列ＳＣ−３には、４端子セル４Ｔ−３１，４Ｔ−３２，４Ｔ−３３と、セル４Ｔ−３３に隣接した空き領域に２端子のスペーサセル２ＴＳ−３が配置されている。このスペーサセル２ＴＳ−３によって、セル列ＳＣ−３内の各セル４Ｔ−３１，４Ｔ−３２，４Ｔ−３３のＰウェル領域及びＮウェル領域がそれぞれ共通接続される。そして、セル間の空き領域に設けたスペーサセル２ＴＳ−３から上記４端子セル４Ｔ−３１，４Ｔ−３２，４Ｔ−３３のＰウェル領域とＮウェル領域に電位固定用のバイアス電圧が供給される。

ここで、４端子のスタンダードセルとは、電源電圧ＶＤＤ用の第１の端子、接地（０Ｖ）ＧＮＤ用の第２の端子、Ｎウェル領域の電位固定用の第３の端子、及びＰウェル領域の電位固定用の第４の端子を備えたセルであり、このセル内に形成された各ＭＯＳトランジスタのソースまたはドレインが上記第１，第２の端子に、及びバックゲートが上記第３，第４の端子に選択的に接続されている。この４端子のスタンダードセルは、ＭＯＳトランジスタの基板バイアス効果を利用する際に用いるものである。

図２は、上記図１に示した半導体集積回路装置で用いられる４端子のスタンダードセルのパターン平面図であり、ＣＭＯＳ型のＮＡＮＤゲート４Ｔ−１１を例に取って示している。このスタンダードセル４Ｔ−１１には、セルの上辺と下辺に、セル列ＳＣ−１の延設方向に沿って電源電圧ＶＤＤ用の電源線（金属層）ＰＷ２と接地電位ＧＮＤ用の電源線（金属層）ＰＷ１が配置されている。上記電源線ＰＷ２下の半導体基板中にはＮウェル領域ＮＷＥＬＬが形成され、上記電源線ＰＷ１下の半導体基板中にはＰウェル領域ＰＷＥＬＬが形成されている。上記Ｎウェル領域ＮＷＥＬＬ中にはＰチャンネル型ＭＯＳトランジスタのソース・ドレイン領域ＰＳＤが形成される。また、上記Ｐウェル領域ＰＷＥＬＬ中にはＮチャネル型ＭＯＳトランジスタのソース・ドレイン領域ＮＳＤが形成される。

電源線ＰＷ２，ＰＷ１はそれぞれ、セル内部に向かって対向する方向に延設される枝状の配線部ＰＷ２−１，ＰＷ２−２，ＰＷ２−３，ＰＷ１−１，ＰＷ１−２を備えており、これらの配線部ＰＷ２−１，ＰＷ２−２，ＰＷ２−３，ＰＷ１−１，ＰＷ１−２は、コンタクトホールを介して上記各セル内に形成された半導体素子、例えばＭＯＳトランジスタのソースまたはドレインに接続される。これらのＭＯＳトランジスタのゲートＧ１〜Ｇ４は、上記配線部と同一方向に沿って配置されている。

この４端子のスタンダードセルのウェル領域ＰＷＥＬＬ，ＮＷＥＬＬは電位を固定するためのＰサブ領域及びＮサブ領域を備えておらず、ウェル電位固定用の配線にも接続されていない。すなわち、セル内においては電源電圧ＶＤＤまたは接地電位ＧＮＤに固定されていない。この４端子のスタンダードセルでは、ウェル領域ＮＷＥＬＬ，ＰＷＥＬＬ自身を隣接するセルのウェル領域との接続に用いるため、セル列間の境界上にＮサブ領域を設ける必要もない。また、このＮサブ領域にウェル電位固定用の電位を与えるための配線とコンタクトホールも不要である。

一方、上記スペーサセル（またはフィラーセル）２ＴＳ−１，２ＴＳ−２，２ＴＳ−３とは、自動配置配線を行って論理セル（スタンダードセル）を配置した際に、配線の都合により空き領域が生じたときにこのスペースに埋め込むものである。このスペーサセルは、電源電圧ＶＤＤ用の第１の端子と接地電位（０Ｖ）ＧＮＤ用の第２の端子を備え、各セル列ＳＣ−１，ＳＣ−２，ＳＣ−３内の空き領域にランダムに配置されている。

図３は、上記図１に示した半導体集積回路装置で用いられるスペーサセル（またはフィラーセル）２ＴＳ−１のパターン平面図である。図３に示すように、スペーサセル２ＴＳ−１には、セルの上辺と下辺に、セル列ＳＣ−１の延設方向に沿って電源電圧ＶＤＤ用の電源線（金属層）ＰＷ２と接地電位ＧＮＤ用の電源線（金属層）ＰＷ１が配置されている。上記電源線ＰＷ２下からセル内部の半導体基板中にはＮウェル領域ＮＷＥＬＬが形成され、上記電源線ＰＷ１下からセル内部の半導体基板中にはＰウェル領域ＰＷＥＬＬが形成されている。そして、これらのウェル領域ＮＷＥＬＬ，ＰＷＥＬＬ中に、Ｎサブ領域ＮＳとＰサブ領域ＰＳが設けられている。

上記電源線ＰＷ２，ＰＷ１はそれぞれ、セル内部に向かって対向する方向に延設される枝状の配線部ＰＷ２−４，ＰＷ２−５，ＰＷ１−３，ＰＷ１−４を備えている。これらの配線部ＰＷ２−４，ＰＷ２−５，ＰＷ１−３，ＰＷ１−４はそれぞれ、コンタクトホールを介して上記Ｎサブ領域ＮＳとＰサブ領域ＰＳに接続されている。

すなわち、上記スペーサセル２ＴＳ−１では、電源線ＰＷ２がＮサブ領域ＮＳを介してＮウェル領域ＮＷＥＬＬに接続され、電源線ＰＷ１がＰサブ領域ＰＳを介してＰウェル領域ＰＷＥＬＬに接続されている。このように、本実施形態では、便宜上、スペーサセルまたはフィラーセルと呼んでいるが、通常のスペーサセルまたはフィラーセルとは異なり、４端子のスタンダードセルにウェル電位固定用の電位を与える機能を備えている。

なお、上記図３に示したスペーサセルまたはフィラーセルにはＭＯＳトランジスタ等の半導体素子を設けていないが、論理回路を構成しないダミーのＭＯＳトランジスタ等の半導体素子が設けられていても良い。

図４は、上記図１に示した半導体集積回路装置を形成する設計方法について説明するためのフローチャートである。

まず、ライブラリから４端子のスタンダードセルを読み出し、自動配置配線を行って回路を形成する（ＳＴＥＰ１）。

次に、形成した回路における上記各セル列内の空き領域を検索する（ＳＴＥＰ２）。

そして、検索した上記各セル列内の空き領域にスペーサセルまたはフィラーセルを配置する（ＳＴＥＰ３）。このＳＴＥＰ３において、上記スペーサセルまたはフィラーセルを用いて、上記セル列中の２端子のスタンダードセルのウェル電位を固定する。

上記のような構成の半導体集積回路装置及びその設計方法によれば、回路構成を行うメインのスタンダードセル中にＰサブ領域やＮサブ領域、これらの領域にウェル電位固定用の電位を与える配線、及びコンタクト等を形成することなく、空き領域に設けたスペーサセルまたはフィラーセルからウェル電位固定用のバイアス電圧を与えることができる。上述したように、低電源電圧化された半導体集積回路装置ではラッチアップによる破壊の可能性はほとんどなく、基板電位がランダムに変動するのを防止できれば良いので、空き領域に設けたスペーサセルまたはフィラーセルによってウェル領域の電位を十分に固定できる。

よって、パターン占有面積の増大を抑制し、且つウェル電位を固定して基板電位の変動を抑制できる。上記スペーサセルまたはフィラーセルは、セル列にランダムに生成される空き領域に埋め込むように配置され、且つセル列の境界ではなくセルの内部にＰサブ領域やＮサブ領域を配置できるため、パターン占有面積の増大が生じることはない。

また、この隣接するセル列内のスタンダードセルにはＮサブ領域やＰサブ領域を形成する必要はなく、セル列間の境界にこれらの領域用の配線を形成してサブ領域とコンタクトを取る必要もない。これによって、セル列の幅を狭くでき、この点からもパターン占有面積を削減できる。

もちろん、スタンダードセルの内部に形成される半導体素子のサイズを縮小する必要はないので、駆動能力の低下も抑制できる。

従って、低電源電圧化された半導体集積回路装置において、パターン占有面積の増大や内部に形成される半導体素子の駆動能力の低下を抑制しつつウェル電位を効果的に固定できる。

なお、上記図２及び図３では、半導体基板中にＮウェル領域とＰウェル領域を形成し、それぞれのウェル領域中にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ、及びＮサブ領域とＰサブ領域を形成する場合を例に取って説明した。しかしながら、Ｐ型半導体基板にＮウェル領域を形成し、半導体基板中にＮチャンネル型ＭＯＳトランジスタとＰサブ領域、Ｎウェル領域中にＰチャンネル型ＭＯＳトランジスタとＮサブ領域を形成する構造にも適用可能である。

［第２の実施形態］
図５は、この発明の第２の実施形態に係る半導体集積回路装置の設計方法について説明するためのフローチャートである。本第２の実施形態は、４端子セルで形成した回路の一部を２端子セルに置き換えることにより回路の動作タイミングを最適化し、且つ第１の実施形態と同様な作用効果を得るものである。

すなわち、まずライブラリから４端子のスタンダードセルを読み出し、自動配置配線を行って４端子のスタンダードセルのみで仮の回路を形成（仮合成）する（ＳＴＥＰ１）。

次に、形成した上記仮の回路の動作タイミングを測定する（ＳＴＥＰ２）。

その後、測定した動作タイミングを判定する（ＳＴＥＰ３）。

次に、判定した動作タイミングに基づいてタイミング調整の最適値を算出する（ＳＴＥＰ４）。

そして、算出したタイミング調整の最適値に基づいて、ライブラリから２端子のスタンダードセルを読み出し、複数のセル列内の４端子のスタンダードセルを２端子のスタンダードセルに選択的に置き換えることによりタイミング調整を行う（ＳＴＥＰ５）。

その後、再度自動配置配線を行って回路を形成する（ＳＴＥＰ６）。

次に、形成した回路における各セル列内の空き領域を検索する（ＳＴＥＰ７）。

そして、検索した各セル列内の空き領域にスペーサセルまたはフィラーセルを配置する（ＳＴＥＰ８）。

本実施形態の設計方法では、セル列中の４端子のスタンダードセルに、２端子のスタンダードセルと上記スペーサセルまたはフィラーセルとを用いてウェル電位固定用の電位を供給する。

２端子セルでは、デザインルール上の制約からトランジスタのサイズが小さく制限されることがあるが、本実施形態のように動作タイミングの解析を行った後、遅くても構わない４端子セルをピックアップし、ＭＯＳトランジスタのサイズが小さい（等しい場合もあり得る）２端子セルに置き換えることにより、チップ性能（速度および面積）を損なうことなく、ウェル電位を固定することが可能である。

上記のような設計方法によれば、上述した第１，第２の実施形態と同様な作用効果が得られるとともに、回路の動作タイミングの最適化を図りつつ、ウェル電位の固定も行うことができる。

なお、上述したように２端子セルを用いた場合には、この２端子セルから４端子セルにウェル電位固定用の電位を与えることができるが、タイミング調整を優先すると必ずしも十分な電位を与えることができない可能性もある。そこで、本実施形態のように上記２端子セルだけではなく、スペーサセル（またはフィラーセル）を用いてウェル電位を固定することにより、より安定した状態で固定できる。

［適用例］
次に、上述した第１，第２の実施形態に係る半導体集積回路装置及びその設計方法の適用例として、描画装置を例に取って説明する。

図６は、画像描画プロセッサシステムＬＳＩのブロック図である。この画像描画プロセッサシステムＬＳＩ１０は、ホストプロセッサ２０、Ｉ／Ｏプロセッサ３０、メインメモリ４０、及びグラフィックプロセッサ５０を備えている。ホストプロセッサ２０とグラフィックプロセッサ５０とは、プロセッサバスＢＵＳによって、相互に通信可能に接続されている。

ホストプロセッサ２０は、メインプロセッサ２１、Ｉ／Ｏ部２２〜２４、及び複数の信号処理部（ＤＳＰ：Digital Signal Processor）２５を備えている。これらの回路ブロックは、ローカルネットワークＬＮ１によって相互に通信可能に接続されている。メインプロセッサ２１は、ホストプロセッサ２０内の各回路ブロックの動作を制御する。Ｉ／Ｏ部２２は、Ｉ／Ｏプロセッサ３０を介してホストプロセッサ２０の外部とデータの授受を行う。Ｉ／Ｏ部２３は、メインメモリ４０との間でデータの授受を行う。Ｉ／Ｏ部２４は、プロセッサバスＢＵＳを介してグラフィックプロセッサ５０との間でデータの授受を行う。信号処理部２５は、メインメモリ４０や外部から読み込んだデータに基づいて信号処理を行う。

Ｉ／Ｏプロセッサ３０は、ホストプロセッサ２０と、例えば汎用バス、ＨＤＤやＤＶＤ（Digital Versatile Disc）ドライブ等の周辺機器並びにネットワークとを接続する。この際、周辺機器はＬＳＩ１０に搭載されているものでも良いし、またはＬＳＩ１０外部に設けられていても良い。

メインメモリ４０は、ホストプロセッサ２０が動作するために必要なプログラムを保持する。このプログラムは、例えば図示せぬＨＤＤ等から読み出されて、メインメモリ４０に格納される。

グラフィックプロセッサ５０は、コントローラ５１、Ｉ／Ｏ部５２、５３、演算処理部５４を備えている。コントローラ５１は、ホストプロセッサ２０との間の通信や、演算処理部５４の制御を行う。Ｉ／Ｏ部５２は、プロセッサバスＢＵＳを介したホストプロセッサ２０との間の入出力を司る。Ｉ／Ｏ部５３は、ＰＣＩ等の各種汎用バス、ビデオ及びオーディオ、更に外部メモリ等との入出力を司る。演算処理部５４は、画像処理演算を行う。

演算処理部５４は、ラスタライザ（rasterizer）５５、及び複数の信号処理部５６−０〜５６−３１を備えている。なお、ここでは信号処理部５６の数を３２個にしているが、これは一例に過ぎず、８個、１６個、６４個等でも良く、その数は限定されるものではない。

次に、上記図６に示した回路におけるグラフィックプロセッサ５０の詳細な構成について、図７を用いて説明する。演算処理部５４は、ラスタライザ５５と、３２個の信号処理部５６−０〜５６−３１を備えている。ラスタライザ５５は、入力された図形情報にしたがって、ピクセル（pixel）を生成する。ピクセルとは、所定の図形を描画する際に取り扱われる最小単位の領域のことであり、ピクセルの集合によって図形が描画される。生成されるピクセルは、図形の形状（図形の占める位置）によって決まっている。すなわち、ある位置を描画する際にはその位置に対応したピクセルが生成され、また別の位置を描画する際には、対応する別のピクセルが生成される。信号処理部５６−０〜５６−３１はそれぞれ、ピクセル処理部ＰＰＵ０〜ＰＰＵ３１、及びピクセル処理部毎に設けられたローカルメモリＬＭ０〜ＬＭ３１を含んでいる。

ピクセル処理部ＰＰＵ０〜ＰＰＵ３１はそれぞれ、４個のリアライズパイプＲＰ（realize pipe）を有しており、４個のリアライズパイプＲＰが１個のＲＰクラスタＲＰＣ（realize pipe cluster）を形成している。ＲＰクラスタＲＰＣのそれぞれは、ＳＩＭＤ（Single Instruction Multiple Data）動作を行って、４個のピクセルを同時に処理する。そして、図形のそれぞれの位置に対応するピクセルは各ピクセル処理部ＰＰＵ０〜ＰＰＵ３１に割り当てられており、図形の占める位置に応じて、対応するピクセル処理部ＰＰＵ０〜ＰＰＵ３１がピクセルを処理する。

ローカルメモリＬＭ０〜ＬＭ３１はそれぞれ、ピクセル処理部ＰＰＵ０〜ＰＰＵ３１によって生成されたピクセルデータを記憶する。ローカルメモリＬＭ０〜ＬＭ３１は、全体としてリアライズメモリ（realize memory）を形成する。リアライズメモリは、例えば１つのＤＲＡＭであり、その内の所定のデータ幅を有する各メモリ領域が、それぞれローカルメモリＬＭ０〜ＬＭ３１に相当する。

上記のような構成の画像描画プロセッサシステムＬＳＩにおいて、メモリ以外のアナログ回路、ＳＲＡＭ及びロジック回路、例えばメインプロセッサ２１、コントローラ５１及びラスタライザ５５等に上述した第１，第２の実施形態に係る半導体集積回路装置の設計方法を適用することにより、これらの回路部のパターン占有面積を削減して高集積化が図れる。

上述したように、この発明の第１，第２の実施形態によれば、スタンダードセル全体（各々のスタンダードセル）にウェル電位固定の電位を与えるのでなく、スタンダードセルを配置した後のスペース（隙間）を埋めるためのスペーサセルまたはフィラーセルを利用してウェル電位を固定するので、トランジスタの性能に影響を与えるような基板電位変化を生じることなく、スタンダードセルの面積の縮小化、あるいはスタンダードセル内のトランジスタのサイズを大きくして駆動能力の増大が図れ、高集積化または高性能化が図れる。

特に、ウェル電位固定用のアクティブ領域をスペーサセルまたはフィラーセルに限定して形成することでパターン占有面積を最小にすることができる。また、４端子セルで設計した回路の一部に２端子セルを選択的に用いることにより、動作タイミングの最適化も図れる。

パターン占有面積と動作速度のどちらを優先して設計するかによって異なるが、パターン占有面積の削減を最優先すると、適用する回路部の面積を１０％程度削減することが期待できる。

以上第１，第２の実施形態と適用例を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体集積回路装置について説明するためのもので、パターン構成を示す平面図。図１に示した半導体集積回路装置で用いられる４端子のスタンダードセルのパターン平面図。図１に示した半導体集積回路装置で用いられるスペーサセルまたはフィラーセルのパターン平面図。図１に示した半導体集積回路装置を形成する設計方法について説明するためのフローチャート。この発明の第２の実施形態に係る半導体集積回路装置の設計方法について説明するためのフローチャート。この発明の第１，第２の実施形態に係る半導体集積回路装置及びその設計方法の適用例について説明するためのもので、画像描画プロセッサシステムＬＳＩを示すブロック図。図６に示した回路におけるグラフィックプロセッサの詳細な構成について説明するためのブロック図。

符号の説明

ＳＣ−１，ＳＣ−２，ＳＣ−３…セル列、ＰＷ１，ＰＷ２…電源線、４Ｔ−１１，４Ｔ−１２，４Ｔ−１３，４Ｔ−２１，４Ｔ−２２，４Ｔ−２３，４Ｔ−２４，４Ｔ−２５，４Ｔ−３１，４Ｔ−３２，４Ｔ−３３…４端子のセル（第１のスタンダードセル）、２ＴＳ−１，２ＴＳ−２，２ＴＳ−３…スペーサセルまたはフィラーセル（第２のスタンダードセル）、Ｎ１，Ｎ２…Ｎウェル領域、Ｐ１，Ｐ２…Ｐウェル領域、ＰＷ２−１，ＰＷ２−２，ＰＷ２−３，ＰＷ１−１，ＰＷ１−２…配線部、Ｇ１〜Ｇ４…ゲート、ＰＳ…Ｐサブ領域、ＮＳ…Ｎサブ領域。

Claims

スタンダードセルが第１の方向に沿って配置されたセル列を、前記第１の方向と交差する第２の方向に沿って配列して形成された回路部を含み、
前記セル列は、
電源電圧及び接地電位が印加される第１，第２の端子、ウェル電位固定用の電位が印加される第３，第４の端子、及び前記第１，第２の端子から電源が供給され、前記第３，第４の端子からバックゲートバイアスが印加されるトランジスタ回路を有する４端子の第１のスタンダードセルと、
動作タイミングに応じて、前記第１のスタンダードセルと選択的に置き換えられる２端子の第２のスタンダードセルと、
前記セル列中の空き領域を埋め、且つ前記第１の方向に沿った対向する２辺に配置された第１，第２の電源線と、前記第１の電源線下の半導体基板中に形成される第１導電型の第１ウェル領域と、前記第２の電源線下の前記半導体基板中に形成される第２導電型の第２ウェル領域と、前記第１ウェル領域中に形成される第１導電型の第１サブ領域と、前記第２ウェル領域中に形成される第２導電型の第２サブ領域とを備え、論理回路を含まないスペーサセルと、
を具備し、
前記スペーサセルと前記第２のスタンダードセルとを用いて、前記第１のスタンダードセルの前記第３，第４の端子にウェル電位固定用の電位を与えることを特徴とする半導体集積回路装置。
ライブラリから４端子の第１のスタンダードセルを読み出し、自動配置配線を行って仮の回路を形成するステップと、
形成した仮の回路の動作タイミングを測定するステップと、
測定した前記動作タイミングを判定するステップと、
判定した前記動作タイミングに基づいてタイミング調整の最適値を算出するステップと、
前記算出したタイミング調整の最適値に基づいて、前記ライブラリから２端子の第２のスタンダードセルを読み出し、複数のセル列内に配置した前記第１のスタンダードセルを前記第２のスタンダードセルに選択的に置き換えることによりタイミング調整を行うステップと、
再度自動配置配線を行って回路を形成するステップと、
形成した回路における各セル列内の空き領域を検索するステップと、
検索した前記各セル列内の空き領域にスペーサセルを配置するステップとを具備し、
前記第２のスタンダードセルと前記スペーサセルとを用いて、前記セル列中に配置された前記第１のスタンダードセルのウェル電位を固定する
ことを特徴とする半導体集積回路装置の設計方法。