JP4036688B2 - 自動配置配線用スタンダードセルライブラリ及び半導体集積装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数電源用スタンダードセル、自動配置配線用スタンダードセルライブラリ、電源配線方法及び半導体集積装置に関するものである。
【０００２】
【従来の技術】
近年、ディジタル回路の高速化、高機能化に伴い、半導体集積回路の高速化、高集積化が進んでいる。回路の大規模化により、標準セルライブラリを使用したレイアウト設計が一般的に行われている。また、一方で回路の高速化、高集積化により消費電力が問題化しており、回路の消費電力に占めるクロックツリー部での消費電力が大きいため、クロックツリー部での低消費電力化が求められている。
【０００３】
標準セルライブラリを使用したレイアウト設計について説明する。図１は標準セルライブラリのスタンダードセルの例であり、電源線１０１、接地線１０２、トランジスタのゲート１０３、Ｎウェル１０４、Ｐウェル１０５、Ｐチャンネルの拡散領域１０６、Ｎチャンネルの拡散領域１０７により構成されている。ここで標準セルライブラリのスタンダードセルは、電源線１０１、接地線１０２の配線層、太さ及び高さが同一になるよう設計されている。標準セルライブラリを使用したブロックレイアウトとして、スタンダードセルの配列の向きを変えずに配置する方法と、ブロックの偶数列と奇数列とでスタンダードセルの配列の向きが逆になるよう配置する方法の２種類がある。
【０００４】
図２（ａ）はスタンダードセルの配列の向きを変えずに配置した場合のブロックレイアウト例である。図２（ａ）のようにスタンダードセルの電源線はセルを隣接して配置することにより電源線１０１が列方向両側のセルの電源線１０１と接続し、接地線１０２が列方向両側のセルの接地線１０２と接続するため、２つのセル列で２本の電源線と接地線が形成される。図面上で上側の第１のセル列と図面上で下側の第２のセル列との間の間隔は第１のセル列の接地線１０２と第２のセル列の電源線１０１が配線間隔のレイアウトルールの幅以上離れるようにセル間の間隔を離して配置される。
【０００５】
図２（ｂ）はブロックの偶数列と奇数列でスタンダードセルの配列の向きが逆になるよう配置した場合のブロックレイアウト例である。図２（ｂ）のようにスタンダードセルは第１のセル列と第２のセル列とは配列の向きが逆になるように配置されている。第１のセル列の電源線１０１と第２のセル列の電源線１０１とは電位が同じため接続することが可能であり、セルを列方向及び行方向で隣接して配置することにより電源線１０１が列方向及び行方向で隣接するセルの電源線１０１と接続し、接地線１０２が列方向で隣接するセルの接地線１０２と接続し、第１のセル列と第２のセル列とで１本の電源線が形成され、また、第１のセル列と第２のセル列のＮウェル同士が接続される。このようにブロックの偶数列と奇数列でスタンダードセルの配列の向きが逆になるよう配置することにより、行方向で隣接するセルの電源線１０１を接続することが可能となり、第１のセル列のセルと第２のセル列のセルとの間の間隔を空ける必要がないためブロック面積を小さくすることができる。
【０００６】
次に、標準セルライブラリを使用したクロックツリーの構成について説明する。図３はクロックツリーの構成の例であり、フリップフロップ２０１、第１のクロックバッファ２０２、第２のクロックバッファ２０３により構成されている。クロックツリーの作成方法としては、まず近傍に位置する複数のフリップフロップ２０１を一まとまりとして、それらの中心に第２のクロックバッファ２０３を配置し、第２のクロックバッファ２０３の出力端子と各フリップフロップ２０１のクロック端子を接続する。次に、複数の第２のクロックバッファ２０３の中心に第１のクロックバッファ２０２を配置し、第１のクロックバッファ２０２の出力端子と複数の第２のクロックバッファの入力端子を接続する。これにより、第１のクロックバッファ２０２の入力端子にクロック信号を与え、全てのフリップフロップ２０１にクロック信号を同期して与えることができる。
【０００７】
クロックツリー部を低消費電力化する方法として、クロックツリー部のクロック信号を低振幅化する技術がある。トランジスタの消費電力はｆ・Ｃ・Ｖ・Ｖで表される。ここで、ｆはクロックの周波数、Ｃは負荷容量、Ｖは電源電位である。クロック信号を低振幅化することによりクロックツリー部のトランジスタの電源電位を下げることができるため、クロック信号を（Ｖ−ΔＶ）にすると、消費電力はｆ・Ｃ・（Ｖ−ΔＶ）・（Ｖ−ΔＶ）となり、消費電力を削減することができる。
【０００８】
クロックツリー部のクロック信号を低振幅化するためブロックに供給する電源電位を下げると、ブロック内の全トランジスタの電源電位が下がるため、トランジスタの動作速度が遅くなり、回路の動作周波数が低下してしまう。そのためクロックツリー部と論理回路部で異なる電源電位を供給し、クロックツリー部の電源電圧を論理回路部よりも低くすることにより、回路の動作周波数を低下させずにクロックツリー部の消費電力を下げることができる。
【０００９】
図４は回路素子列の回路図の例であり、フリップフロップ２０１、第１のクロックバッファ２０２、第２のクロックバッファ２０３、回路素子列２０５により構成されている。回路の消費電力はクロックツリー部２０４と回路素子列２０５の合計であり、消費電力は電源電位の２乗に比例するため、消費電力を削減するためには電源電位を下げることが最も効果がある。
【００１０】
回路の電源電位を下げるとトランジスタの動作速度が低下するため、回路素子列２０５の動作速度が遅くなり、回路の動作周波数が低下してしまうため、回路素子列２０５については低電圧化することはできない。しかし、クロックツリー部２０４についてはフリップフロップ全てにクロック信号が同期して与えられればよく、クロックツリー部での回路素子の動作速度の低下は動作周波数に影響しないため、クロックツリー部のみ低電圧化することにより、回路素子の動作周波数を低下させずに、回路の消費電力を低減することができる。
【００１１】
しかし、ブロック内の同一の列に異なる電源電圧で動作するセルが存在すると、異なる電源電圧の電源線同士が接続されてしまうため、異なる電源線を分離して配線することができないという問題がある。
【００１２】
電源電圧が異なるセルをブロック内の異なる列に配置することにより、異なる電源電圧の電源線を分離して配置することはできる。フリップフロップに入力するクロック信号を同期させるため、クロックバッファはフリップフロップの近傍に配置される必要がある。
【００１３】
しかし、フリップフロップとクロックバッファがブロック内の異なる列に配置されると、フリップフロップの配置によっては、フリップフロップとクロックバッファ間の距離が長くなる。そのために配線遅延が大きくなり、各フリップフロップに入力するクロック信号のタイミングが互いにずれてしまうという課題がある。また、クロックバッファのセルと論理回路のセルとをブロック内の異なる列に配置すれば、クロックバッファのセルの領域と論理回路のセルの領域を別々に用意する必要があり、ブロック面積が大きくなってしまうという課題がある。
【００１４】
このような異なる電源電圧で動作するセルをブロック内に混在してレイアウトする場合の複数電源用スタンダードセルのセル構成が、特開平１０−２８４６０９号公報に開示されている。この技術ではセル内に共通の電源端子と第２の電源端子の２つの電源端子を持ち、電源系統毎に完全に独立したウェルを備えることで、ブロック内の同一の列に異なる電源電圧で動作するセルが存在しても、異なる電源線を分離して配線することが可能となっている。
【００１５】
【発明が解決しようとする課題】
しかし、上記のような従来の複数電源用スタンダードセルの構成では、ブロック面積を小さくするためブロックの偶数列と奇数列でスタンダードセルの配列の向きが逆になるよう配置し、図面上で上側の列のセルのＮウェルと図面上で下側の列のセルのＮウェルが接するようにすると、図５のように単電源用スタンダードセルと複数電源用スタンダードセルが上下に接するような回路の場合、単電源用スタンダードセルのＮウェルと複数電源用スタンダードセルのＮウェルが接することになる。単電源用スタンダードセルのＮウェルに与える電位と複数電源用スタンダードセルのＮウェルに与える電位は異なるために、Ｎウェルに電流が流れて複数電源用スタンダードセルのＮウェルの電位が変化してしまう。そのことにより、複数電源用スタンダードセル内のトランジスタのソース電圧と基盤電圧が異なる電圧となってトランジスタの閾値電圧が変化し、複数電源用スタンダードセルの動作速度が変化してしまうという問題がある。
【００１６】
そのため、従来の複数電源用スタンダードセルではブロックの偶数列と奇数列でスタンダードセルの配列の向きが逆になるよう配置した場合に図面上で上側の列のセルと下側の列のセルを離して配置する必要があるため、上側の列のセルと下側の列のセルを接する場合と比べてブロック面積が増大してしまうという問題がある。
【００１７】
また、従来の複数電源用スタンダードセルではセル内部でウェルが独立しており、微細プロセスではセル面積が非常に小さくなっているため、従来の複数電源用スタンダードセルではウェルの面積が非常に小さくなり、基盤コンタクトを多く取ることができないため、ラッチアップに弱いという課題がある。
【００１８】
本発明は、このような従来の技術の問題点を解消するべく創案されたものであり、その目的は、動配置配線レイアウトにおいて、複数電源電圧の半導体集積回路をブロック面積の増加を抑えてレイアウトする手法を提供し、クロックツリー部の消費電力を削減する手段を提供することにある。
【００１９】
【課題を解決するための手段】
上記の課題を解決するために、本発明による自動配置配線用スタンダードセルライブラリは、半導体集積回路に使用されるスタンダードセルライブラリであって、セルの境界全周から離して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、前記第１の電源線と電気的に分離され、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｎウェルに電源電位を供給する第２の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた複数電源用スタンダードセルと、セルの列方向両側の境界に接して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた単電源用スタンダードセルとを含み、前記複数電源用スタンダードセルの第１の電源線と、前記単電源用スタンダードセルの第１の電源線を電気的に接続することを特徴とする。
【００２０】
かかる構成によれば、複数電源用スタンダードセルと単電源用スタンダードセルをブロック内に混在して使用し、第１の電源線に与える電位と第２の電源線に与える電位を異なる電源電位にすることにより、同一回路内で複数の電源電圧で動作するセルを混在することができる。なお、複数電源用スタンダードセルについては、後述する実施の形態の図６を参照するとよい。また、単電源用スタンダードセルについては、後述する実施の形態の図８を参照するとよい。複数電源用スタンダードセルと単電源用スタンダードセルとの組み合わせについては、後述する実施の形態の図９、図１１を参照するとよい。
【００２７】
また、本発明の自動配置配線用スタンダードセルライブラリは、前記複数電源用スタンダードセルが、セル内部に前記第２の電源線に接続するデカップリングコンデンサを持つことを特徴とする。
【００２８】
かかる構成によれば、デカップリングコンデンサにより第２の電源線の電源ノイズを抑制することができる。なお、これについては、後述する実施の形態の図１３を参照するとよい。
【００３１】
また、本発明の自動配置配線用スタンダードセルライブラリは、前記複数電源用スタンダードセルが、さらにセルの列方向両側の端に配置され、前記第１の電源線と電気的に接続する第２のＮウェルを持つことを特徴とする。
【００３２】
かかる構成によれば、複数電源用スタンダードセル内部の第２のＮウェルと複数電源用スタンダードセルに隣接された単電源用スタンダードセルのＮウェルが接し、単電源用スタンダードセル内のＮウェルの面積を大きくすることができ、また、２つの異なる電源電圧の回路をセル内に持つことができる。なお、これについては、後述する実施の形態の図１４、図１５を参照するとよい。
【００３４】
また、第１の電源線を半導体集積回路の電源供給点に接続することにより、第２のＮウェルに電源電位を与えることができる。
【００３７】
また、本発明の自動配置配線用スタンダードセルライブラリは、半導体集積回路に使用されるスタンダードセルライブラリであって、セルの行方向両側の境界から離して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、前記第１の電源線と電気的に分離され、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｎウェルに電源電位を供給する第２の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線とを備え、セルの行方向両側の境界及び列方向両側の境界から離して配置された前記Ｎウェルを持つセルと、セルの行方向両側の境界から離して配置され、かつ列方向の一端または他端に接して配置した前記Ｎウェルを持つセルと、を備えた複数電源用スタンダードセルと、セルの列方向両側の境界に接して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた単電源用スタンダードセルと、を含み、前記複数電源用スタンダードセルの第１の電源線と、前記単電源用スタンダードセルの第１の電源線を電気的に接続することを特徴とする。
【００３８】
かかる構成によれば、複数電源用スタンダードセルが隣接配置された場合、複数電源用スタンダードセルをＮウェルがセルの境界に接したセルに置き換えることにより、複数電源用スタンダードセル同士のＮウェルを接続することができる。なお、これについては、後述する実施の形態の図１６、図１７を参照するとよい。
【００４１】
また、本発明の自動配置配線用スタンダードセルライブラリは、前記複数電源用スタンダードセルが、その行方向幅は前記単電源用スタンダードセルの行方向幅の整数倍であり、前記複数電源用スタンダードセルのＰウェルは第１のＰウェルと第２のＰウェルで分割され、前記第１のＰウェルと前記第２のＰウェルの間に前記Ｎウェルを配置し、前記複数電源用スタンダードセルの第１の電源線を前記単電源用スタンダードセルの第１の電源線と同じ高さとし、前記複数電源用スタンダードセルの接地線を前記単電源用スタンダードセルの接地線と同じ高さとすることを特徴とする。
【００４２】
かかる構成によれば、複数電源用スタンダードセルのＮウェル領域の面積を単電源用スタンダードセルと同じ行方向幅で作成するのと比べて大きくとることができ、単電源用スタンダードセルと複数電源用スタンダードセルを回路内に混在させても容易にレイアウトすることができる。なお、これについては、後述する実施の形態の図１０、図１１を参照するとよい。
【００４３】
また、本発明の自動配置配線用スタンダードセルライブラリは、半導体集積回路に使用されるスタンダードセルライブラリであって、セルの境界全周から離して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、前記第１の電源線と電気的に分離され、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｎウェルに電源電位を供給する第２の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、セルの列方向両側の端に配置され、前記第１の電源線と電気的に接続する第２のＮウェルと、を備えた複数電源用スタンダードセルと、セルの列方向両側の境界に接して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた単電源用スタンダードセルと、を含み、前記複数電源用スタンダードセルの第１の電源線と、前記単電源用スタンダードセルの第１の電源線を電気的に接続することを特徴とする。
【００６３】
本発明の半導体集積装置は、自動配置配線用スタンダードセルライブラリを使用した半導体集積装置であって、クロックバッファに前記複数電源用スタンダードセルを使用し、さらに前記複数電源用スタンダードセルの第２の電源線の電位を前記第１の電源線の電位より下げることを特徴とする。
【００６４】
かかる構成によれば、第２の電源線に供給する電源電位を変えることによりクロックツリー部の電源電圧を変化させることができる。
【００６６】
また、クロックツリー部のセルの電源電圧を変化させることができ、クロックツリー部のセルの電源電圧を下げることにより、クロックツリーでの消費電力を削減することができる。
【００７９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００８０】
図６に本発明にかかる複数電源用スタンダードセルの回路図を示す。図示するように、複数電源用スタンダードセルは、第１の電源線４０１、接地線４０２、トランジスタのゲート４０３、Ｎウェル４０４、Ｐウェル４０５、Ｐチャンネルの拡散領域４０６、Ｎチャンネルの拡散領域４０７、第２の電源線４０８により構成されている。第１の電源線４０１と第２の電源線４０８は電気的に分離されている。また、第２の電源線４０８とＮウェル４０４は電気的に接続されており、接地線４０２とＰウェル４０５とは電気的に接続されている。また、第１の電源線４０１と第２の電源線４０８はセル内の異なる高さの配線層に配置されており、Ｎウェル４０４はセルの全周境界（上下左右全ての境界）部から離して配置されている。
【００８１】
図７に複数電源用スタンダードセルを使用したブロックレイアウトを示す。ここで複数電源用スタンダードセルは、第２の電源線４０８がセルの列方向両側の境界部に接して形成されているとする。これにより、複数電源用スタンダードセルが隣接配置されると、複数電源用スタンダードセルの第１の電源線４０１、接地線４０２、第２の電源線４０８がそれぞれ接することになり、電源配線が形成されるため、第１の電源線４０１、接地線４０２、第２の電源線４０８を配線することが可能となる。
【００８２】
図８に単電源用スタンダードセルの回路図を示す。図示するように単電源用スタンダードセルは、第１の電源線５０１、接地線５０２、トランジスタのゲート５０３、Ｎウェル５０４、Ｐウェル５０５、Ｐチャンネルの拡散領域５０６、Ｎチャンネルの拡散領域５０７により構成されている。第１の電源線５０１とＮウェル５０４とは電気的に接続されており、接地線５０２とＰウェル５０５とは電気的に接続されている。
【００８３】
図９に複数電源用スタンダードセルと単電源用スタンダードセルを同じブロック内に使用した場合の回路図を示す。図９において、３０１は単電源用スタンダードセル、３０３は本発明にかかわる複数電源用スタンダードセルである。また、ここで単電源用スタンダードセル３０１はＮウェル５０４が接するように図面上で上側の列は上下が逆になるように配置している。
【００８４】
図示するように複数電源用スタンダードセル３０３のＮウェル４０４はセルの全周境界（上下左右全ての境界）から離して配置されることにより、列方向または行方向で隣接するセルを接して配置しても、複数電源用スタンダードセル３０３のＮウェル４０４を単電源用スタンダードセル３０１のＮウェル５０４から分離することができる。その結果、図面上で上側の列のセルと下側の列のセルを接してブロック面積を小さくすることができる。
【００８５】
図１０に複数電源用スタンダードセルを、その行方向幅（高さ）が単電源用スタンダードセルの行方向幅（高さ）の２倍となるようにした場合の回路図について示す。図示するように、この複数電源用スタンダードセルは図６の複数電源用スタンダードセルの２つを行方向で逆になるように配置し、それぞれのＮウェル４０４同士が接するように構成したものである。この結果、Ｎウェルの面積を大きくすることが可能となる。すなわち、Ｎウェル上に基盤コンタクトを多く取ることが可能となり、ラッチアップを強くすることができる。
【００８６】
図１１に行方向幅（高さ）が２倍とされた複数電源用スタンダードセルと単電源用スタンダードセルを同じブロック内に使用した場合の回路図を示す。ここで、単電源用スタンダードセルはＮウェルが接するように図面上で上側の列は配列の向きが逆になるように配置している。セル群の第１の電源線６０１については、複数電源用スタンダードセルの第１の電源線４０１と単電源用スタンダードセルの第１の電源線５０１が配置により接するため、セルを配置するだけでセル群の第１の電源線６０１を形成することができる。また、セル群の接地線６０２は複数電源用スタンダードセルの接地線４０２と単電源用スタンダードセルの接地線５０２が配置により接するため、セルを配置するだけでセル群の接地線６０２を形成することができる。また、複数電源用スタンダードセルのＮウェル４０４は、単電源用スタンダードセルが隣接配置されても複数電源用スタンダードセルのＮウェル４０４と単電源用スタンダードセルのＮウェル５０４が接しないようにセルの境界から離して配置されており、複数電源用スタンダードセルと単電源用スタンダードセルが隣接配置されても、異なる電源電位のＮウェルを電気的に完全に分離することが可能となる。
【００８７】
図１２は複数電源用スタンダードセルの電源供給を第１の電源線と第２の電源線とで切り換え可能な複数電源用スタンダードセルの回路図である。図１２において、Ｎウェル４０４は第１の電源線４０１、第２の電源線４０８と電気的に分離されており、配線工程にて電源接続用コンタクト４０９を第１の電源線４０１と第２の電源線４０８とのいずれか一方の上に配置することにより、Ｎウェル４０４と第１の電源線４０１または第２の電源線４０８が電気的に接続される。よって、配線工程で電源接続用コンタクト４０９を第１の電源線４０１に配置するか第２の電源線４０８に配置するかにより、複数電源用スタンダードセルの電源を第１の電源線と第２の電源線で切り換えることが可能となる。
【００８８】
図１３は複数電源用スタンダードセルにトランジスタのゲート酸化膜容量を利用したデカップリングコンデンサ４１０を備えたセルの回路図である。図１３において、デカップリングコンデンサ４１０はＮチャンネルの拡散領域４０７ではトランジスタのソースとドレインに接地線４０２が接続されており、トランジスタのゲートに第２の電源線４０８が接続されている。また、Ｐチャンネルの拡散領域４０６ではトランジスタのソースとドレインに第２の電源線４０８が接続されており、トランジスタのゲート４０３に接地線４０２が接続されている。このデカップリングコンデンサ４１０により、第２の電源線４０８の電源ノイズを抑えることが可能となる。なお、このデカップリングコンデンサ４１０を複数電源用スタンダードセルの論理回路用領域と分けて配置することにより、配線領域を多く取ることができる。図１３ではデカップリングコンデンサは複数電源用スタンダードセルの上半分に配置されており、論理回路は下半分に配置されている。これにより、複数電源用スタンダードセル内で上部と下部をまたがる信号線を配線する必要がなくなるため、配線領域を多く取ることができる。
【００８９】
図１４に複数電源用スタンダードセルの両端にＮウェル４１１を備えたセルの回路図を示す。図１４において、複数電源用スタンダードセルは両端にＮウェル４１１を持ち、単電源用スタンダードセルが隣接配置された場合、複数電源用スタンダードセルのＮウェル４１１と単電源用スタンダードセルのＮウェル５０４が接するように配置されている。また、Ｎウェル４１１上にはトランジスタが形成されており、Ｎウェル４１１を第１の電源線４０１と電気的に接続することにより、セル内に２つの異なる電源電圧の回路を持つことができる。
【００９０】
図１５に図１４の複数電源用スタンダードセルと単電源用スタンダードセルを同じブロック内に使用した場合の回路図を示す。図１５において、複数電源用スタンダードセルに隣接して配置された単電源用スタンダードセルのＮウェル５０４は複数電源用スタンダードセルのＮウェル４１１と接するため、単電源用スタンダードセルのＮウェル５０４の面積を大きくすることができ、単電源用スタンダードセルが複数電源用スタンダードセルの間に配置された場合でも、単電源用スタンダードセルのＮウェル５０４の面積を大きくしてラッチアップを強くすることが可能となる。また、Ｎウェル４１１上にトランジスタを形成し、トランジスタのソースに対し第１の電源線から電源を供給することにより、異なる電源電位の回路をセル内に混在して持つことが可能となる。
【００９１】
また、複数電源用スタンダードセル同士が隣接配置された場合、複数電源用スタンダードセルのＮウェル４１１はセル毎に分離されるが、Ｎウェル５０４は同じ電位であるため、Ｎウェル５０４を一つにまとめることができる。
【００９２】
図１６は図１０の複数電源用スタンダードセルのＮウェル４０４を右端のセルの境界に接するように形成したものである。同様にしてＮウェル４０４が左端のセルの境界に接したセルとＮウェル４０４が左右のセルの境界に接したセルを作成しておく。そして複数電源用スタンダードセルが隣接配置される際、左端の複数電源用スタンダードセルをＮウェル４０４が右端のセルの境界に接したセルに置き換え、右端の複数電源用スタンダードセルをＮウェル４０４が左端のセルの境界に接したセルに置き換え、中央の複数電源用スタンダードセルをＮウェル４０４が左右のセルの境界に接したセルに置き換える。これにより、複数電源用スタンダードセル群のＮウェル４０４同士が接するため、一つの大きなＮウェル４０４を形成することができる（図１７）。
【００９３】
なお、図６ではＮウェルをセルの列方向両側の境界から離した場合について説明したが、ＮウェルではなくＰウェルをセルの全周境界（上下左右全ての境界）から離して配置し、第２の接地線を持つようにすることにより、接地線を複数電源化することができる。
【００９４】
また、図１０では複数電源用スタンダードセルを、その行方向幅（高さ）が単電源用スタンダードセルの行方向幅（高さ）の２倍にしたものについて説明したが、複数電源用スタンダードセルを、その行方向幅が単電源用スタンダードセルの行方向幅の４倍にし、接地線を２系統設けることにより、電源線だけでなく接地線も複数電源化することができる。
【００９５】
また、図１８のように複数電源用スタンダードセルに第３の電源線４１２を設け、第３の電源線４１２の配線層高さを第１の電源線４０１や第２の電源線４０８と異なる配線層高さにすることにより、複数電源用スタンダードセルにて３つの電源を使用することができる。図１８において、Ｎウェル４０４は第１の電源線４０１、第２の電源線４０８、第３の電源線４１２と電気的に分離されており、配線工程にて電源接続用コンタクト４０９を第１の電源線４０１、第２の電源線４０８、第３の電源線４１２のうちのいずれか１つの上に配置することにより、Ｎウェル４０４と第１の電源線４０１または第２の電源線４０８または第３の電源線４１２とが接続される。よって、配線工程で電源接続用コンタクト４０９を第１の電源線４０１に配置するか第２の電源線４０８に配置するか第３の電源線４１２に配置するかにより、複数電源用スタンダードセルの電源を第１の電源線と第２の電源線と第３の電源線で切り換えることができる。
【００９６】
図１９は３つの電源を使用した回路の例である。図１９において、左端のセルは第１の電源線４０１から、中央のセルは第２の電源線４０８から、右端のセルは第３の電源線４１２からそれぞれ電源を供給されており、第１の電源線４０１と第２の電源線４０８、第３の電源線４１２はそれぞれ配線層高さが異なるため、同じ列内に３つの異なる電源電圧のセルが存在しても問題なく電源配線が可能である。
【００９７】
図２０に複数電源用スタンダードセルの第２の電源線をブロックレイアウトにて配線する際の配線例を示す。図２０において、まず第１の配線層を用いて電源ストラップ配線６０１を配線し、複数電源用スタンダードセルの第２の電源線４０８から電源ストラップ配線６０１に第２の配線層を用いて電源配線６０２を配線し、電源ストラップ配線６０１と電源配線６０２が重なる点に第１の配線層と第２の配線層を接続するコンタクト６０３を配置する。これにより、単電源用スタンダードセルと複数電源用スタンダードセルが同一列内に存在しても第２の電源線４０８を電源ストラップ配線６０１に接続することができ、第１の電源線４０１はセルを接して配置することにより第１の電源線４０１が形成されるため、第１の電源線４０１、第２の電源線４０８共にブロックレイアウトで配線することが可能となる。
【００９８】
なお、上記の例では複数電源用スタンダードセルと一つの電源ストラップ配線６０１を接続する方法について説明したが、電源ストラップ配線６０１を複数用意して複数電源用スタンダードセルの第２の電源線４０８から複数の電源ストラップ配線６０１に接続するようにしてもよい。また、電源ストラップ配線６０１を複数電源用スタンダードセルの両端に用意して、複数電源用スタンダードセルの両端から第２の配線層を用いて電源配線６０２を配線するようにしてもよい（図２１）。
【００９９】
図２０ではブロックの列毎に電源配線６０２を配線し、電源ストラップ配線６０１に接続する方法について説明したが、信号配線と電源配線を同じ配線領域で使用する場合、電源配線６０２をブロックの列毎に持つと信号配線を行うための配線リソースが少なくなり、最悪の場合、信号配線ができないという問題がある。その解決方法として図２２に複数電源用スタンダードセルの第２の電源線をブロックレイアウトにて配線する際の配線例を示す。
【０１００】
図２２において、まず第１の配線層を用いて電源ストラップ配線６０１を配線し、近傍に存在する複数電源用スタンダードセル群７０１の第２の電源線４０８を部分配線６０４にて接続し、部分配線６０４から電源ストラップ配線６０１に第２の配線層を用いて電源配線６０２を配線し、電源ストラップ配線６０１と電源配線６０２が重なる点に第１の配線層と第２の配線層を接続するコンタクト６０３を配置する。これにより、異なる列に複数電源用スタンダードセルが存在していても、それらをまとめた部分配線６０４を一本の電源配線６０２にて電源ストラップ配線６０１と接続するため、列毎に電源配線６０２が必要ではなくなるため、少ない配線リソースにて複数電源用スタンダードセルの第２の電源線４０８を配線することが可能となる。
【０１０１】
なお、上記の例では近傍に位置する複数電源用スタンダードセル群と一つの電源ストラップ配線６０１を接続する方法について説明したが、電源ストラップ配線６０１を複数用意して近傍に位置する複数電源用スタンダードセル群を接続した部分配線６０４から複数の電源ストラップ配線６０１に接続してもよい。
【０１０２】
なお、電源ストラップ配線６０１と複数電源用スタンダードセルを接続する電源配線６０２の配線長が長くなると配線抵抗が大きくなり、電源電圧降下により回路の動作速度不足や誤動作の原因となるため、電源電圧降下を抑制する必要がある。電源電圧降下を抑制する方法として複数電源用スタンダードセルの配置後に電源ストラップ配線を複数電源用スタンダードセルの近傍に配置する方法が挙げられる。
【０１０３】
図２３において、７０１は複数電源用スタンダードセルである。これらの複数電源用スタンダードセル７０１と電源ストラップ配線との間の配線長に制約値を設け、配線長が制約値以下となるように電源ストラップ配線６０１を作成する。すなわち、電源ストラップ配線６０１から複数の複数電源用スタンダードセル７０１までの最短距離が一定値以下になるようにすることにより、電源電圧降下を抑制することができる（図２４）。
【０１０４】
なお、上記の例では電源ストラップ配線６０１を複数電源用スタンダードセル７０１と電源ストラップ配線６０１間の配線長が短くなるにように配置したが、電源ストラップ配線６０１と複数電源用スタンダードセル７０１間の抵抗値の制約値を設け、その制約値以下になるように電源ストラップ配線６０１を作成することにより、電源電圧降下を制御することができる。また、複数電源用スタンダードセルの電源電圧降下値の制約値を設け、その制約値以下になるように電源ストラップ配線６０１を作成することにより、電源電圧降下を制御することができる。電源電圧降下値を測定する方法としては、複数電源用スタンダードセルが駆動する際の電流値を求めておき、電源ストラップ配線６０１と複数電源用スタンダードセル７０１間の配線の抵抗値と上記電流値から電源電圧降下値を求めることができる。
【０１０５】
なお、上記の例では複数電源用スタンダードセル７０１の配置後に電源ストラップ配線６０１を複数電源用スタンダードセルとの配線長が短くなるように配置したが、電源ストラップ配線６０１の配線後、複数電源用スタンダードセル７０１を電源ストラップ配線６０１の近傍に配置するようにしてもよい。
【０１０６】
図２５において、６０１は電源ストラップ配線である。これらの電源ストラップ配線６０１と複数電源用スタンダードセル７０１間の配線長の制約値を設け、配線長が制約値以下となるように複数電源用スタンダードセル７０１を配置することにより、電源電圧降下を抑制することができる（図２６）。
【０１０７】
なお、上記の例で複数電源用スタンダードセル７０１を複数電源用スタンダードセル７０１と電源ストラップ配線６０１間の配線長が短くなるように配置したが、電源ストラップ配線６０１と複数電源用スタンダードセル７０１間の抵抗値の制約値を設け、その制約値以下になるように複数電源用スタンダードセル７０１を配置することにより、電源電圧降下を制御することができる。また、複数電源用スタンダードセル７０１の電源電圧降下値の制約値を設け、その制約値以下になるように複数電源用スタンダードセル７０１を配置することにより電源電圧降下を制御することができる。
【０１０８】
図２７は複数電源用スタンダードセルをクロックツリー部に使った回路図である。図２７において、８０１はクロック供給点、８０２は第１のクロックバッファ、８０３は第２のクロックバッファ、８０４は第３のクロックバッファ、８０５はフリップフロップであり、第１のクロックバッファ８０２、第２のクロックバッファ８０３、第３のクロックバッファ８０４は複数電源用スタンダードセルで構成されている。クロック供給点８０１から出力されたクロック信号は第１のクロックバッファ８０２、第２のクロックバッファ８０３、第３のクロックバッファ８０４を中継してフリップフロップ８０５に分配される。ここで、第１のクロックバッファ８０２、第２のクロックバッファ８０３、第３のクロックバッファ８０４の第２の電源線に供給する電源電位を第１の電源線に供給する電源電位よりも下げることにより、第１のクロックバッファ８０２、第２のクロックバッファ８０３、第３のクロックバッファ８０４のクロック信号を低振幅化することができ、クロックツリー部の消費電力を削減することが可能となる。
【０１０９】
図２８は図２７の回路における第３のクロックバッファ８０４をパルス生成回路８０６に置き換え、フリップフロップ８０５をラッチ８０７に置き換えた回路図である。フリップフロップはパルス生成回路とラッチにより同等の機能を実現することが可能であるため、第３のクロックバッファ８０４をパルス生成回路８０６に置き換え、パルス生成回路８０６で生成されたパルスがラッチ８０７に入力されるようにすることで、図２７の回路と同等の回路を実現することができ、フリップフロップをラッチに置き換えることにより、回路の消費電力を削減することができる。
【０１１０】
図２８において、８０１はクロック供給点、８０２は第１のクロックバッファ、８０３は第２のクロックバッファ、８０６はパルス生成回路、８０７はラッチであり、第１のクロックバッファ８０２、第２のクロックバッファ８０３、パルス生成回路８０６は複数電源用スタンダードセルで構成されている。パルス生成回路８０６は図２９に示すように、インバータ９０１と２入力ＡＮＤゲート９０２で構成されており、２入力ＡＮＤゲート９０２は入力信号ＩＮと入力信号をインバータ９０１で反転した反転信号ＩＮ_Ｂを入力としており、出力信号ＯＵＴは入力信号ＩＮの立ち上がり時に立ち上がり、反転信号ＩＮ_Ｂの立ち下がり時に立ち下がる信号パルスとなる。クロック供給点８０１から出力されたクロック信号は第１のクロックバッファ８０２、第２のクロックバッファ８０３、パルス生成回路８０６を中継することによりパルスが生成されラッチ８０７に分配される。ここで、第１のクロックバッファ８０２、第２のクロックバッファ８０３、パルス生成回路８０６の第２の電源線に供給する電源電位を第１の電源線に供給する電源電位よりも下げることにより、第１のクロックバッファ８０２、第２のクロックバッファ８０３のクロック信号、パルス生成回路８０６のパルス信号を低振幅化することができ、クロックツリー部の消費電力を削減することができ、フリップフロップをラッチに置き換えることにより回路全体の消費電力を削減することが可能となる。
【０１１１】
なお、複数電源用スタンダードセルの出力信号を単電源用スタンダードセルで受ける場合、複数電源用スタンダードセルの第２の電源線に供給する電源電位が第１の電源線に供給する電源電位より低い場合、単電源用スタンダードセル内のＰチャンネルトランジスタがオフされないため、リーク電流が発生する。そのため、複数電源用スタンダードセルの出力信号を単電源用スタンダードセルで受け、かつ第２の電源線に供給する電源電位が第１の電源線に供給する電位より低い場合は、単電源用スタンダードセルは複数電源用スタンダードセルの出力信号をＮチャンネルトランジスタで受けるように回路を構成する。これにより、リーク電流を防ぐことができる。Ｎチャンネルトランジスタで回路を構成する場合の回路構成が特開平６−１６４３３１号公報で提案されている。特開平６−１６４３３１号公報では図３０のようにラッチのクロック信号をＮチャンネルトランジスタでのみ受ける回路構成となっており、図２８のラッチ８０７に図３０の回路を使用することにより、回路に流れるリーク電流を防ぐことができる。
【０１１２】
図３１のパルス生成回路及びラッチを使用したクロックツリー部のレイアウト例である。図３１において、８０３は第２のクロックバッファ、８０６はパルス生成回路、８０７はラッチである。クロックツリーの作成方法としては、まず近傍に位置するラッチ８０７を一まとまりとしてその中心にパルス生成回路８０６を配置し、パルス生成回路８０６の出力端子とラッチ８０７のクロック端子を接続する。次に、パルス生成回路８０６の中心に第２のクロックバッファ８０３を配置し、第２のクロックバッファ８０３の出力端子とパルス生成回路８０６の入力端子を接続する。これにより、第２のクロックバッファ８０３の入力端子にクロック信号を与えることにより、全てのラッチ８０７に対してパルス信号を同期して与えることができる。
【０１１３】
図３２は複数電源用スタンダードセルを動作速度が不足している回路素子列に使った回路図である。ここで、回路素子列はすべて単電源用スタンダードセルで構成されているとする。図３２において、８０８は第１のフリップフロップ、８０９は第１の回路素子、８１０は第２の回路素子、８１１は第３の回路素子、８１２は第２のフリップフロップとする。第１のフリップフロップ８０８から第２のフリップフロップ８１２までの回路素子列の動作速度が不足しているとすると、第１のフリップフロップ８０８から第２のフリップフロップ８１２までの間の第１の回路素子８０９、第２の回路素子８１０、第３の回路素子８１１を複数電源用スタンダードセルに置き換える。ここで、複数電源用スタンダードセルの第２の電源線に供給する電源電位を第１の電源線に供給する電源電位よりも上げることにより、第１の回路素子８０９、第２の回路素子８１０、第３の回路素子８１１の動作速度を速くすることができ、回路素子列での動作速度が高速化することが可能となる。
【０１１４】
なお、単電源用スタンダードセルの出力信号を複数電源用スタンダードセルで受ける場合、複数電源用スタンダードセルの第２の電源線に供給する電源電位が第１の電源線に供給する電源電位より高い場合、複数電源用スタンダードセル内のＰチャンネルトランジスタがオフされないため、リーク電流が発生する。そのため、単電源用スタンダードセルの出力信号を複数電源用スタンダードセルで受け、かつ第２の電源線に供給する電源電位が第１の電源線に供給する電位より高い場合は、複数電源用スタンダードセルは単電源用スタンダードセルの出力信号をＮチャンネルトランジスタで受けるように回路を構成する。これにより、リーク電流を防ぐことができる。Ｎチャンネルトランジスタで回路で構成する方法としてドミノ回路が挙げられる。図３３はドミノ回路でＡＮＤ回路を構成した回路図であり、クロック信号ＣＫが“Ｌ”レベルの期間にＸが“Ｈ”レベルにチャージされ、クロック信号ＣＫが“Ｈ”レベルに立ち上がると、ＡとＢが“Ｈ”レベルの場合、Ｘの電荷がディスチャージされ、Ｙが“Ｈ”レベルになる。また、ＡまたはＢが“Ｌ”レベルの場合、クロック信号ＣＫを“Ｈ”レベルに立ち上げても、Ｘの電荷は変わらないため、Ｙが“Ｌ”レベルとなる。
【０１１５】
なお、上記の例では動作速度が不足している回路素子列に複数電源用スタンダードセルを使用したが、動作速度に余裕がある回路素子列に複数電源用スタンダードセルを使用し、複数電源用スタンダードセルの第２の電源線に供給する電源電位を第１の電源線に供給する電源電位よりも下げることにより回路素子列の信号を低振幅化し、回路素子列の消費電力を削減することが可能となる。
【０１１６】
また、ピーク電流が大きいセルと小さいセルが同じブロック内に使用される場合、ピーク電流が大きいセルの電源ノイズがピーク電流が小さいセルに伝播し、回路の動作速度の低下や誤動作を引き起こす。このため、ピーク電流が大きいセルに対して複数電源用スタンダードセルを使用して第２の電源線を用いて電源電位を供給し、ピーク電流の小さいセルは単電源用スタンダードセルを使用して第１の電源線を用いて電源電位を供給することで、ピーク電流が大きいセルと小さいセルで電源線を分けることが可能となり、ピーク電流が大きいセルの電源ノイズがピーク電流が小さいセルに伝播することを防ぐことが可能となる。
【０１１７】
【発明の効果】
以上説明したように本発明によれば、複数電源用スタンダードセルは第１の電源線と第２の電源線を備え、Ｎウェルをセルの境界全周から離して配置することにより、行方向で隣接するのセル同士が接するよう配置しても複数電源用スタンダードセルのＮウェルを隣接するセルのＮウェルから分離することが可能となり、複数の電源電圧の半導体集積回路を面積の増加を抑えてレイアウトすることが可能となる。
【０１１８】
また、複数電源用スタンダードセルの行方向幅を単電源用スタンダードセルの行方向幅の整数倍にすることにより、Ｎウェルの面積を大きくすることが可能となり、基盤コンタクトを多く取ることができるため、ラッチアップを強くすることが可能となる。
【０１１９】
また、複数電源用スタンダードセルのＮウェルを第１の電源線と第２の電源線と電気的に分離しておき、配線またはコンタクトにてＮウェルを第１の電源線または第２の電源線と接続することにより、複数電源用スタンダードセルのＮウェルの電位を第１の電源と第２の電源で切り換えることが可能となる。
【０１２０】
また、複数電源用スタンダードセルでセルの列方向の一方または他方または両方の境界にＮウェルが接したセルを作成し、隣接した複数電源用スタンダードセルをＮウェルが接続するようにＮウェルがセルの境界に接したセルに置き換えることにより、隣接した複数電源用スタンダードセル同士のＮウェルを接続することが可能となる。
【０１２１】
また、第１の配線層で作成された電源ストラップ配線と複数電源用スタンダードセルの第２の電源線を第２の配線層で接続することにより、ブロックレイアウトにて複数電源用スタンダードセルの第２の電源線を配線することが可能となる。
【０１２２】
また、複数電源用スタンダードセル群の第２の電源線を部分配線にて接続し、部分配線と電源ストラップ配線を接続することにより、少ない配線リソースで第２の電源線を配線することが可能となる。
【０１２３】
また、電源ストラップ配線と複数電源用スタンダードセルまでの最短距離が制約値以下となるように複数電源用スタンダードセルを配置することにより、複数電源用スタンダードセルの第２の電源線の電源電圧降下を抑制することが可能となる。
【０１２４】
また、クロックツリー部に複数電源用スタンダードセルを使用して、第２の電源線の電位を下げることにより、クロックツリー部の消費電力を削減することが可能となる。また、動作速度が不足している回路素子列に複数電源用スタンダードセルを使用して、第２の電源線の電位を上げることにより、回路素子列の動作速度を高速化することが可能となる。
【０１２５】
また、動作速度に余裕がある回路素子列に複数電源用スタンダードセルを使用し、第２の電源線の電位を下げることにより、回路素子列の消費電力を削減することが可能となる。
【０１２６】
また、ピーク電流が大きいセルに対して複数電源用スタンダードセルを使用し、ピーク電流が大きいセルと小さいセルで電源線を分けることにより、ピーク電流が大きいセルの電源ノイズがピーク電流の小さいセルに伝播するのを防ぐことができる。
【図面の簡単な説明】
【図１】 従来技術でのスタンダードセルの回路図である。
【図２】 従来技術でのスタンダードセルを使用したブロックレイアウト例である。
【図３】 従来技術でのクロックツリー部のレイアウト例である。
【図４】 従来技術での回路素子列の回路図である。
【図５】 従来技術での複数電源用スタンダードセルと単電源用スタンダードセルを使用したブロックのレイアウト例である。
【図６】 本発明にかかる複数電源用スタンダードセルの回路図である。
【図７】 本発明にかかる複数電源用スタンダードセルを使用したブロックレイアウト例である。
【図８】 本発明にかかる単電源用スタンダードセルの回路図である。
【図９】 本発明にかかる複数電源用スタンダードセルと単電源用スタンダードセルを使用したブロックレイアウト例である。
【図１０】 本発明にかかる行方向幅が２倍の複数電源用スタンダードセルの回路図である。
【図１１】 本発明にかかる複数電源用スタンダードセルと単電源用スタンダードセルを使用したブロックレイアウト例である。
【図１２】 本発明にかかる電源電位切り換え可能な複数電源用スタンダードセルの回路図である。
【図１３】 本発明にかかるデカップリングコンデンサを持つ複数電源用スタンダードセルの回路図である。
【図１４】 本発明にかかる第２のＮウェルを持つ複数電源用スタンダードセルの回路図である。
【図１５】 本発明にかかる第２のＮウェルを持つ複数電源用スタンダードセルを使用したブロックレイアウト例である。
【図１６】 本発明にかかるセルの境界に接したＮウェルを持つ複数電源用スタンダードセルの回路図である。
【図１７】 本発明にかかるセルの境界に接したＮウェルを持つ複数電源用スタンダードセルを使用したブロックレイアウト例である。
【図１８】 本発明にかかる第３の電源線を持つ複数電源用スタンダードセルの回路図である。
【図１９】 本発明にかかる第３の電源線を持つ複数電源用スタンダードセルを使用したブロックレイアウト例である。
【図２０】 本発明にかかる複数電源用スタンダードセルの第２の電源線の配線例１である。
【図２１】 本発明にかかる複数電源用スタンダードセルの第２の電源線の配線例２である。
【図２２】 本発明にかかる複数電源用スタンダードセルの第２の電源線の配線例３である。
【図２３】 本発明にかかる複数電源用スタンダードセルを使用した電源電圧降下抑制手法の例である。
【図２４】 本発明にかかる複数電源用スタンダードセルを使用した電源電圧降下抑制手法の例である。
【図２５】 本発明にかかる複数電源用スタンダードセルを使用した電源電圧降下抑制手法の例である。
【図２６】 本発明にかかる複数電源用スタンダードセルを使用した電源電圧降下抑制手法の例である。
【図２７】 本発明にかかる複数電源用スタンダードセルをクロックツリー部に使用した半導体集積装置例である。
【図２８】 本発明にかかる複数電源用スタンダードセルをクロックツリー部に使用し、パルス生成回路とラッチを使用した半導体集積装置例である。
【図２９】 パルス生成回路の回路図である。
【図３０】 Ｎチャンネルトランジスタで回路を構成したラッチの例である。
【図３１】 本発明にかかる複数電源用スタンダードセルをクロックツリー部に使用したブロックレイアウト例である。
【図３２】 本発明にかかる複数電源用スタンダードセルを回路素子列に使用した半導体集積装置例である。
【図３３】 ドミノ回路の例である。
【符号の説明】
１０１：電源線
１０２：接地線
１０３：トランジスタのゲート
１０４：Ｎウェル
１０５：Ｐウェル
１０６：Ｐチャンネルの拡散領域
１０７：Ｎチャンネルの拡散領域
２０１：フリップフロップ
２０２：第１のクロックバッファ
２０３：第２のクロックバッファ
２０４：クロックツリー部
２０５：回路素子列
３０１：単電源用スタンダードセル
３０２：複数電源用スタンダードセル
４０１：第１の電源線
４０２：接地線
４０３：トランジスタのゲート
４０４：Ｎウェル
４０５：Ｐウェル
４０６：Ｐチャンネルの拡散領域
４０７：Ｎチャンネルの拡散領域
４０８：第２の電源線
４０９：電源接続用コンタクト
４１０：デカップリングコンデンサ
４１１：第２のＰウェル
４１２：第３の電源線
５０１：第１の電源線
５０２：接地線
５０３：トランジスタのゲート
５０４：Ｎウェル
５０５：Ｐウェル
５０６：Ｐチャンネルの拡散領域
５０７：Ｎチャンネルの拡散領域
６０１：電源ストラップ配線
６０２：電源配線
６０３：コンタクト
７０１：複数電源用スタンダードセル
８０１：クロック供給点
８０２：第１のクロックバッファ
８０３：第２のクロックバッファ
８０４：第３のクロックバッファ
８０５：フリップフロップ
８０６：パルス生成回路
８０７：ラッチ
８０８：第１のフリップフロップ
８０９：第１の回路素子
８１０：第２の回路素子
８１１：第３の回路素子
８１２：第２のフリップフロップ
９０１：インバータ
９０２：２入力ＡＮＤ
【発明の属する技術分野】
本発明は、複数電源用スタンダードセル、自動配置配線用スタンダードセルライブラリ、電源配線方法及び半導体集積装置に関するものである。
【０００２】
【従来の技術】
近年、ディジタル回路の高速化、高機能化に伴い、半導体集積回路の高速化、高集積化が進んでいる。回路の大規模化により、標準セルライブラリを使用したレイアウト設計が一般的に行われている。また、一方で回路の高速化、高集積化により消費電力が問題化しており、回路の消費電力に占めるクロックツリー部での消費電力が大きいため、クロックツリー部での低消費電力化が求められている。
【０００３】
標準セルライブラリを使用したレイアウト設計について説明する。図１は標準セルライブラリのスタンダードセルの例であり、電源線１０１、接地線１０２、トランジスタのゲート１０３、Ｎウェル１０４、Ｐウェル１０５、Ｐチャンネルの拡散領域１０６、Ｎチャンネルの拡散領域１０７により構成されている。ここで標準セルライブラリのスタンダードセルは、電源線１０１、接地線１０２の配線層、太さ及び高さが同一になるよう設計されている。標準セルライブラリを使用したブロックレイアウトとして、スタンダードセルの配列の向きを変えずに配置する方法と、ブロックの偶数列と奇数列とでスタンダードセルの配列の向きが逆になるよう配置する方法の２種類がある。
【０００４】
図２（ａ）はスタンダードセルの配列の向きを変えずに配置した場合のブロックレイアウト例である。図２（ａ）のようにスタンダードセルの電源線はセルを隣接して配置することにより電源線１０１が列方向両側のセルの電源線１０１と接続し、接地線１０２が列方向両側のセルの接地線１０２と接続するため、２つのセル列で２本の電源線と接地線が形成される。図面上で上側の第１のセル列と図面上で下側の第２のセル列との間の間隔は第１のセル列の接地線１０２と第２のセル列の電源線１０１が配線間隔のレイアウトルールの幅以上離れるようにセル間の間隔を離して配置される。
【０００５】
図２（ｂ）はブロックの偶数列と奇数列でスタンダードセルの配列の向きが逆になるよう配置した場合のブロックレイアウト例である。図２（ｂ）のようにスタンダードセルは第１のセル列と第２のセル列とは配列の向きが逆になるように配置されている。第１のセル列の電源線１０１と第２のセル列の電源線１０１とは電位が同じため接続することが可能であり、セルを列方向及び行方向で隣接して配置することにより電源線１０１が列方向及び行方向で隣接するセルの電源線１０１と接続し、接地線１０２が列方向で隣接するセルの接地線１０２と接続し、第１のセル列と第２のセル列とで１本の電源線が形成され、また、第１のセル列と第２のセル列のＮウェル同士が接続される。このようにブロックの偶数列と奇数列でスタンダードセルの配列の向きが逆になるよう配置することにより、行方向で隣接するセルの電源線１０１を接続することが可能となり、第１のセル列のセルと第２のセル列のセルとの間の間隔を空ける必要がないためブロック面積を小さくすることができる。
【０００６】
次に、標準セルライブラリを使用したクロックツリーの構成について説明する。図３はクロックツリーの構成の例であり、フリップフロップ２０１、第１のクロックバッファ２０２、第２のクロックバッファ２０３により構成されている。クロックツリーの作成方法としては、まず近傍に位置する複数のフリップフロップ２０１を一まとまりとして、それらの中心に第２のクロックバッファ２０３を配置し、第２のクロックバッファ２０３の出力端子と各フリップフロップ２０１のクロック端子を接続する。次に、複数の第２のクロックバッファ２０３の中心に第１のクロックバッファ２０２を配置し、第１のクロックバッファ２０２の出力端子と複数の第２のクロックバッファの入力端子を接続する。これにより、第１のクロックバッファ２０２の入力端子にクロック信号を与え、全てのフリップフロップ２０１にクロック信号を同期して与えることができる。
【０００７】
クロックツリー部を低消費電力化する方法として、クロックツリー部のクロック信号を低振幅化する技術がある。トランジスタの消費電力はｆ・Ｃ・Ｖ・Ｖで表される。ここで、ｆはクロックの周波数、Ｃは負荷容量、Ｖは電源電位である。クロック信号を低振幅化することによりクロックツリー部のトランジスタの電源電位を下げることができるため、クロック信号を（Ｖ−ΔＶ）にすると、消費電力はｆ・Ｃ・（Ｖ−ΔＶ）・（Ｖ−ΔＶ）となり、消費電力を削減することができる。
【０００８】
クロックツリー部のクロック信号を低振幅化するためブロックに供給する電源電位を下げると、ブロック内の全トランジスタの電源電位が下がるため、トランジスタの動作速度が遅くなり、回路の動作周波数が低下してしまう。そのためクロックツリー部と論理回路部で異なる電源電位を供給し、クロックツリー部の電源電圧を論理回路部よりも低くすることにより、回路の動作周波数を低下させずにクロックツリー部の消費電力を下げることができる。
【０００９】
図４は回路素子列の回路図の例であり、フリップフロップ２０１、第１のクロックバッファ２０２、第２のクロックバッファ２０３、回路素子列２０５により構成されている。回路の消費電力はクロックツリー部２０４と回路素子列２０５の合計であり、消費電力は電源電位の２乗に比例するため、消費電力を削減するためには電源電位を下げることが最も効果がある。
【００１０】
回路の電源電位を下げるとトランジスタの動作速度が低下するため、回路素子列２０５の動作速度が遅くなり、回路の動作周波数が低下してしまうため、回路素子列２０５については低電圧化することはできない。しかし、クロックツリー部２０４についてはフリップフロップ全てにクロック信号が同期して与えられればよく、クロックツリー部での回路素子の動作速度の低下は動作周波数に影響しないため、クロックツリー部のみ低電圧化することにより、回路素子の動作周波数を低下させずに、回路の消費電力を低減することができる。
【００１１】
しかし、ブロック内の同一の列に異なる電源電圧で動作するセルが存在すると、異なる電源電圧の電源線同士が接続されてしまうため、異なる電源線を分離して配線することができないという問題がある。
【００１２】
電源電圧が異なるセルをブロック内の異なる列に配置することにより、異なる電源電圧の電源線を分離して配置することはできる。フリップフロップに入力するクロック信号を同期させるため、クロックバッファはフリップフロップの近傍に配置される必要がある。
【００１３】
しかし、フリップフロップとクロックバッファがブロック内の異なる列に配置されると、フリップフロップの配置によっては、フリップフロップとクロックバッファ間の距離が長くなる。そのために配線遅延が大きくなり、各フリップフロップに入力するクロック信号のタイミングが互いにずれてしまうという課題がある。また、クロックバッファのセルと論理回路のセルとをブロック内の異なる列に配置すれば、クロックバッファのセルの領域と論理回路のセルの領域を別々に用意する必要があり、ブロック面積が大きくなってしまうという課題がある。
【００１４】
このような異なる電源電圧で動作するセルをブロック内に混在してレイアウトする場合の複数電源用スタンダードセルのセル構成が、特開平１０−２８４６０９号公報に開示されている。この技術ではセル内に共通の電源端子と第２の電源端子の２つの電源端子を持ち、電源系統毎に完全に独立したウェルを備えることで、ブロック内の同一の列に異なる電源電圧で動作するセルが存在しても、異なる電源線を分離して配線することが可能となっている。
【００１５】
【発明が解決しようとする課題】
しかし、上記のような従来の複数電源用スタンダードセルの構成では、ブロック面積を小さくするためブロックの偶数列と奇数列でスタンダードセルの配列の向きが逆になるよう配置し、図面上で上側の列のセルのＮウェルと図面上で下側の列のセルのＮウェルが接するようにすると、図５のように単電源用スタンダードセルと複数電源用スタンダードセルが上下に接するような回路の場合、単電源用スタンダードセルのＮウェルと複数電源用スタンダードセルのＮウェルが接することになる。単電源用スタンダードセルのＮウェルに与える電位と複数電源用スタンダードセルのＮウェルに与える電位は異なるために、Ｎウェルに電流が流れて複数電源用スタンダードセルのＮウェルの電位が変化してしまう。そのことにより、複数電源用スタンダードセル内のトランジスタのソース電圧と基盤電圧が異なる電圧となってトランジスタの閾値電圧が変化し、複数電源用スタンダードセルの動作速度が変化してしまうという問題がある。
【００１６】
そのため、従来の複数電源用スタンダードセルではブロックの偶数列と奇数列でスタンダードセルの配列の向きが逆になるよう配置した場合に図面上で上側の列のセルと下側の列のセルを離して配置する必要があるため、上側の列のセルと下側の列のセルを接する場合と比べてブロック面積が増大してしまうという問題がある。
【００１７】
また、従来の複数電源用スタンダードセルではセル内部でウェルが独立しており、微細プロセスではセル面積が非常に小さくなっているため、従来の複数電源用スタンダードセルではウェルの面積が非常に小さくなり、基盤コンタクトを多く取ることができないため、ラッチアップに弱いという課題がある。
【００１８】
本発明は、このような従来の技術の問題点を解消するべく創案されたものであり、その目的は、動配置配線レイアウトにおいて、複数電源電圧の半導体集積回路をブロック面積の増加を抑えてレイアウトする手法を提供し、クロックツリー部の消費電力を削減する手段を提供することにある。
【００１９】
【課題を解決するための手段】
上記の課題を解決するために、本発明による自動配置配線用スタンダードセルライブラリは、半導体集積回路に使用されるスタンダードセルライブラリであって、セルの境界全周から離して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、前記第１の電源線と電気的に分離され、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｎウェルに電源電位を供給する第２の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた複数電源用スタンダードセルと、セルの列方向両側の境界に接して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた単電源用スタンダードセルとを含み、前記複数電源用スタンダードセルの第１の電源線と、前記単電源用スタンダードセルの第１の電源線を電気的に接続することを特徴とする。
【００２０】
かかる構成によれば、複数電源用スタンダードセルと単電源用スタンダードセルをブロック内に混在して使用し、第１の電源線に与える電位と第２の電源線に与える電位を異なる電源電位にすることにより、同一回路内で複数の電源電圧で動作するセルを混在することができる。なお、複数電源用スタンダードセルについては、後述する実施の形態の図６を参照するとよい。また、単電源用スタンダードセルについては、後述する実施の形態の図８を参照するとよい。複数電源用スタンダードセルと単電源用スタンダードセルとの組み合わせについては、後述する実施の形態の図９、図１１を参照するとよい。
【００２７】
また、本発明の自動配置配線用スタンダードセルライブラリは、前記複数電源用スタンダードセルが、セル内部に前記第２の電源線に接続するデカップリングコンデンサを持つことを特徴とする。
【００２８】
かかる構成によれば、デカップリングコンデンサにより第２の電源線の電源ノイズを抑制することができる。なお、これについては、後述する実施の形態の図１３を参照するとよい。
【００３１】
また、本発明の自動配置配線用スタンダードセルライブラリは、前記複数電源用スタンダードセルが、さらにセルの列方向両側の端に配置され、前記第１の電源線と電気的に接続する第２のＮウェルを持つことを特徴とする。
【００３２】
かかる構成によれば、複数電源用スタンダードセル内部の第２のＮウェルと複数電源用スタンダードセルに隣接された単電源用スタンダードセルのＮウェルが接し、単電源用スタンダードセル内のＮウェルの面積を大きくすることができ、また、２つの異なる電源電圧の回路をセル内に持つことができる。なお、これについては、後述する実施の形態の図１４、図１５を参照するとよい。
【００３４】
また、第１の電源線を半導体集積回路の電源供給点に接続することにより、第２のＮウェルに電源電位を与えることができる。
【００３７】
また、本発明の自動配置配線用スタンダードセルライブラリは、半導体集積回路に使用されるスタンダードセルライブラリであって、セルの行方向両側の境界から離して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、前記第１の電源線と電気的に分離され、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｎウェルに電源電位を供給する第２の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線とを備え、セルの行方向両側の境界及び列方向両側の境界から離して配置された前記Ｎウェルを持つセルと、セルの行方向両側の境界から離して配置され、かつ列方向の一端または他端に接して配置した前記Ｎウェルを持つセルと、を備えた複数電源用スタンダードセルと、セルの列方向両側の境界に接して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた単電源用スタンダードセルと、を含み、前記複数電源用スタンダードセルの第１の電源線と、前記単電源用スタンダードセルの第１の電源線を電気的に接続することを特徴とする。
【００３８】
かかる構成によれば、複数電源用スタンダードセルが隣接配置された場合、複数電源用スタンダードセルをＮウェルがセルの境界に接したセルに置き換えることにより、複数電源用スタンダードセル同士のＮウェルを接続することができる。なお、これについては、後述する実施の形態の図１６、図１７を参照するとよい。
【００４１】
また、本発明の自動配置配線用スタンダードセルライブラリは、前記複数電源用スタンダードセルが、その行方向幅は前記単電源用スタンダードセルの行方向幅の整数倍であり、前記複数電源用スタンダードセルのＰウェルは第１のＰウェルと第２のＰウェルで分割され、前記第１のＰウェルと前記第２のＰウェルの間に前記Ｎウェルを配置し、前記複数電源用スタンダードセルの第１の電源線を前記単電源用スタンダードセルの第１の電源線と同じ高さとし、前記複数電源用スタンダードセルの接地線を前記単電源用スタンダードセルの接地線と同じ高さとすることを特徴とする。
【００４２】
かかる構成によれば、複数電源用スタンダードセルのＮウェル領域の面積を単電源用スタンダードセルと同じ行方向幅で作成するのと比べて大きくとることができ、単電源用スタンダードセルと複数電源用スタンダードセルを回路内に混在させても容易にレイアウトすることができる。なお、これについては、後述する実施の形態の図１０、図１１を参照するとよい。
【００４３】
また、本発明の自動配置配線用スタンダードセルライブラリは、半導体集積回路に使用されるスタンダードセルライブラリであって、セルの境界全周から離して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、前記第１の電源線と電気的に分離され、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｎウェルに電源電位を供給する第２の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、セルの列方向両側の端に配置され、前記第１の電源線と電気的に接続する第２のＮウェルと、を備えた複数電源用スタンダードセルと、セルの列方向両側の境界に接して配置されたＮウェルと、セルの列方向両側の境界に接して配置されたＰウェルと、セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた単電源用スタンダードセルと、を含み、前記複数電源用スタンダードセルの第１の電源線と、前記単電源用スタンダードセルの第１の電源線を電気的に接続することを特徴とする。
【００６３】
本発明の半導体集積装置は、自動配置配線用スタンダードセルライブラリを使用した半導体集積装置であって、クロックバッファに前記複数電源用スタンダードセルを使用し、さらに前記複数電源用スタンダードセルの第２の電源線の電位を前記第１の電源線の電位より下げることを特徴とする。
【００６４】
かかる構成によれば、第２の電源線に供給する電源電位を変えることによりクロックツリー部の電源電圧を変化させることができる。
【００６６】
また、クロックツリー部のセルの電源電圧を変化させることができ、クロックツリー部のセルの電源電圧を下げることにより、クロックツリーでの消費電力を削減することができる。
【００７９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００８０】
図６に本発明にかかる複数電源用スタンダードセルの回路図を示す。図示するように、複数電源用スタンダードセルは、第１の電源線４０１、接地線４０２、トランジスタのゲート４０３、Ｎウェル４０４、Ｐウェル４０５、Ｐチャンネルの拡散領域４０６、Ｎチャンネルの拡散領域４０７、第２の電源線４０８により構成されている。第１の電源線４０１と第２の電源線４０８は電気的に分離されている。また、第２の電源線４０８とＮウェル４０４は電気的に接続されており、接地線４０２とＰウェル４０５とは電気的に接続されている。また、第１の電源線４０１と第２の電源線４０８はセル内の異なる高さの配線層に配置されており、Ｎウェル４０４はセルの全周境界（上下左右全ての境界）部から離して配置されている。
【００８１】
図７に複数電源用スタンダードセルを使用したブロックレイアウトを示す。ここで複数電源用スタンダードセルは、第２の電源線４０８がセルの列方向両側の境界部に接して形成されているとする。これにより、複数電源用スタンダードセルが隣接配置されると、複数電源用スタンダードセルの第１の電源線４０１、接地線４０２、第２の電源線４０８がそれぞれ接することになり、電源配線が形成されるため、第１の電源線４０１、接地線４０２、第２の電源線４０８を配線することが可能となる。
【００８２】
図８に単電源用スタンダードセルの回路図を示す。図示するように単電源用スタンダードセルは、第１の電源線５０１、接地線５０２、トランジスタのゲート５０３、Ｎウェル５０４、Ｐウェル５０５、Ｐチャンネルの拡散領域５０６、Ｎチャンネルの拡散領域５０７により構成されている。第１の電源線５０１とＮウェル５０４とは電気的に接続されており、接地線５０２とＰウェル５０５とは電気的に接続されている。
【００８３】
図９に複数電源用スタンダードセルと単電源用スタンダードセルを同じブロック内に使用した場合の回路図を示す。図９において、３０１は単電源用スタンダードセル、３０３は本発明にかかわる複数電源用スタンダードセルである。また、ここで単電源用スタンダードセル３０１はＮウェル５０４が接するように図面上で上側の列は上下が逆になるように配置している。
【００８４】
図示するように複数電源用スタンダードセル３０３のＮウェル４０４はセルの全周境界（上下左右全ての境界）から離して配置されることにより、列方向または行方向で隣接するセルを接して配置しても、複数電源用スタンダードセル３０３のＮウェル４０４を単電源用スタンダードセル３０１のＮウェル５０４から分離することができる。その結果、図面上で上側の列のセルと下側の列のセルを接してブロック面積を小さくすることができる。
【００８５】
図１０に複数電源用スタンダードセルを、その行方向幅（高さ）が単電源用スタンダードセルの行方向幅（高さ）の２倍となるようにした場合の回路図について示す。図示するように、この複数電源用スタンダードセルは図６の複数電源用スタンダードセルの２つを行方向で逆になるように配置し、それぞれのＮウェル４０４同士が接するように構成したものである。この結果、Ｎウェルの面積を大きくすることが可能となる。すなわち、Ｎウェル上に基盤コンタクトを多く取ることが可能となり、ラッチアップを強くすることができる。
【００８６】
図１１に行方向幅（高さ）が２倍とされた複数電源用スタンダードセルと単電源用スタンダードセルを同じブロック内に使用した場合の回路図を示す。ここで、単電源用スタンダードセルはＮウェルが接するように図面上で上側の列は配列の向きが逆になるように配置している。セル群の第１の電源線６０１については、複数電源用スタンダードセルの第１の電源線４０１と単電源用スタンダードセルの第１の電源線５０１が配置により接するため、セルを配置するだけでセル群の第１の電源線６０１を形成することができる。また、セル群の接地線６０２は複数電源用スタンダードセルの接地線４０２と単電源用スタンダードセルの接地線５０２が配置により接するため、セルを配置するだけでセル群の接地線６０２を形成することができる。また、複数電源用スタンダードセルのＮウェル４０４は、単電源用スタンダードセルが隣接配置されても複数電源用スタンダードセルのＮウェル４０４と単電源用スタンダードセルのＮウェル５０４が接しないようにセルの境界から離して配置されており、複数電源用スタンダードセルと単電源用スタンダードセルが隣接配置されても、異なる電源電位のＮウェルを電気的に完全に分離することが可能となる。
【００８７】
図１２は複数電源用スタンダードセルの電源供給を第１の電源線と第２の電源線とで切り換え可能な複数電源用スタンダードセルの回路図である。図１２において、Ｎウェル４０４は第１の電源線４０１、第２の電源線４０８と電気的に分離されており、配線工程にて電源接続用コンタクト４０９を第１の電源線４０１と第２の電源線４０８とのいずれか一方の上に配置することにより、Ｎウェル４０４と第１の電源線４０１または第２の電源線４０８が電気的に接続される。よって、配線工程で電源接続用コンタクト４０９を第１の電源線４０１に配置するか第２の電源線４０８に配置するかにより、複数電源用スタンダードセルの電源を第１の電源線と第２の電源線で切り換えることが可能となる。
【００８８】
図１３は複数電源用スタンダードセルにトランジスタのゲート酸化膜容量を利用したデカップリングコンデンサ４１０を備えたセルの回路図である。図１３において、デカップリングコンデンサ４１０はＮチャンネルの拡散領域４０７ではトランジスタのソースとドレインに接地線４０２が接続されており、トランジスタのゲートに第２の電源線４０８が接続されている。また、Ｐチャンネルの拡散領域４０６ではトランジスタのソースとドレインに第２の電源線４０８が接続されており、トランジスタのゲート４０３に接地線４０２が接続されている。このデカップリングコンデンサ４１０により、第２の電源線４０８の電源ノイズを抑えることが可能となる。なお、このデカップリングコンデンサ４１０を複数電源用スタンダードセルの論理回路用領域と分けて配置することにより、配線領域を多く取ることができる。図１３ではデカップリングコンデンサは複数電源用スタンダードセルの上半分に配置されており、論理回路は下半分に配置されている。これにより、複数電源用スタンダードセル内で上部と下部をまたがる信号線を配線する必要がなくなるため、配線領域を多く取ることができる。
【００８９】
図１４に複数電源用スタンダードセルの両端にＮウェル４１１を備えたセルの回路図を示す。図１４において、複数電源用スタンダードセルは両端にＮウェル４１１を持ち、単電源用スタンダードセルが隣接配置された場合、複数電源用スタンダードセルのＮウェル４１１と単電源用スタンダードセルのＮウェル５０４が接するように配置されている。また、Ｎウェル４１１上にはトランジスタが形成されており、Ｎウェル４１１を第１の電源線４０１と電気的に接続することにより、セル内に２つの異なる電源電圧の回路を持つことができる。
【００９０】
図１５に図１４の複数電源用スタンダードセルと単電源用スタンダードセルを同じブロック内に使用した場合の回路図を示す。図１５において、複数電源用スタンダードセルに隣接して配置された単電源用スタンダードセルのＮウェル５０４は複数電源用スタンダードセルのＮウェル４１１と接するため、単電源用スタンダードセルのＮウェル５０４の面積を大きくすることができ、単電源用スタンダードセルが複数電源用スタンダードセルの間に配置された場合でも、単電源用スタンダードセルのＮウェル５０４の面積を大きくしてラッチアップを強くすることが可能となる。また、Ｎウェル４１１上にトランジスタを形成し、トランジスタのソースに対し第１の電源線から電源を供給することにより、異なる電源電位の回路をセル内に混在して持つことが可能となる。
【００９１】
また、複数電源用スタンダードセル同士が隣接配置された場合、複数電源用スタンダードセルのＮウェル４１１はセル毎に分離されるが、Ｎウェル５０４は同じ電位であるため、Ｎウェル５０４を一つにまとめることができる。
【００９２】
図１６は図１０の複数電源用スタンダードセルのＮウェル４０４を右端のセルの境界に接するように形成したものである。同様にしてＮウェル４０４が左端のセルの境界に接したセルとＮウェル４０４が左右のセルの境界に接したセルを作成しておく。そして複数電源用スタンダードセルが隣接配置される際、左端の複数電源用スタンダードセルをＮウェル４０４が右端のセルの境界に接したセルに置き換え、右端の複数電源用スタンダードセルをＮウェル４０４が左端のセルの境界に接したセルに置き換え、中央の複数電源用スタンダードセルをＮウェル４０４が左右のセルの境界に接したセルに置き換える。これにより、複数電源用スタンダードセル群のＮウェル４０４同士が接するため、一つの大きなＮウェル４０４を形成することができる（図１７）。
【００９３】
なお、図６ではＮウェルをセルの列方向両側の境界から離した場合について説明したが、ＮウェルではなくＰウェルをセルの全周境界（上下左右全ての境界）から離して配置し、第２の接地線を持つようにすることにより、接地線を複数電源化することができる。
【００９４】
また、図１０では複数電源用スタンダードセルを、その行方向幅（高さ）が単電源用スタンダードセルの行方向幅（高さ）の２倍にしたものについて説明したが、複数電源用スタンダードセルを、その行方向幅が単電源用スタンダードセルの行方向幅の４倍にし、接地線を２系統設けることにより、電源線だけでなく接地線も複数電源化することができる。
【００９５】
また、図１８のように複数電源用スタンダードセルに第３の電源線４１２を設け、第３の電源線４１２の配線層高さを第１の電源線４０１や第２の電源線４０８と異なる配線層高さにすることにより、複数電源用スタンダードセルにて３つの電源を使用することができる。図１８において、Ｎウェル４０４は第１の電源線４０１、第２の電源線４０８、第３の電源線４１２と電気的に分離されており、配線工程にて電源接続用コンタクト４０９を第１の電源線４０１、第２の電源線４０８、第３の電源線４１２のうちのいずれか１つの上に配置することにより、Ｎウェル４０４と第１の電源線４０１または第２の電源線４０８または第３の電源線４１２とが接続される。よって、配線工程で電源接続用コンタクト４０９を第１の電源線４０１に配置するか第２の電源線４０８に配置するか第３の電源線４１２に配置するかにより、複数電源用スタンダードセルの電源を第１の電源線と第２の電源線と第３の電源線で切り換えることができる。
【００９６】
図１９は３つの電源を使用した回路の例である。図１９において、左端のセルは第１の電源線４０１から、中央のセルは第２の電源線４０８から、右端のセルは第３の電源線４１２からそれぞれ電源を供給されており、第１の電源線４０１と第２の電源線４０８、第３の電源線４１２はそれぞれ配線層高さが異なるため、同じ列内に３つの異なる電源電圧のセルが存在しても問題なく電源配線が可能である。
【００９７】
図２０に複数電源用スタンダードセルの第２の電源線をブロックレイアウトにて配線する際の配線例を示す。図２０において、まず第１の配線層を用いて電源ストラップ配線６０１を配線し、複数電源用スタンダードセルの第２の電源線４０８から電源ストラップ配線６０１に第２の配線層を用いて電源配線６０２を配線し、電源ストラップ配線６０１と電源配線６０２が重なる点に第１の配線層と第２の配線層を接続するコンタクト６０３を配置する。これにより、単電源用スタンダードセルと複数電源用スタンダードセルが同一列内に存在しても第２の電源線４０８を電源ストラップ配線６０１に接続することができ、第１の電源線４０１はセルを接して配置することにより第１の電源線４０１が形成されるため、第１の電源線４０１、第２の電源線４０８共にブロックレイアウトで配線することが可能となる。
【００９８】
なお、上記の例では複数電源用スタンダードセルと一つの電源ストラップ配線６０１を接続する方法について説明したが、電源ストラップ配線６０１を複数用意して複数電源用スタンダードセルの第２の電源線４０８から複数の電源ストラップ配線６０１に接続するようにしてもよい。また、電源ストラップ配線６０１を複数電源用スタンダードセルの両端に用意して、複数電源用スタンダードセルの両端から第２の配線層を用いて電源配線６０２を配線するようにしてもよい（図２１）。
【００９９】
図２０ではブロックの列毎に電源配線６０２を配線し、電源ストラップ配線６０１に接続する方法について説明したが、信号配線と電源配線を同じ配線領域で使用する場合、電源配線６０２をブロックの列毎に持つと信号配線を行うための配線リソースが少なくなり、最悪の場合、信号配線ができないという問題がある。その解決方法として図２２に複数電源用スタンダードセルの第２の電源線をブロックレイアウトにて配線する際の配線例を示す。
【０１００】
図２２において、まず第１の配線層を用いて電源ストラップ配線６０１を配線し、近傍に存在する複数電源用スタンダードセル群７０１の第２の電源線４０８を部分配線６０４にて接続し、部分配線６０４から電源ストラップ配線６０１に第２の配線層を用いて電源配線６０２を配線し、電源ストラップ配線６０１と電源配線６０２が重なる点に第１の配線層と第２の配線層を接続するコンタクト６０３を配置する。これにより、異なる列に複数電源用スタンダードセルが存在していても、それらをまとめた部分配線６０４を一本の電源配線６０２にて電源ストラップ配線６０１と接続するため、列毎に電源配線６０２が必要ではなくなるため、少ない配線リソースにて複数電源用スタンダードセルの第２の電源線４０８を配線することが可能となる。
【０１０１】
なお、上記の例では近傍に位置する複数電源用スタンダードセル群と一つの電源ストラップ配線６０１を接続する方法について説明したが、電源ストラップ配線６０１を複数用意して近傍に位置する複数電源用スタンダードセル群を接続した部分配線６０４から複数の電源ストラップ配線６０１に接続してもよい。
【０１０２】
なお、電源ストラップ配線６０１と複数電源用スタンダードセルを接続する電源配線６０２の配線長が長くなると配線抵抗が大きくなり、電源電圧降下により回路の動作速度不足や誤動作の原因となるため、電源電圧降下を抑制する必要がある。電源電圧降下を抑制する方法として複数電源用スタンダードセルの配置後に電源ストラップ配線を複数電源用スタンダードセルの近傍に配置する方法が挙げられる。
【０１０３】
図２３において、７０１は複数電源用スタンダードセルである。これらの複数電源用スタンダードセル７０１と電源ストラップ配線との間の配線長に制約値を設け、配線長が制約値以下となるように電源ストラップ配線６０１を作成する。すなわち、電源ストラップ配線６０１から複数の複数電源用スタンダードセル７０１までの最短距離が一定値以下になるようにすることにより、電源電圧降下を抑制することができる（図２４）。
【０１０４】
なお、上記の例では電源ストラップ配線６０１を複数電源用スタンダードセル７０１と電源ストラップ配線６０１間の配線長が短くなるにように配置したが、電源ストラップ配線６０１と複数電源用スタンダードセル７０１間の抵抗値の制約値を設け、その制約値以下になるように電源ストラップ配線６０１を作成することにより、電源電圧降下を制御することができる。また、複数電源用スタンダードセルの電源電圧降下値の制約値を設け、その制約値以下になるように電源ストラップ配線６０１を作成することにより、電源電圧降下を制御することができる。電源電圧降下値を測定する方法としては、複数電源用スタンダードセルが駆動する際の電流値を求めておき、電源ストラップ配線６０１と複数電源用スタンダードセル７０１間の配線の抵抗値と上記電流値から電源電圧降下値を求めることができる。
【０１０５】
なお、上記の例では複数電源用スタンダードセル７０１の配置後に電源ストラップ配線６０１を複数電源用スタンダードセルとの配線長が短くなるように配置したが、電源ストラップ配線６０１の配線後、複数電源用スタンダードセル７０１を電源ストラップ配線６０１の近傍に配置するようにしてもよい。
【０１０６】
図２５において、６０１は電源ストラップ配線である。これらの電源ストラップ配線６０１と複数電源用スタンダードセル７０１間の配線長の制約値を設け、配線長が制約値以下となるように複数電源用スタンダードセル７０１を配置することにより、電源電圧降下を抑制することができる（図２６）。
【０１０７】
なお、上記の例で複数電源用スタンダードセル７０１を複数電源用スタンダードセル７０１と電源ストラップ配線６０１間の配線長が短くなるように配置したが、電源ストラップ配線６０１と複数電源用スタンダードセル７０１間の抵抗値の制約値を設け、その制約値以下になるように複数電源用スタンダードセル７０１を配置することにより、電源電圧降下を制御することができる。また、複数電源用スタンダードセル７０１の電源電圧降下値の制約値を設け、その制約値以下になるように複数電源用スタンダードセル７０１を配置することにより電源電圧降下を制御することができる。
【０１０８】
図２７は複数電源用スタンダードセルをクロックツリー部に使った回路図である。図２７において、８０１はクロック供給点、８０２は第１のクロックバッファ、８０３は第２のクロックバッファ、８０４は第３のクロックバッファ、８０５はフリップフロップであり、第１のクロックバッファ８０２、第２のクロックバッファ８０３、第３のクロックバッファ８０４は複数電源用スタンダードセルで構成されている。クロック供給点８０１から出力されたクロック信号は第１のクロックバッファ８０２、第２のクロックバッファ８０３、第３のクロックバッファ８０４を中継してフリップフロップ８０５に分配される。ここで、第１のクロックバッファ８０２、第２のクロックバッファ８０３、第３のクロックバッファ８０４の第２の電源線に供給する電源電位を第１の電源線に供給する電源電位よりも下げることにより、第１のクロックバッファ８０２、第２のクロックバッファ８０３、第３のクロックバッファ８０４のクロック信号を低振幅化することができ、クロックツリー部の消費電力を削減することが可能となる。
【０１０９】
図２８は図２７の回路における第３のクロックバッファ８０４をパルス生成回路８０６に置き換え、フリップフロップ８０５をラッチ８０７に置き換えた回路図である。フリップフロップはパルス生成回路とラッチにより同等の機能を実現することが可能であるため、第３のクロックバッファ８０４をパルス生成回路８０６に置き換え、パルス生成回路８０６で生成されたパルスがラッチ８０７に入力されるようにすることで、図２７の回路と同等の回路を実現することができ、フリップフロップをラッチに置き換えることにより、回路の消費電力を削減することができる。
【０１１０】
図２８において、８０１はクロック供給点、８０２は第１のクロックバッファ、８０３は第２のクロックバッファ、８０６はパルス生成回路、８０７はラッチであり、第１のクロックバッファ８０２、第２のクロックバッファ８０３、パルス生成回路８０６は複数電源用スタンダードセルで構成されている。パルス生成回路８０６は図２９に示すように、インバータ９０１と２入力ＡＮＤゲート９０２で構成されており、２入力ＡＮＤゲート９０２は入力信号ＩＮと入力信号をインバータ９０１で反転した反転信号ＩＮ_Ｂを入力としており、出力信号ＯＵＴは入力信号ＩＮの立ち上がり時に立ち上がり、反転信号ＩＮ_Ｂの立ち下がり時に立ち下がる信号パルスとなる。クロック供給点８０１から出力されたクロック信号は第１のクロックバッファ８０２、第２のクロックバッファ８０３、パルス生成回路８０６を中継することによりパルスが生成されラッチ８０７に分配される。ここで、第１のクロックバッファ８０２、第２のクロックバッファ８０３、パルス生成回路８０６の第２の電源線に供給する電源電位を第１の電源線に供給する電源電位よりも下げることにより、第１のクロックバッファ８０２、第２のクロックバッファ８０３のクロック信号、パルス生成回路８０６のパルス信号を低振幅化することができ、クロックツリー部の消費電力を削減することができ、フリップフロップをラッチに置き換えることにより回路全体の消費電力を削減することが可能となる。
【０１１１】
なお、複数電源用スタンダードセルの出力信号を単電源用スタンダードセルで受ける場合、複数電源用スタンダードセルの第２の電源線に供給する電源電位が第１の電源線に供給する電源電位より低い場合、単電源用スタンダードセル内のＰチャンネルトランジスタがオフされないため、リーク電流が発生する。そのため、複数電源用スタンダードセルの出力信号を単電源用スタンダードセルで受け、かつ第２の電源線に供給する電源電位が第１の電源線に供給する電位より低い場合は、単電源用スタンダードセルは複数電源用スタンダードセルの出力信号をＮチャンネルトランジスタで受けるように回路を構成する。これにより、リーク電流を防ぐことができる。Ｎチャンネルトランジスタで回路を構成する場合の回路構成が特開平６−１６４３３１号公報で提案されている。特開平６−１６４３３１号公報では図３０のようにラッチのクロック信号をＮチャンネルトランジスタでのみ受ける回路構成となっており、図２８のラッチ８０７に図３０の回路を使用することにより、回路に流れるリーク電流を防ぐことができる。
【０１１２】
図３１のパルス生成回路及びラッチを使用したクロックツリー部のレイアウト例である。図３１において、８０３は第２のクロックバッファ、８０６はパルス生成回路、８０７はラッチである。クロックツリーの作成方法としては、まず近傍に位置するラッチ８０７を一まとまりとしてその中心にパルス生成回路８０６を配置し、パルス生成回路８０６の出力端子とラッチ８０７のクロック端子を接続する。次に、パルス生成回路８０６の中心に第２のクロックバッファ８０３を配置し、第２のクロックバッファ８０３の出力端子とパルス生成回路８０６の入力端子を接続する。これにより、第２のクロックバッファ８０３の入力端子にクロック信号を与えることにより、全てのラッチ８０７に対してパルス信号を同期して与えることができる。
【０１１３】
図３２は複数電源用スタンダードセルを動作速度が不足している回路素子列に使った回路図である。ここで、回路素子列はすべて単電源用スタンダードセルで構成されているとする。図３２において、８０８は第１のフリップフロップ、８０９は第１の回路素子、８１０は第２の回路素子、８１１は第３の回路素子、８１２は第２のフリップフロップとする。第１のフリップフロップ８０８から第２のフリップフロップ８１２までの回路素子列の動作速度が不足しているとすると、第１のフリップフロップ８０８から第２のフリップフロップ８１２までの間の第１の回路素子８０９、第２の回路素子８１０、第３の回路素子８１１を複数電源用スタンダードセルに置き換える。ここで、複数電源用スタンダードセルの第２の電源線に供給する電源電位を第１の電源線に供給する電源電位よりも上げることにより、第１の回路素子８０９、第２の回路素子８１０、第３の回路素子８１１の動作速度を速くすることができ、回路素子列での動作速度が高速化することが可能となる。
【０１１４】
なお、単電源用スタンダードセルの出力信号を複数電源用スタンダードセルで受ける場合、複数電源用スタンダードセルの第２の電源線に供給する電源電位が第１の電源線に供給する電源電位より高い場合、複数電源用スタンダードセル内のＰチャンネルトランジスタがオフされないため、リーク電流が発生する。そのため、単電源用スタンダードセルの出力信号を複数電源用スタンダードセルで受け、かつ第２の電源線に供給する電源電位が第１の電源線に供給する電位より高い場合は、複数電源用スタンダードセルは単電源用スタンダードセルの出力信号をＮチャンネルトランジスタで受けるように回路を構成する。これにより、リーク電流を防ぐことができる。Ｎチャンネルトランジスタで回路で構成する方法としてドミノ回路が挙げられる。図３３はドミノ回路でＡＮＤ回路を構成した回路図であり、クロック信号ＣＫが“Ｌ”レベルの期間にＸが“Ｈ”レベルにチャージされ、クロック信号ＣＫが“Ｈ”レベルに立ち上がると、ＡとＢが“Ｈ”レベルの場合、Ｘの電荷がディスチャージされ、Ｙが“Ｈ”レベルになる。また、ＡまたはＢが“Ｌ”レベルの場合、クロック信号ＣＫを“Ｈ”レベルに立ち上げても、Ｘの電荷は変わらないため、Ｙが“Ｌ”レベルとなる。
【０１１５】
なお、上記の例では動作速度が不足している回路素子列に複数電源用スタンダードセルを使用したが、動作速度に余裕がある回路素子列に複数電源用スタンダードセルを使用し、複数電源用スタンダードセルの第２の電源線に供給する電源電位を第１の電源線に供給する電源電位よりも下げることにより回路素子列の信号を低振幅化し、回路素子列の消費電力を削減することが可能となる。
【０１１６】
また、ピーク電流が大きいセルと小さいセルが同じブロック内に使用される場合、ピーク電流が大きいセルの電源ノイズがピーク電流が小さいセルに伝播し、回路の動作速度の低下や誤動作を引き起こす。このため、ピーク電流が大きいセルに対して複数電源用スタンダードセルを使用して第２の電源線を用いて電源電位を供給し、ピーク電流の小さいセルは単電源用スタンダードセルを使用して第１の電源線を用いて電源電位を供給することで、ピーク電流が大きいセルと小さいセルで電源線を分けることが可能となり、ピーク電流が大きいセルの電源ノイズがピーク電流が小さいセルに伝播することを防ぐことが可能となる。
【０１１７】
【発明の効果】
以上説明したように本発明によれば、複数電源用スタンダードセルは第１の電源線と第２の電源線を備え、Ｎウェルをセルの境界全周から離して配置することにより、行方向で隣接するのセル同士が接するよう配置しても複数電源用スタンダードセルのＮウェルを隣接するセルのＮウェルから分離することが可能となり、複数の電源電圧の半導体集積回路を面積の増加を抑えてレイアウトすることが可能となる。
【０１１８】
また、複数電源用スタンダードセルの行方向幅を単電源用スタンダードセルの行方向幅の整数倍にすることにより、Ｎウェルの面積を大きくすることが可能となり、基盤コンタクトを多く取ることができるため、ラッチアップを強くすることが可能となる。
【０１１９】
また、複数電源用スタンダードセルのＮウェルを第１の電源線と第２の電源線と電気的に分離しておき、配線またはコンタクトにてＮウェルを第１の電源線または第２の電源線と接続することにより、複数電源用スタンダードセルのＮウェルの電位を第１の電源と第２の電源で切り換えることが可能となる。
【０１２０】
また、複数電源用スタンダードセルでセルの列方向の一方または他方または両方の境界にＮウェルが接したセルを作成し、隣接した複数電源用スタンダードセルをＮウェルが接続するようにＮウェルがセルの境界に接したセルに置き換えることにより、隣接した複数電源用スタンダードセル同士のＮウェルを接続することが可能となる。
【０１２１】
また、第１の配線層で作成された電源ストラップ配線と複数電源用スタンダードセルの第２の電源線を第２の配線層で接続することにより、ブロックレイアウトにて複数電源用スタンダードセルの第２の電源線を配線することが可能となる。
【０１２２】
また、複数電源用スタンダードセル群の第２の電源線を部分配線にて接続し、部分配線と電源ストラップ配線を接続することにより、少ない配線リソースで第２の電源線を配線することが可能となる。
【０１２３】
また、電源ストラップ配線と複数電源用スタンダードセルまでの最短距離が制約値以下となるように複数電源用スタンダードセルを配置することにより、複数電源用スタンダードセルの第２の電源線の電源電圧降下を抑制することが可能となる。
【０１２４】
また、クロックツリー部に複数電源用スタンダードセルを使用して、第２の電源線の電位を下げることにより、クロックツリー部の消費電力を削減することが可能となる。また、動作速度が不足している回路素子列に複数電源用スタンダードセルを使用して、第２の電源線の電位を上げることにより、回路素子列の動作速度を高速化することが可能となる。
【０１２５】
また、動作速度に余裕がある回路素子列に複数電源用スタンダードセルを使用し、第２の電源線の電位を下げることにより、回路素子列の消費電力を削減することが可能となる。
【０１２６】
また、ピーク電流が大きいセルに対して複数電源用スタンダードセルを使用し、ピーク電流が大きいセルと小さいセルで電源線を分けることにより、ピーク電流が大きいセルの電源ノイズがピーク電流の小さいセルに伝播するのを防ぐことができる。
【図面の簡単な説明】
【図１】 従来技術でのスタンダードセルの回路図である。
【図２】 従来技術でのスタンダードセルを使用したブロックレイアウト例である。
【図３】 従来技術でのクロックツリー部のレイアウト例である。
【図４】 従来技術での回路素子列の回路図である。
【図５】 従来技術での複数電源用スタンダードセルと単電源用スタンダードセルを使用したブロックのレイアウト例である。
【図６】 本発明にかかる複数電源用スタンダードセルの回路図である。
【図７】 本発明にかかる複数電源用スタンダードセルを使用したブロックレイアウト例である。
【図８】 本発明にかかる単電源用スタンダードセルの回路図である。
【図９】 本発明にかかる複数電源用スタンダードセルと単電源用スタンダードセルを使用したブロックレイアウト例である。
【図１０】 本発明にかかる行方向幅が２倍の複数電源用スタンダードセルの回路図である。
【図１１】 本発明にかかる複数電源用スタンダードセルと単電源用スタンダードセルを使用したブロックレイアウト例である。
【図１２】 本発明にかかる電源電位切り換え可能な複数電源用スタンダードセルの回路図である。
【図１３】 本発明にかかるデカップリングコンデンサを持つ複数電源用スタンダードセルの回路図である。
【図１４】 本発明にかかる第２のＮウェルを持つ複数電源用スタンダードセルの回路図である。
【図１５】 本発明にかかる第２のＮウェルを持つ複数電源用スタンダードセルを使用したブロックレイアウト例である。
【図１６】 本発明にかかるセルの境界に接したＮウェルを持つ複数電源用スタンダードセルの回路図である。
【図１７】 本発明にかかるセルの境界に接したＮウェルを持つ複数電源用スタンダードセルを使用したブロックレイアウト例である。
【図１８】 本発明にかかる第３の電源線を持つ複数電源用スタンダードセルの回路図である。
【図１９】 本発明にかかる第３の電源線を持つ複数電源用スタンダードセルを使用したブロックレイアウト例である。
【図２０】 本発明にかかる複数電源用スタンダードセルの第２の電源線の配線例１である。
【図２１】 本発明にかかる複数電源用スタンダードセルの第２の電源線の配線例２である。
【図２２】 本発明にかかる複数電源用スタンダードセルの第２の電源線の配線例３である。
【図２３】 本発明にかかる複数電源用スタンダードセルを使用した電源電圧降下抑制手法の例である。
【図２４】 本発明にかかる複数電源用スタンダードセルを使用した電源電圧降下抑制手法の例である。
【図２５】 本発明にかかる複数電源用スタンダードセルを使用した電源電圧降下抑制手法の例である。
【図２６】 本発明にかかる複数電源用スタンダードセルを使用した電源電圧降下抑制手法の例である。
【図２７】 本発明にかかる複数電源用スタンダードセルをクロックツリー部に使用した半導体集積装置例である。
【図２８】 本発明にかかる複数電源用スタンダードセルをクロックツリー部に使用し、パルス生成回路とラッチを使用した半導体集積装置例である。
【図２９】 パルス生成回路の回路図である。
【図３０】 Ｎチャンネルトランジスタで回路を構成したラッチの例である。
【図３１】 本発明にかかる複数電源用スタンダードセルをクロックツリー部に使用したブロックレイアウト例である。
【図３２】 本発明にかかる複数電源用スタンダードセルを回路素子列に使用した半導体集積装置例である。
【図３３】 ドミノ回路の例である。
【符号の説明】
１０１：電源線
１０２：接地線
１０３：トランジスタのゲート
１０４：Ｎウェル
１０５：Ｐウェル
１０６：Ｐチャンネルの拡散領域
１０７：Ｎチャンネルの拡散領域
２０１：フリップフロップ
２０２：第１のクロックバッファ
２０３：第２のクロックバッファ
２０４：クロックツリー部
２０５：回路素子列
３０１：単電源用スタンダードセル
３０２：複数電源用スタンダードセル
４０１：第１の電源線
４０２：接地線
４０３：トランジスタのゲート
４０４：Ｎウェル
４０５：Ｐウェル
４０６：Ｐチャンネルの拡散領域
４０７：Ｎチャンネルの拡散領域
４０８：第２の電源線
４０９：電源接続用コンタクト
４１０：デカップリングコンデンサ
４１１：第２のＰウェル
４１２：第３の電源線
５０１：第１の電源線
５０２：接地線
５０３：トランジスタのゲート
５０４：Ｎウェル
５０５：Ｐウェル
５０６：Ｐチャンネルの拡散領域
５０７：Ｎチャンネルの拡散領域
６０１：電源ストラップ配線
６０２：電源配線
６０３：コンタクト
７０１：複数電源用スタンダードセル
８０１：クロック供給点
８０２：第１のクロックバッファ
８０３：第２のクロックバッファ
８０４：第３のクロックバッファ
８０５：フリップフロップ
８０６：パルス生成回路
８０７：ラッチ
８０８：第１のフリップフロップ
８０９：第１の回路素子
８１０：第２の回路素子
８１１：第３の回路素子
８１２：第２のフリップフロップ
９０１：インバータ
９０２：２入力ＡＮＤ
Claims (8)
- 半導体集積回路に使用されるスタンダードセルライブラリであって、
セルの境界全周から離して配置されたＮウェルと、
セルの列方向両側の境界に接して配置されたＰウェルと、
セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、
前記第１の電源線と電気的に分離され、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｎウェルに電源電位を供給する第２の電源線と、
セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた複数電源用スタンダードセルと、
セルの列方向両側の境界に接して配置されたＮウェルと、
セルの列方向両側の境界に接して配置されたＰウェルと、
セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、
セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた単電源用スタンダードセルと、
を含み、前記複数電源用スタンダードセルの第１の電源線と、前記単電源用スタンダードセルの第１の電源線を電気的に接続することを特徴とする自動配置配線用スタンダードセルライブラリ。 - 請求項１記載の自動配置配線用スタンダードセルライブラリであって、前記複数電源用スタンダードセルは、セル内部に前記第２の電源線に接続するデカップリングコンデンサを持つことを特徴とする自動配置配線用スタンダードセルライブラリ。
- 請求項１記載の自動配置配線用スタンダードセルライブラリであって、前記複数電源用スタンダードセルは、さらにセルの列方向両側の端に配置され、前記第１の電源線と電気的に接続する第２のＮウェルを持つことを特徴とする自動配置配線用スタンダードセルライブラリ。
- 半導体集積回路に使用されるスタンダードセルライブラリであって、
セルの行方向両側の境界から離して配置されたＮウェルと、
セルの列方向両側の境界に接して配置されたＰウェルと、
セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、
前記第１の電源線と電気的に分離され、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｎウェルに電源電位を供給する第２の電源線と、
セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線とを備え、
セルの行方向両側の境界及び列方向両側の境界から離して配置された前記Ｎウェルを持つセルと、セルの行方向両側の境界から離して配置され、かつ列方向の一端または他端に接して配置した前記Ｎウェルを持つセルと、を備えた複数電源用スタンダードセルと、
セルの列方向両側の境界に接して配置されたＮウェルと、
セルの列方向両側の境界に接して配置されたＰウェルと、
セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、
セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた単電源用スタンダードセルと、
を含み、前記複数電源用スタンダードセルの第１の電源線と、前記単電源用スタンダードセルの第１の電源線を電気的に接続することを特徴とする自動配置配線用スタンダードセルライブラリ。 - 請求項１記載の自動配置配線用スタンダードセルライブラリであって、前記複数電源用スタンダードセルは、その行方向幅は前記単電源用スタンダードセルの行方向幅の整数倍であり、前記複数電源用スタンダードセルのＰウェルは第１のＰウェルと第２のＰウェルで分割され、前記第１のＰウェルと前記第２のＰウェルの間に前記Ｎウェルを配置し、前記複数電源用スタンダードセルの第１の電源線を前記単電源用スタンダードセルの第１の電源線と同じ高さとし、前記複数電源用スタンダードセルの接地線を前記単電源用スタンダードセルの接地線と同じ高さとすることを特徴とする自動配置配線用スタンダードセルライブラリ。
- 半導体集積回路に使用されるスタンダードセルライブラリであって、
セルの境界全周から離して配置されたＮウェルと、
セルの列方向両側の境界に接して配置されたＰウェルと、
セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、
前記第１の電源線と電気的に分離され、セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｎウェルに電源電位を供給する第２の電源線と、
セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、
セルの列方向両側の端に配置され、前記第１の電源線と電気的に接続する第２のＮウェルと、を備えた複数電源用スタンダードセルと、
セルの列方向両側の境界に接して配置されたＮウェルと、
セルの列方向両側の境界に接して配置されたＰウェルと、
セルの列方向に延在し、前記セルの両側の境界部に接して形成される第１の電源線と、
セルの列方向に延在し、前記セルの両側の境界部に接して形成され、前記セル内のトランジスタの少なくとも一部および前記Ｐウェルに接地電位を供給する接地線と、を備えた単電源用スタンダードセルと、
を含み、前記複数電源用スタンダードセルの第１の電源線と、前記単電源用スタンダードセルの第１の電源線を電気的に接続することを特徴とする自動配置配線用スタンダードセルライブラリ。 - 請求項１記載の自動配置配線用スタンダードセルライブラリを使用した半導体集積装置であって、クロックバッファに前記複数電源用スタンダードセルを使用し、さらに前記複数電源用スタンダードセルの第２の電源線の電位を前記第１の電源線の電位より下げることを特徴とする半導体集積装置。
- 請求項６記載の自動配置配線用スタンダードセルライブラリを使用した半導体集積装置であって、クロックバッファに前記複数電源用スタンダードセルを使用し、さらに前記複数電源用スタンダードセルの第２の電源線の電位を前記第１の電源線の電位より下げることを特徴とする半導体集積装置。
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| JP2007234777A (ja) * | 2006-02-28 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびその設計方法 |
| JP2007234857A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の設計方法 |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| JP4983068B2 (ja) * | 2006-03-30 | 2012-07-25 | 富士通株式会社 | 半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラム |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| JP2008258425A (ja) * | 2007-04-05 | 2008-10-23 | Matsushita Electric Ind Co Ltd | 標準セルおよびこれを有する半導体装置 |
| JP2009070980A (ja) * | 2007-09-12 | 2009-04-02 | Sony Corp | 半導体集積回路 |
| JP2009111119A (ja) * | 2007-10-30 | 2009-05-21 | Nec Electronics Corp | 半導体集積回路のレイアウト設計方法、レイアウト設計プログラム、及びレイアウト設計支援装置 |
| JP5142686B2 (ja) * | 2007-11-30 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| KR101394145B1 (ko) * | 2008-02-26 | 2014-05-16 | 삼성전자주식회사 | 스탠다드 셀 라이브러리 및 집적 회로 |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| KR101739709B1 (ko) | 2008-07-16 | 2017-05-24 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| JP5552775B2 (ja) * | 2009-08-28 | 2014-07-16 | ソニー株式会社 | 半導体集積回路 |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| JP5364023B2 (ja) * | 2010-03-29 | 2013-12-11 | パナソニック株式会社 | 半導体装置 |
| FR2963687A1 (fr) * | 2010-08-06 | 2012-02-10 | Dolphin Integration Sa | Arbre d'horloge pour bascules commandees par impulsions |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| JP2012222151A (ja) * | 2011-04-08 | 2012-11-12 | Panasonic Corp | 半導体集積回路装置 |
| US8507957B2 (en) * | 2011-05-02 | 2013-08-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit layouts with power rails under bottom metal layer |
| US8487658B2 (en) * | 2011-07-12 | 2013-07-16 | Qualcomm Incorporated | Compact and robust level shifter layout design |
| JP2013030622A (ja) | 2011-07-28 | 2013-02-07 | Ricoh Co Ltd | スタンダードセル回路、半導体集積回路、及び半導体集積回路装置 |
| JP6208451B2 (ja) * | 2013-03-29 | 2017-10-04 | 国立大学法人東北大学 | 回路基板、電子ビーム発生装置、電子ビーム照射装置、電子ビーム露光装置、および製造方法 |
| US9483600B2 (en) | 2014-03-14 | 2016-11-01 | Qualcomm Incorporated | Multi supply cell arrays for low power designs |
| US9431383B2 (en) * | 2014-07-22 | 2016-08-30 | Samsung Electronics Co., Ltd. | Integrated circuit, semiconductor device based on integrated circuit, and standard cell library |
| KR101958421B1 (ko) * | 2014-07-22 | 2019-03-14 | 삼성전자 주식회사 | 집적 회로, 상기 집적 회로에 따른 반도체 소자 및 표준 셀 라이브러리 |
| KR102374846B1 (ko) | 2015-12-14 | 2022-03-16 | 삼성전자주식회사 | 파워 메쉬 변경 방법 |
| US10394299B2 (en) | 2016-05-23 | 2019-08-27 | Qualcomm Incorporated | Systems and methods to separate power domains in a processing device |
| US9958918B2 (en) | 2016-05-23 | 2018-05-01 | Qualcomm Incorporated | Systems and methods to separate power domains in a processing device |
| US10109619B2 (en) | 2016-06-06 | 2018-10-23 | Qualcomm Incorporated | Methods and apparatus for using split N-well cells in a merged N-well block |
| KR102643003B1 (ko) | 2016-12-14 | 2024-03-05 | 삼성전자주식회사 | 파워 레일의 오믹 강하를 감소하는 회로 체인을 포함하는 집적 회로 |
| KR102362016B1 (ko) | 2017-09-19 | 2022-02-10 | 삼성전자주식회사 | 마스터 슬레이브 플립 플롭 |
| CN110534512B (zh) * | 2019-09-07 | 2023-02-07 | 电子科技大学 | 一种抗闩锁版图结构 |
| CN111079371B (zh) * | 2019-12-19 | 2024-03-15 | 武汉新芯集成电路制造有限公司 | 双电源标准单元、双电源标准单元库及集成电路设计方法 |
| CN114528019A (zh) * | 2020-11-23 | 2022-05-24 | 深圳比特微电子科技有限公司 | 多比特寄存器、芯片和计算装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3201020B2 (ja) | 1992-11-26 | 2001-08-20 | 松下電器産業株式会社 | ラッチ回路 |
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| JPH10284609A (ja) | 1997-04-03 | 1998-10-23 | Matsushita Electric Ind Co Ltd | 複数電源対応自動配置配線用セル |
| US5981987A (en) | 1997-12-02 | 1999-11-09 | Nurlogic Design, Inc. | Power ground metallization routing in a semiconductor device |
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