KR102362016B1 - 마스터 슬레이브 플립 플롭 - Google Patents

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KR102362016B1 KR1020170120662A KR20170120662A KR102362016B1 KR 102362016 B1 KR102362016 B1 KR 102362016B1 KR 1020170120662 A KR1020170120662 A KR 1020170120662A KR 20170120662 A KR20170120662 A KR 20170120662A KR 102362016 B1 KR102362016 B1 KR 102362016B1
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Abstract

마스터 슬레이브 플립 플롭이 제공된다. 마스터 슬레이브 플립 플롭은 기판 상에 제1 방향으로 차례로 배치되는 마스터 래치와 슬레이브 래치를 포함하는 마스터 슬레이브 플립 플롭으로, 상기 마스터 래치는, 제1 클럭 신호에 의해 각각 게이팅되는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 포함하되, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 라인을 공유하고, 상기 슬레이브 래치는, 상기 제1 클럭 신호에 의해 게이팅되는 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터를 포함하되, 상기 제2 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터는 상기 제2 방향으로 연장되는 제2 게이트 라인을 공유한다.

Description

마스터 슬레이브 플립 플롭{MASTER-SLAVE FLIP FLOP}
본 발명은 마스터 슬레이브 플립 플롭에 관한 것이다.
반도체 장치는 전자 산업의 수요에 따라 소형화, 다기능화되며, 제조 단가의 절감을 위해 경량화되고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
상기 반도체 기억 장치는 플립 플롭 회로들과 래치를 포함한다. 반도체 칩 설계를 위해서 플립 플롭과 같은 반도체 기억 장치의 동작 특성들에 대한 요구가 증가하고 있으며, 특히 저전력 동작을 위한 동작 특성과 고속 동작을 위한 동작 특성 간의 균형이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 저전력 및 고속 동작을 위한 마스터 슬레이브 플립 플롭을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭은, 기판 상에 제1 방향으로 차례로 배치되는 마스터 래치와 슬레이브 래치를 포함하는 마스터 슬레이브 플립 플롭으로, 상기 마스터 래치는, 제1 클럭 신호에 의해 각각 게이팅되는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 포함하되, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 라인을 공유하고, 상기 슬레이브 래치는, 상기 제1 클럭 신호에 의해 게이팅되는 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터를 포함하되, 상기 제2 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터는 상기 제2 방향으로 연장되는 제2 게이트 라인을 공유한다.
본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭은, 제1 클럭 신호 및 상기 제1 클럭 신호가 반전된 제2 클럭 신호를 공유하는 제1 마스터 슬레이브 회로 및 제2 마스터 슬레이브 회로를 포함하되, 상기 제1 마스터 슬레이브 회로는, 기판 상에 제1 방향으로 차례로 배치되는 제1 마스터 래치와 제1 슬레이브 래치를 포함하고, 상기 제2 마스터 슬레이브 회로는, 상기 기판 상에 상기 제1 방향으로 차례로 배치되는 제2 마스터 래치와 제2 슬레이브 래치를 포함하고, 상기 제1 마스터 래치는, 상기 제1 클럭 신호에 의해 각각 게이팅되는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 포함하되, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 라인을 공유하고, 상기 제2 마스터 래치는, 상기 제1 게이트 라인을 공유하여 상기 제1 클럭 신호에 의해 각각 게이팅되는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함하고, 상기 제1 마스터 래치와 상기 제2 마스터 래치는 상기 제2 방향으로 차례로 배치된다.
본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭은, 제1 방향으로 서로 이격된 제1 액티브 영역과 제2 액티브 영역이 정의된 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 나란히 배치되고, 제1 파워 레일과 제2 파워 레일을 공유하는 마스터 래치와 슬레이브 래치를 포함하는 마스터 슬레이브 플립 플롭으로, 상기 마스터 래치는, 상기 제2 방향으로 연장되는 제1 게이트 라인, 상기 제1 게이트 라인이 상기 제1 액티브 영역과 중첩되어 형성되는 제1 트랜지스터와, 상기 제1 게이트 라인이 상기 제2 액티브 영역과 중첩되어 형성되는 제2 트랜지스터를 포함하되 상기 제1 게이트 라인에는 제1 클럭 신호가 제공되고, 상기 슬레이브 래치는, 상기 제2 방향으로 연장되는 제2 게이트 라인, 상기 제2 게이트 라인이 상기 제1 액티브 영역과 중첩되어 형성되는 제3 트랜지스터와, 상기 제2 게이트 라인이 상기 제2 액티브 영역과 중첩되어 형성되는 제4 트랜지스터를 포함하되 상기 제2 게이트 라인에는 상기 제1 클럭 신호가 제공된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭의 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭의 회로도이다.
도 3a 내지 도 3d는 도 2의 마스터 슬레이브 플립 플롭에 포함된 트라이 스테이트 인버터(tri-state inverter)의 회로도이다.
도 4a 내지 도 4b는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 마스터 래치와 슬레이브 래치의 레이아웃도이다.
도 5a 내지 도 5b는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 마스터 래치와 슬레이브 래치의 레이아웃도이다.
도 6은 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭의 회로도이다.
도 7a 내지 도 7d는 도 6의 마스터 슬레이브 플립 플롭에 포함된 트라이 스테이트 인버터의 회로도이다.
도 8a 내지 도 8b는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 마스터 래치와 슬레이브 래치의 레이아웃도이다.
도 9a 내지 도 9b는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 마스터 래치와 슬레이브 래치의 레이아웃도이다.
도 10a 내지 도 10b는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 마스터 래치와 슬레이브 래치의 레이아웃도이다.
이하에서 도 1 내지 도 10b를 참조하여 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 관하여 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭의 블록도이고, 도 2는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭의 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭은 마스터 래치(100), 슬레이브 래치(200) 및 스캔 회로(300)를 포함할 수 있다.
스캔 회로(300)는 인버터(312), 제1 스캔 트라이 스테이트 인버터(311), 제2 스캔 트라이 스테이트 인버터(313)를 포함할 수 있다. 스캔 회로(300)는 데이터 신호(D), 스캔 인에이블 신호(SE) 및 스캔 입력 신호(SI)를 제공받고, 제어 신호에 따라 데이터 신호(D)와 스캔 입력 신호(SI) 중 어느 하나를 노드(MA)로 출력할 수 있다.
구체적으로, 스캔 회로(300)는 스캔 인에이블 신호(SE)가 논리 하이(H)일 때 스캔 입력 신호(SI)를 노드(MA)로 출력한다. 즉, 논리 하이(H)인 스캔 인에이블 신호(SE)에 의해 인에이블된 제1 트라이 스테이트 인버터(311)가 스캔 입력 신호(SI)를 노드(MA)로 출력할 수 있다.
한편, 스캔 회로(300)는 스캔 인에이블 신호(SE)가 논리 로우(L)일 때 데이터 신호(D)를 노드(MA)로 출력할 수 있다. 예를 들어, 논리 로우(L)인 스캔 인에이블 신호(SE)에 의해 인에이블된 제2 트라이 스테이트 인버터(313)가 데이터 신호(D)를 노드(MA)로 출력할 수 있다.
도 2에 도시된 스캔 회로(300)의 구성은 예시적인 것으로, 본 발명이 이에 제한되지 않는다. 스캔 회로(300)는 예를 들어, 복수의 전송 게이트(transmission gate) 또는 멀티플렉서 등으로 구현될 수 있다.
마스터 래치(100)는 제1 입력 트라이 스테이트 인버터(11), 제1 마스터 래치 트라이 스테이트 인버터(12) 및 제1 인버터(13)를 포함할 수 있다.
마스터 래치(100)는 노드(MA)를 통해 입력된 데이터 신호(D)를 저장하고, 이를 노드(SA)로 출력할 수 있다. 구체적으로, 마스터 래치(100)는 제1 클럭 신호(CK) 및 제1 클럭 신호(CK)가 반전된 제2 클럭 신호(CKN)에 기초하여 입력된 데이터 신호(D)를 출력할 수 있다.
구체적으로, 제1 입력 트라이 스테이트 인버터(11)는 노드(MA)로부터 데이터 신호(D)를 입력받고, 제1 클럭 신호(CK)가 논리 로우(L)이고 제2 클럭 신호(CKN)가 논리 하이(H)일 때 데이터 신호(D)를 반전하여 노드(SA)로 출력할 수 있다. 반대로 제1 클럭 신호(CK)가 논리 하이(H)이고 제2 클럭 신호(CKN)가 논리 로우(L)일 때 제1 입력 트라이 스테이트 인버터(11)는 제1 마스터 래치 트라이 스테이트 인버터(12)를 노드(MA)로부터 차단할 수 있다.
제1 마스터 래치 트라이 스테이트 인버터(12)의 출력 단자는 제1 입력 트라이 스테이트 인버터(11)의 출력 단자에 연결될 수 있다. 제1 마스터 래치 트라이 스테이트 인버터(12)는 제1 입력 트라이 스테이트 인버터(11)로부터 제공된 출력 신호를 반전하여 노드(SA)로 출력할 수 있다.
구체적으로, 제1 마스터 래치 트라이 스테이트 인버터(12)는 클럭 신호(CK)가 논리 하이(H)이고 제2 클럭 신호(CKN)가 논리 로우(L)일 때 제1 인버터(13)가 노드(MB)로 출력한 신호를 반전하여 노드(SA)로 출력할 수 있다. 반대로 제1 클럭 신호(CK)가 논리 로우(L)이고 제2 클럭 신호(CKN)가 논리 하이(H)일 때 제1 마스터 래치 트라이 스테이트 인버터(12)는 제1 입력 트라이 스테이트 인버터(11)를 노드(SA)로부터 차단할 수 있다.
슬레이브 래치(200)는 제2 입력 트라이 스테이트 인버터(21), 제2 마스터 래치 트라이 스테이트 인버터(22) 및 제2 인버터(13)를 포함할 수 있다. 슬레이브 래치(200)는 앞서 설명한 마스터 래치(100) 회로와 유사하게 동작할 수 있다.
구체적으로, 슬레이브 래치(200)는 노드(SA)를 통해 입력된 데이터 신호(D)를 저장하고, 이를 노드(SC)로 출력할 수 있다. 구체적으로, 슬레이브 래치(200)는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKN)에 기초하여 노드(SA)로 입력된 데이터 신호(D)를 출력할 수 있다. 노드(SC)로 출력된 데이터 신호는 제4 인버터(41)에 의해 반전되어 출력 신호(Q)로써 출력된다.
구체적으로, 제2 입력 트라이 스테이트 인버터(21)는 노드(SA)로부터 데이터 신호(D)를 입력받고, 제1 클럭 신호(CK)가 논리 하이(H)이고 제2 클럭 신호(CKN)가 논리 로우(L)일 때 데이터 신호(D)를 반전하여 노드(SA)로 출력할 수 있다. 반대로 제1 클럭 신호(CK)가 논리 로우(L)이고 제2 클럭 신호(CKN)가 논리 하이(H)일 때 제2 입력 트라이 스테이트 인버터(21)는 제1 마스터 래치 트라이 스테이트 인버터(22)를 노드(SA)로부터 차단할 수 있다.
제2 마스터 래치 트라이 스테이트 인버터(22)는 제2 입력 트라이 스테이트 인버터(21)의 출력 단자에 연결될 수 있다. 제2 마스터 래치 트라이 스테이트 인버터(22)는 제2 입력 트라이 스테이트 인버터(21)로부터 제공된 출력 신호를 반전하여 노드(SC)로 출력할 수 있다.
구체적으로, 제2 마스터 래치 트라이 스테이트 인버터(22)는 제1 클럭 신호(CK)가 논리 로우(L)이고 제2 클럭 신호(CKN)가 논리 하이(H)일 때 제2 인버터(23)가 노드(SB)로 출력한 신호를 반전하여 노드(SC)로 출력할 수 있다. 반대로 제1 클럭 신호(CK)가 논리 하이(H)이고 제2 클럭 신호(CKN)가 논리 로우(L)일 때 제2 마스터 래치 트라이 스테이트 인버터(22)는 제2 입력 트라이 스테이트 인버터(21)를 노드(SA)로부터 차단할 수 있다.
몇몇 실시예에 따른 마스터 슬레이브 플립 플롭은 제1 클럭 신호(CK) 및 제2 클럭 신호(CKN)를 제공받을 수 있다. 도 2에 도시된 것과 같이, 제1 클럭 신호(CK) 및 제2 클럭 신호(CKN)는 하나의 인버터를 통하여 마스터 슬레이브 플립 플롭에 제공될 수 있다. 즉, 제1 클럭 신호(CK)는 예를 들어 복수의 인버터를 포함하는 버퍼링 회로를 거치지 않고 클럭 단자로부터 직접 제공되고, 제2 클럭 신호(CKN)는 제1 클럭 신호(CK)가 제3 인버터(31)를 통하여 반전된 클럭 신호로써 입력될 수 있다.
본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭이 이와 같이 버퍼링되지 않은 제1 클럭 신호(CK)를 클럭 단자로부터 직접 공급받고, 제3 인버터(31)에 의해 반전된 제1 클럭 신호(CK)를 제2 클럭 신호(CKN)로 제공받는 경우 몇몇 영향이 나타날 수 있다.
먼저 제1 클럭 신호(CK) 제2 클럭 신호(CKN)의 제공을 위해 하나의 인버터(31)만이 이용된다는 점에서 전력 소모에 이점이 있다. 즉, 빠르게 논리 하이(H)와 논리 로우(L) 사이를 천이하는 클럭 신호를 제공받는 인버터의 개수가 증가할수록 전체 회로의 전력 소모가 증가한다. 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭은 제1 클럭 신호(CK) 및 제2 클럭 신호(CKN)를 생성하기 위하여 사용되는 클럭 인버터를 하나만 포함함으로써 그만큼 저전력 회로로 구성될 수 있다.
반면, 마스터 슬레이브 플립 플롭의 고속 동작 특성과 직접적으로 관련될 수 있는 커패시턴스의 측면에서는 불리한 영향이 드러날 수 있다. 특히, 제2 클럭 신호(CKN)에 직접 노출되는 회로 소자(제3 인버터(31))에 비하여, 제1 클럭 신호(CK)에 직접 노출되는 회로 소자(예를 들어, 제1 마스터 래치 트라이 스테이트 인버터(12), 제2 마스터 래치 트라이 스테이트 인버터(22) 등)의 개수가 많기 때문에, 제1 클럭 신호(CK)와 연결된 게이트 단자의 커패시턴스가 크게 보이는 문제가 발생할 수 있다.
본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭은 이와 같은 커패시턴스의 차이로 인한 회로 상의 영향을 최소화하기 위한 레이아웃을 제공한다. 이에 관한 자세한 설명은 후술한다.
도 3a 내지 도 3d는 도 2의 마스터 슬레이브 플립 플롭에 포함된 트라이 스테이트 인버터들의 회로도이다.
먼저 도 3a를 참조하면, 제1 입력 트라이 스테이트 인버터(11)는 제1 내지 제2 NMOS 트랜지스터(MN1, MN2), 제1 내지 제2 PMOS 트랜지스터(MP1, MP2)를 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 배치될 수 있다.
제1 트라이 스테이트 인버터(11)의 구체적인 동작은, 앞서 설명하였으므로 생략하기로 한다. 즉, 제1 클럭 신호(CK) 또는 제2 클럭 신호(CKN)에 의해 각각 게이팅되는 제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)에 의해 노드(MA)로 입력된 데이터 신호(D)가 노드(SA)로 출력되는 것이 제어될 수 있다.
도 3b를 참조하면, 제1 마스터 래치 트라이 스테이트 인버터(12)는 제3 내지 제4 NMOS 트랜지스터(MN3, MN4), 제3 내지 제4 PMOS 트랜지스터(MP3, MP4)를 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 배치될 수 있다.
제1 마스터 래치 트라이 스테이트 인버터(12)의 구성은 또한 앞서 설명한 것과 동일하다. 즉, 제1 클럭 신호(CK) 또는 제2 클럭 신호(CKN)에 의해 각각 게이팅되는 제3 NMOS 트랜지스터(MN3)와 제3 PMOS 트랜지스터(MP3)에 의해, 노드(MB)로 입력된 데이터 신호(D)가 노드(SA)로의 출력되는 것이 제어될 수 있다.
도 3c를 참조하면, 제2 입력 트라이 스테이트 인버터(21)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결된 제5 내지 제6 NMOS 트랜지스터(MN5, MN6)와, 제5 내지 제6 PMOS 트랜지스터(MP5, MP6)를 포함할 수 있다.
제2 입력 트라이 스테이트 인버터(21)에서, 제1 클럭 신호(CK) 또는 제2 클럭 신호(CKN)에 의해 각각 게이팅되는 제5 NMOS 트랜지스터(MN5)와 제5 PMOS 트랜지스터에 의하여, 노드(SA)로 입력된 데이터 신호(D)가 노드(SC)로 출력되는 것이 제어될 수 있다.
도 3d를 참조하면, 제2 마스터 래치 트라이 스테이트 인버터(22)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결된 제7 내지 제8 NMOS 트랜지스터(MN7, MN8)와, 제7 내지 제8 PMOS 트랜지스터(MP7, MP8)를 포함할 수 있다.
제2 마스터 래치 트라이 스테이트 인버터(22)는 제1 클럭 신호(CK) 또는 제2 클럭 신호(CKN)에 의해 각각 게이팅되는 제7 PMOS 트랜지스터(MP7)와 제7 NMOS 트랜지스터(MN7)에 의하여, 노드(SB)로 입력된 데이터 신호(D)가 노드(SC)로 출력되는 것이 제어될 수 있다.
도 4a는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 마스터 래치(100)의 레이아웃도이고, 도 4b는 슬레이브 래치(200)의 레이아웃도이다. 설명의 간단함을 위해, 도 4a는 제1 클럭 신호(CK)와 제2 클럭 신호(CKN)를 제공받는 제1 입력 트라이 스테이트 인버터(11)와 제1 마스터 래치 트라이 스테이트 인버터(12)의 레이아웃만을 도시하고, 도 4b는 제2 입력 트라이 스테이트 인버터(21)와 제2 마스터 래치 트라이 스테이트 인버터(22)의 레이아웃만을 도시하였다.
도 4a를 참조하면, 마스터 래치(100)는 제1 파워 레일(101) 및 제2 파워 레일(102) 사이에 배치되는 연결되는 제1 내지 제4 NMOS 트랜지스터(MN1~MN4)와, 제1 내지 제4 PMOS 트랜지스터(MP1~MP4)를 포함할 수 있다.
제1 파워 레일(101)과 제2 파워 레일(102)은 제1 방향(D1)으로 길게 연장될 수 있다. 예를 들어, 제1 파워 레일(101)은 전원 전압(VDD) 레일이고, 제2 파워 레일(102)은 접지 전압(VSS) 레일일 수 있으나 이에 제한되는 것은 아니다. 이하에서 제1 파워 레일(101)이 전원 전압(VDD)을 제공하고, 제2 파워 레일(102)이 접지 전압(VSS)을 제공하는 것으로 설명한다.
기판 상에 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)이 정의될 수 있다. 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 각각 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 서로 이격될 수 있다. 도시되지는 않았지만, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2) 사이에는 소자 분리 영역이 형성될 수 있다.
몇몇 실시예에서, 제1 액티브 영역(ACT1)은 P형 불순물을 포함하는 영역이고, 제2 액티브 영역(ACT2)은 N형 불순물을 포함하는 영역일 수 있다. 따라서 제1 액티브 영역(ACT1) 상에 PMOS 트랜지스터가 형성될 수 있고, 제2 액티브 영역(ACT2) 상에 NMOS 트랜지스터가 형성될 수 있다.
제1 게이트 라인(111)은 제2 방향(D2)으로 길게 연장되고, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 각각 중첩될 수 있다. 제1 게이트 라인(111)은 제1 액티브 영역(ACT1)과 중첩되어 제1 PMOS 트랜지스터(MP1)를 형성한다. 제1 게이트 라인(111)은 제2 액티브 영역(ACT2)과 중첩되어 제3 NMOS 트랜지스터(MN3)를 형성한다. 제1 게이트 라인(111)이 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)에 중첩하며 제2 방향(D2)으로 연장됨에 따라, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2) 상에 형성되는 제1 PMOS 트랜지스터(MP1)와 제3 NMOS 트랜지스터(MN3)도 제2 방향(D2)으로 정렬될 수 있다.
제1 게이트 라인(111)은 메탈(131)을 통해 제1 클럭 신호(CK)를 제공받을 수 있다. 즉, 도 3a 및 도 3b에서 도시된 것과 같이 제1 클럭 신호(CK)를 통해 게이팅되는 제1 PMOS 트랜지스터(MP1)와 제3 NMOS 트랜지스터(MN3)는 제1 게이트 라인(111)을 통해 제1 클럭 신호(CK)를 제공받을 수 있다. 제1 PMOS 트랜지스터(MP1)와 제3 NMOS 트랜지스터(MN3)는 제1 게이트 라인(111)을 공유할 수 있다.
제1 게이트 라인(111)의 양 측에, 제2 게이트 라인(112)과 제3 게이트 라인(113)이 배치될 수 있다.
제2 게이트 라인(112)은 제1 게이트 라인(111)으로부터 제1 방향(D1)으로 이격되고, 제2 방향(D2)으로 연장되어 배치될 수 있다. 제2 게이트 라인(112)은 제1 액티브 영역(ACT1)과 중첩되어 제3 PMOS 트랜지스터(MP3)를 형성할 수 있다. 제2 게이트 라인(112)은 제2 액티브 영역(ACT2)과는 중첩되지 않을 수 있다. 제2 게이트 라인(112)은 메탈(132)을 통해 제2 클럭 신호(CKN)를 제공받을 수 있다.
제3 게이트 라인(113)은 제1 게이트 라인(111)으로부터 제1 방향(D1)으로 이격되고, 제2 방향(D2)으로 연장되어 배치될 수 있다. 제3 게이트 라인(113)은 제2 액티브 영역(ACT2)과 중첩되어 제1 NMOS 트랜지스터(MN1)를 형성할 수 있다. 제3 게이트 라인(113)은 제1 액티브 영역(ACT1)과는 중첩되지 않을 수 있다. 제3 게이트 라인(113)은 메탈(133)을 통해 제2 클럭 신호(CKN)를 제공받을 수 있다.
도 4a에 도시된 것과 같이, 제1 클럭 신호(CK)가 인가되는 제1 게이트 라인(111)은 제2 클럭 신호(CKN)가 인가되는 제2 게이트 라인(112) 및 제3 게이트 라인(113)보다 제2 방향(D2)의 길이가 더 크다. 이로 인해 제1 게이트 라인(111)에 의해 형성되는 기생 커패시턴스의 크기는 제2 게이트 라인(112) 또는 제3 게이트 라인(113)에 의해 형성되는 기생 커패시턴스의 크기보다 작을 수 있다.
도 4a에는 메탈(131~133)이 일부 생략되어 도시되었지만, 제1 게이트 라인(111) 상에 1개 형성되는 메탈(131)의 길이와, 제2 게이트 라인(112)과 제3 게이트 라인(113) 상에 2개 형성되는 메탈(132, 133)의 길이의 차이로 인한 로딩 커패시턴스의 차이도 발생한다. 즉, 제2 게이트 라인(112)과 제3 게이트 라인(113)에 의해 보여지는 로딩 커패시턴스가 제1 게이트 라인(111)에 의해 보여지는 로딩 커패시턴스보다 크다.
정리하면, 본 발명의 몇몇 실시예에 따른 마스터 플립 플롭 회로는, 제1 클럭 신호(CK)를 제공받는 제1 게이트 라인(111)이 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)과 모두 중첩되도록 제2 방향(D2)으로 연장된다. 제1 게이트 라인(111)의 양 측에, 제2 클럭 신호(CKN)를 제공받는 제2 게이트 라인(112)과 제3 게이트 라인(113)이 각각 배치되며, 제2 게이트 라인(112)과 제3 게이트 라인(113)의 제2 방향(D2)의 길이는 제1 게이트 라인(111)의 그것보다 작다. 이로 인해 위에서 제기되었던 클럭 단자에서 바라본 제1 클럭 신호(CK)의 입력단과 제2 클럭 신호(CKN)의 입력단 사이의 커패시턴스의 차이를 보상할 수 있다.
몇몇 실시예에서, 제1 게이트 라인(111)과 제2 게이트 라인(112) 간의 제1 방향(D1)의 거리는, 제1 게이트 라인(111)과 제3 게이트 라인(113) 간의 제1 방향(D1)의 거리와 동일할 수 있다.
제1 NMOS 트랜지스터(MN1)는 제3 NMOS 트랜지스터(MN3)와 드레인 영역을 공유할 수 있다. 제1 NMOS 트랜지스터(MN1)와 제3 NMOS 트랜지스터(MN3)의 공유된 드레인 영역은 마스터 래치(100)의 출력인 노드(SA)로 연결될 수 있다.
제1 PMOS 트랜지스터(MP1)는 제3 PMOS 트랜지스터(MP3)와 드레인 영역을 공유할 수 있다. 제1 PMOS 트랜지스터(MP1)와 제3 PMOS 트랜지스터(MP3)의 공유된 드레인 영역은 노드(SA)로 연결될 수 있다. 제1 NMOS 트랜지스터(MN1) 및 제3 NMOS 트랜지스터(MN3)의 공유된 드레인 영역과, 제1 PMOS 트랜지스터(MP1)는 제3 PMOS 트랜지스터(MP3)의 공유된 드레인 영역은 메탈 라인(121)으로 전기적으로 연결될 수 있다.
제2 게이트 라인(112)과 제1 방향(D1)으로 이격되어, 제4 게이트 라인(114)이 배치될 수 있다. 제4 게이트 라인(114)은 제2 방향(D2)으로 길게 연장되고, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 각각 중첩될 수 있다. 제4 게이트 라인(114)은 제1 마스터 래치 트라이 스테이트 인버터(12)의 입력 단자인 노드(MB)와 연결될 수 있다.
제4 게이트 라인(114)은 제1 액티브 영역(ACT1)과 중첩되어 제4 PMOS 트랜지스터(MP4)를 형성한다. 제4 게이트 라인(114)은 제2 액티브 영역(ACT2)과 중첩되어 제4 NMOS 트랜지스터(MN4)를 형성한다. 제4 PMOS 트랜지스터(MP4)와 제4 NMOS 트랜지스터(MN4)는 제2 방향(D2)으로 정렬될 수 있다.
제4 PMOS 트랜지스터의 소스 영역은 메탈(142)에 의해 전원 전압(VDD)이 제공될 수 있다. 또한, 제4 NMOS 트랜지스터의 소스 영역은 메탈(144)에 의해 접지 전압(VSS)이 제공될 수 있다.
제3 게이트 라인(113)과 제1 방향(D1)으로 이격되어, 제5 게이트 라인(115)이 배치될 수 있다. 제5 게이트 라인(115)은 제2 방향(D2)으로 길게 연장되고, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 각각 중첩될 수 있다. 제5 게이트 라인(115)은 제1 입력 트라이 스테이트 인버터(11)의 입력 단자인 노드(MA)와 연결될 수 있다.
제5 게이트 라인(115)은 제1 액티브 영역(ACT1)과 중첩되어 제2 PMOS 트랜지스터(MP2)를 형성한다. 제5 게이트 라인(115)은 제2 액티브 영역(ACT2)과 중첩되어 제2 NMOS 트랜지스터(MN2)를 형성한다. 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)는 제2 방향(D2)으로 정렬될 수 있다.
제2 PMOS 트랜지스터의 소스 영역은 메탈(141)에 의해 전원 전압(VDD)이 제공될 수 있다. 또한, 제2 NMOS 트랜지스터의 소스 영역은 메탈(143)에 의해 접지 전압(VSS)이 제공될 수 있다.
도 4b를 참조하면, 슬레이브 래치(200)는 제1 파워 레일(101) 및 제2 파워 레일(102) 사이에 배치되는 제5 내지 제8 NMOS 트랜지스터(MN5~MN8)와, 제5 내지 제8 PMOS 트랜지스터(MP5~MP8)를 포함할 수 있다.
제6 게이트 라인(161)은 제2 방향(D2)으로 길게 연장되고, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 각각 중첩될 수 있다. 제6 게이트 라인(161)은 제1 액티브 영역(ACT1)과 중첩되어 제7 PMOS 트랜지스터(MP7)를 형성한다. 제6 게이트 라인(161)은 제2 액티브 영역(ACT2)과 중첩되어 제5 NMOS 트랜지스터(MN5)을 형성한다. 제7 PMOS 트랜지스터(MP7)과 제5 NMOS 트랜지스터(MN5)는 제6 게이트 라인(161)을 공유할 수 있다. 제6 게이트 라인(161)은 메탈(151)을 통해 제1 클럭 신호(CK)를 제공받을 수 있다.
제6 게이트 라인(161)의 양 측에, 제7 게이트 라인(162)과 제8 게이트 라인(163)이 배치될 수 있다.
제7 게이트 라인(162)은 제6 게이트 라인(161)으로부터 제1 방향(D1)으로 이격되고, 제2 방향(D2)으로 연장되어 배치될 수 있다. 제7 게이트 라인(162)은 제1 액티브 영역(ACT1)과 중첩되어 제5 PMOS 트랜지스터(MP5)를 형성할 수 있다. 제7 게이트 라인(162)은 제2 액티브 영역(ACT2)과는 중첩되지 않을 수 있다. 제7 게이트 라인(162)은 메탈(152)을 통해 제2 클럭 신호(132)를 제공받을 수 있다.
제8 게이트 라인(163)은 제6 게이트 라인(161)으로부터 제1 방향(D1)으로 이격되고, 제2 방향(D2)으로 연장되어 배치될 수 있다. 제8 게이트 라인(163)은 제2 액티브 영역(ACT2)과 중첩되어 제7 NMOS 트랜지스터(MN7)를 형성할 수 있다. 제8 게이트 라인(173)은 제1 액티브 영역(ACT1)과는 중첩되지 않을 수 있다. 제8 게이트 라인(173)은 메탈(153)을 통해 제2 클럭 신호(CKN)를 제공받을 수 있다.
앞서 도 4a의 마스터 래치(100)와 마찬가지로, 제1 클럭 신호(CK)가 인가되는 제6 게이트 라인(161)은 제2 클럭 신호(CKN)가 인가되는 제7 게이트 라인(162) 및 제8 게이트 라인(163)보다 제2 방향(D2)의 길이가 더 크다. 이로 인해 제6 게이트 라인(161)에 의해 형성되는 기생 커패시턴스의 크기는 제7 게이트 라인(162) 또는 제8 게이트 라인(163)에 의해 형성되는 기생 커패시턴스의 크기보다 작을 수 있다.
또한, 제6 게이트 라인(161)에 의해 보여지는 로딩 커패시턴스가, 제7 게이트 라인(162) 및 제8 게이트 라인(163)에 의해 보여지는 로딩 커패시턴스보다 작다는 것은 마스터 래치(100)에서 제1 게이트 라인(111)과 제2 게이트 라인(112), 제3 게이트 라인(113)의 관계와 유사하다.
따라서 슬레이브 래치(200)의 구성은 제1 클럭 신호(CK)의 입력단과 제2 클럭 신호(CKN)의 입력단 사이의 커패시턴스의 차이를 보상할 수 있다.
제7 게이트 라인(162)과 제1 방향(D1)으로 이격되어 제9 게이트 라인(164)이 배치될 수 있다. 제9 게이트 라인(164)은 제2 방향(D2)으로 길게 연장되고, 제1 액티브 영역(ACT1)과 중첩되어 제6 PMOS 트랜지스터(MP6)를 형성하고, 제2 액티브 영역(ACT2)과 중첩되어 제6 NMOS 트랜지스터(MN6)를 형성한다. 제6 PMOS 트랜지스터(MP6)은 메탈(145)을 통해 제1 파워 레일(101)과 접속된다. 제6 NMOS 트랜지스터(MN6)은 메탈(147)을 통해 제2 파워 레일(102)과 접속된다.
제8 게이트 라인(163)과 제1 방향(D1)으로 이격되어 제10 게이트 라인(165)이 배치될 수 있다. 제10 게이트 라인(165)은 제2 방향(D2)으로 길게 연장되고, 제1 액티브 영역(ACT1)과 중첩되어 제8 PMOS 트랜지스터(MP8)를 형성하고, 제2 액티브 영역(ACT2)과 중첩되어 제8 NMOS 트랜지스터(MN8)를 형성한다. 제8 PMOS 트랜지스터(MP8)은 메탈(146)을 통해 제1 파워 레일(101)과 접속될 수 있다. 제8 NMOS 트랜지스터(MN8)는 메탈(148)을 통해 제2 파워 레일(102)과 접속될 수 있다.
마스터 래치(100)와 슬레이브 래치(200)는 제1 방향(D1)으로 차례로 배치될 수 있다. 즉, 마스터 래치(100)와 슬레이브 래치(200)는 제1 파워 레일(101)과 제2 파워 레일(102)을 공유하며 제1 방향(D1)으로 인접하여 배치될 수 있다. 몇몇 실시예에서, 마스터 래치(100)와 슬레이브 래치(200) 사이에 다른 구성 요소가 추가적으로 배치될 수도 있다.
도 5a는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 마스터 래치(100)의 레이아웃도이고, 도 5b는 슬레이브 래치(200)의 레이아웃도이다. 앞서 설명한 실시예와 동일한 부분은 생략하고 차이점을 중심으로 설명한다.
도 5a 및 도 5b를 참조하면, 마스터 래치(100)와 슬레이브 래치(200)는 제1 영역(ACT1) 상에 형성되는 제1 핀 내지 제2 핀(F1, F2)과, 제2 영역(ACT2) 상에 형성되는 제3 핀 내지 제4 핀(F3, F4)을 더 포함할 수 있다.
제1 및 제2 핀(F1, F2)은 제1 액티브 영역(ACT1) 내에서 기판으로부터 돌출하여 제1 방향(D1)으로 연장될 수 있다. 제3 및 제4 핀(F3, F4)은 제2 액티브 영역(ACT2) 내에서 기판으로부터 돌출하여 제1 방향(D1)으로 연장될 수 있다.
도 5a 및 도 5b에서, 하나의 액티브 영역에 각각 2 개의 핀들이 형성되는 것이 도시되었으나 이는 예시적인 것으로, 본 발명이 이에 제한되지 않는다. 하나의 액티브 영역에 1 개 또는 2개 이상의 핀이 형성될 수 있음은 통상의 기술자에게 자명하다.
제1 내지 제8 NMOS 트랜지스터(MN1~MN8), 제1 내지 제8 PMOS 트랜지스터(MP1~MP8)는 제1 내지 제4 핀(F1~F4)을 포함하는 것에 의해 핀형 트랜지스터로 기능할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭의 회로도이다.
도 6을 참조하면, 멀티 비트(multi-bit) 마스터 슬레이브 플립 플롭의 회로도가 도시된다. 몇몇 실시예에서, 마스터 슬레이브 플립 플롭은 복수의 데이터 신호(D0, D1)를 저장하고, 제어 신호에 응답하여 출력할 수 있다.
마스터 슬레이브 플립 플롭은 스캔 회로(1300), 제1 마스터 래치 회로(100), 제1 슬레이브 래치 회로(200), 제2 마스터 래치 회로(1100), 제2 슬레이브 래치 회로(1200)를 포함할 수 있다.
스캔 회로(1300)는 인버터(1312), 제1 내지 제4 스캔 트라이 스테이트 인버터(1311, 1313, 1314, 1315)를 포함할 수 있다. 스캔 회로(1300)는 제1 및 제2 데이터 신호(D0, D1)와, 제1 및 제2 스캔 입력 신호(SI0, SI1), 스캔 인에이블 신호(SE)를 제공받을 수 있다. 스캔 회로(1300)는 제어 신호에 따라 제1 데이터 신호(D0)와 제1 스캔 입력 신호(SI0) 중 어느 하나를 노드(MA0)로 출력할 수 있다. 스캔 회로(1300)는 제어 신호에 따라 제2 데이터 신호(D1)와 제2 스캔 입력 신호(SI1) 중 어느 하나를 노드(MA1)로 출력할 수 있다.
스캔 회로(1300)는 동시에 2 개의 비트를 처리한다는 점을 제외하고, 앞서 도 2를 참조하여 설명한 스캔 회로(300)와 유사하게 동작할 수 있다. 즉, 스캔 회로(1300)는 스캔 인에이블 신호(SE)의 레벨에 따라 제1 데이터 신호(D0)와 제1 스캔 입력 신호(SI0)를 선택적으로 노드(MA0)에 출력하고, 제2 데이터 신호(D1)와 제2 스캔 입력 신호(SI1)를 선택적으로 노드(MA1)에 출력할 수 있다.
도 6에 도시된 스캔 회로(1300)의 구성은 예시적인 것으로, 본 발명이 이에 제한되지 않는다. 스캔 회로(1300)는 예를 들어, 복수의 전송 게이트(transmission gate) 또는 멀티 플렉서 등으로 구현될 수 있다.
제1 마스터 래치 회로(100)와 제1 슬레이브 래치 회로(200)는 제1 데이터 신호(D0)를 저장하고, 제어 신호에 의해 제1 출력 신호(Q0)로써 출력한다. 제2 마스터 래치 회로(100)와 제2 슬레이브 래치 회로(200)는 제2 데이터 신호(D1)를 저장하고, 제어 신호에 의해 제2 출력 신호(Q1)로써 출력한다. 제1 마스터 래치 회로(100), 제1 슬레이브 래치 회로(200), 제2 마스터 래치 회로(1100), 제2 슬레이브 래치 회로(1200)는 제1 클럭 신호(CK)와 제2 클럭 신호(CKN)을 공유할 수 있다.
제1 마스터 래치(100)와 제1 슬레이브 래치(200)의 구성 및 동작은 앞서 도 2를 이용하여 설명한 마스터 래치(100)와 슬레이브 래치(200)의 구성 및 동작과 동일하므로 자세한 설명은 생략한다.
제2 마스터 래치(1100)는 제3 입력 트라이 스테이트 인버터(14), 제3 마스터 래치 트라이 스테이트 인버터(15) 및 제4 인버터(16)를 포함할 수 있다.
제2 마스터 래치(1100)는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKN)에 기초하여 제1 데이터 신호(D0)가 아닌 제2 데이터 신호(D1)를 노드(SA1)로 출력하는 것을 제외하고, 제1 마스터 래치(100)의 동작 및 구성과 유사하므로, 제1 마스터 래치(100)의 구성 및 동작에 관한 설명으로 대신한다.
제2 슬레이브 래치(1200)는 제4 입력 트라이 스테이트 인버터(24), 제4 슬레이브 래치 트라이 스테이트 인버터(25) 및 제5 인버터(26)를 포함할 수 있다.
제2 슬레이브 래치(1200) 또한 제1 클럭 신호(CK) 및 제2 클럭 신호(CKN)에 기초하여 제1 데이터 신호(D0)가 아닌 제2 데이터 신호(D1)를 노드(SC1)로 출력하는 것을 제외하고 제1 슬레이브 래치(200)의 동작 및 구성과 유사하므로, 제1 슬레이브 래치(100)의 구성 및 동작에 관한 설명으로 대신한다.
본 실시예에 따른 마스터 슬레이브 플립 플롭 또한, 버퍼링 회로를 거치지 않고 출력 단자로부터 제1 클럭 신호(CK)를 직접 제공받는다. 제2 클럭 신호(CKN)는 제1 클럭 신호(CK)를 인버터(31)에 의해 반전된 신호의 형태로 제공될 수 있다.
도 7a 내지 도 7d는 도 2의 마스터 슬레이브 플립 플롭에 포함된 트라이 스테이트 인버터들의 회로도이다.
도 7a를 참조하면, 제3 입력 트라이 스테이트 인버터(14)는 제11 내지 제12 NMOS 트랜지스터(MN11, MN12), 제11 내지 제12 PMOS 트랜지스터(MP11, MP12)를 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 배치될 수 있다.
도 7b를 참조하면, 제3 마스터 래치 트라이 스테이트 인버터(15)는 제13 내지 제14 NMOS 트랜지스터(MN13, MN14), 제13 내지 제14 PMOS 트랜지스터(MP13, MP14)를 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 배치될 수 있다.
도 7c를 참조하면, 제4 입력 트라이 스테이트 인버터(24)는 제15 내지 제16 NMOS 트랜지스터(MN15, MN16), 제15 내지 제16 PMOS 트랜지스터(MP15, MP16)를 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 배치될 수 있다.
도 7d를 참조하면, 제4 슬레이브 래치 트라이 스테이트 인버터(25)는 제17 내지 제18 NMOS 트랜지스터(MN17, MN18), 제17 내지 제18 PMOS 트랜지스터(MP17, MP18)를 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 배치될 수 있다.
제3 내지 제4 입력 트라이 스테이트 인버터(14, 24), 제3 내지 제4 슬레이브 래치 트라이 인버터(15, 25)의 구성은, 각각 도 3a 내지 3d를 이용하여 설명한 제1 내지 제2 입력 트라이 스테이트 인버터(11, 21), 제3 내지 제4 슬레이브 래치 트라이 인버터(15, 25)의 구성과 각각 유사하므로 이에 관한 자세한 설명은 생략한다.
도 8a는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 제1 마스터 래치(100)와 제2 마스터 래치(1100)의 레이아웃도이고, 도 8b는 제1 슬레이브 래치(200)와 제2 슬레이브 래치(1200)의 레이아웃도이다. 설명의 간단함을 위해, 도 8a는 제1 클럭 신호(CK)와 제2 클럭 신호(CKN)를 제공받는 제1 및 제3 입력 트라이 스테이트 인버터(11, 14)와 제1 및 제3 마스터 래치 트라이 스테이트 인버터(12, 15)의 레이아웃만을 도시하였다. 도 8b는 제2 및 제4 입력 트라이 스테이트 인버터(21, 24)와 제2 및 제4 마스터 래치 트라이 스테이트 인버터(22, 25)의 레이아웃만을 도시하였다.
도 8a를 참조하면, 제1 마스터 래치(100)는 제1 파워 레일(101) 및 제2 파워 레일(102)에 사이에 배치되는 제1 내지 제4 NMOS 트랜지스터(MN1~MN4)와, 제1 내지 제4 PMOS 트랜지스터(MP1~MP4)를 포함할 수 있다. 제2 마스터 래치(1100)는 제2 파워 레일(102)과 제3 파워 레일(103) 사이에 배치되는 제11 내지 14 NMOS 트랜지스터(MN11~MN14)와, 제11 내지 제14 PMOS 트랜지스터(MP11~MP14)를 포함할 수 있다.
또한, 마스터 슬레이브 플립 플롭은 기판 상에 제1 방향(D1)으로 연장되고 제2 방향(D2)으로 이격된 제1 내지 제4 액티브 영역(ACT1~ACT4)을 포함할 수 있다. 몇몇 실시예에서, 제1 및 제4 액티브 영역(ACT1, ACT4은 P형 불순물 영역이고, 제2 및 제3 액티브 영역(ACT2, ACT3)은 N형 불순물 영역일 수 있다.
제1 마스터 래치(100)와 제2 마스터 래치(1100)는 제2 파워 레일(102)을 공유할 수 있다. 제1 마스터 래치(100)와 제2 마스터 래치(1100)는 제2 파워 레일(102)로부터 접지 전압(VSS)를 공급받을 수 있다.
제1 게이트 라인(111)은, 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 라인(111)은 제1 내지 제4 액티브 영역(ACT1~ACT4)에 중첩될 수 있다. 제1 게이트 라인(111)이 제1 PMOS 트랜지스터(MP1)와 제3 NMOS 트랜지스터(MN3)를 구성하는 것은 앞서 도 4a를 이용하여 설명한 실시예와 동일하다. 이에 더하여, 제1 게이트 라인(111)은 제3 액티브 영역(ACT3)과 중첩되어 제13 NMOS 트랜지스터(MN13)를 형성하고, 제4 액티브 영역(ACT4)과 중첩되어 제11 PMOS 트랜지스터(MP11)를 형성한다. 제1 게이트 라인(111)에는 메탈(131)에 의해 제1 클럭 신호(CK)가 인가된다.
제2 게이트 라인(112)은 제1 게이트 라인(111)으로부터 제1 방향(D1)으로 이격되고, 제2 방향(D2)으로 연장되어 배치될 수 있다. 제2 게이트 라인(112)은 제1 액티브 영역(ACT1)과 중첩되어 제3 PMOS 트랜지스터(MP3)를 형성할 수 있다.
제11 게이트 라인(212)은 제1 게이트 라인(111)으로부터 제1 방향(D1)으로 이격되고, 제2 방향(D2)으로 연장되어 배치될 수 있다. 제11 게이트 라인(212)은 제4 액티브 영역(ACT4)과 중첩되어 제1 PMOS 트랜지스터(MP13)를 형성할 수 있다. 제11 게이트 라인(212)과 제2 게이트 라인(112)은 제2 방향(D2)으로 정렬되어 배치될 수 있다.
제3 게이트 라인(113)은 제1 게이트 라인(111)으로부터 제1 방향(D1)으로 이격되고, 제2 방향(D2)으로 연장되어 배치될 수 있다. 제3 게이트 라인(113)은 제2 액티브 영역(ACT2)과 중첩되어 제1 NMOS 트랜지스터(MN1)를 형성하고, 제3 액티브 영역(ACT3)과 중첩되어 제11 NMOS 트랜지스터(MN11)를 형성할 수 있다. 제3 게이트 라인(113)은 제1 액티브 영역(ACT1) 및 제4 액티브 영역(ACT4)과는 중첩되지 않을 수 있다. 제3 게이트 라인(113)은 메탈(133, 233)을 통해 제2 클럭 신호(CKN)를 제공받을 수 있다.
앞서의 실시예에서 설명한 것과 유사하게, 제1 클럭 신호(CK)를 제공받는 제1 게이트 라인(111)의 제2 방향(D2)의 길이에 비하여, 제2 클럭 신호(CKN)를 제공받는 제2 게이트 라인(112), 제3 게이트 라인(113) 및 제11 게이트 라인(212)의 제2 방향(D2)의 길이가 작다. 이에 따라 제1 게이트 라인(111)에 의해 형성되는 기생 커패시턴스의 크기는 제2, 제3 및 제11 게이트 라인(112, 113, 212)에 의해 형성되는 기생 커패시턴스의 크기보다 작다.
제3 게이트 라인(113)과 제1 방향(D1)으로 이격되어 제13 게이트 라인(215)이 배치된다. 제13 게이트 라인(215)은 제3 액티브 영역(ACT3)과 중첩되어 제12 NMOS 트랜지스터(MN12)를 형성하고, 제4 액티브 영역(ACT4)과 중첩되어 제12 PMOS 트랜지스터(MP12)를 형성할 수 있다. 제13 게이트 라인(215)은 제5 게이트 라인(115)과 제2 방향(D2)으로 정렬되어 배치될 수 있다. 제12 NMOS 트랜지스터(MN12)는 메탈(243)을 통해 접지 전압(VSS 제공될 수 있으며, 제12 PMOS 트랜지스터(MP12)는 메탈(241)을 통해 전원 전압(VDD)이 제공될 수 있다.
제11 게이트 라인(212)과 제1 방향(D1)으로 이격되어 제12 게이트 라인(214)이 배치될 수 있다. 제 12 게이트 라인(214)은 제3 액티브 영역(ACT3)과 중첩되어 제14 NMOS 트랜지스터(MN14)를 형성하고, 제4 액티브 영역(ACT4)과 중첩되어 제14 PMOS 트랜지스터(MP14)를 형성할 수 있다. 제12 게이트 라인(214)은 제4 게이트 라인(114)과 제2 방향(D2)으로 정렬되어 배치될 수 있다. 제14 NMOS 트랜지스터(MN14)는 메탈(244)을 통해 접지 전압(VSS 제공될 수 있으며, 제14 PMOS 트랜지스터(MP14)는 메탈(242)을 통해 전원 전압(VDD)이 제공될 수 있다.
도 8a에 도시된 것과 같이, 제1 마스터 래치(100)와 제2 마스터 래치(1100)는 제2 방향(D2)으로 차례로 배치될 수 있다.
도 8b를 참조하면, 제1 슬레이브 래치(200)는 제1 파워 레일(101) 및 제2 파워 레일(102)에 사이에 배치되는 제5 내지 제8 NMOS 트랜지스터(MN5~MN8)와, 제5 내지 제8 PMOS 트랜지스터(MP5~MP8)를 포함할 수 있다. 제2 슬레이브 래치(1200)는 제2 파워 레일(102)과 제3 파워 레일(103) 사이에 배치되는 제15 내지 18 NMOS 트랜지스터(MN15~MN18)와, 제15 내지 제18 PMOS 트랜지스터(MP15~MP18)를 포함할 수 있다.
제6 게이트 라인(161)은 제2 방향(D2)으로 길게 연장되고, 제1 액티브 영역(ACT1) 내지 제4 액티브 영역(ACT4)과 각각 중첩될 수 있다. 제6 게이트 라인(161)이 제7 PMOS 트랜지스터(MP7)와 제5 NMOS 트랜지스터(MN5)을 구성하는 것은 앞서 도 4b를 이용하여 설명한 실시예와 동일하다. 이에 더하여, 제6 게이트 라인(161)은 제3 액티브 영역(ACT3)과 중첩되어 제15 NMOS 트랜지스터(MN15)를 형성하고, 제4 액티브 영역(ACT4)과 중첩되어 제17 PMOS 트랜지스터(MP15)를 형성한다. 제6 게이트 라인(161)에는 메탈(151)에 의해 제1 클럭 신호(151)가 인가된다.
제6 게이트 라인(161)의 양측에, 제7 게이트 라인(162), 제8 게이트 라인(163) 및 제15 게이트 라인(262)이 배치될 수 있다.
제8 게이트 라인(163)은 제6 게이트 라인(161)으로부터 제1 방향(D1)으로 이격되어, 제2 방향(D2)으로 연장될 수 있다. 제8 게이트 라인(163)은 제2 액티브 영역(ACT2)과 중첩되어 제7 NMOS 트랜지스터(MN7)를 형성하고, 제3 액티브 영역(ACT3)과 중첩되어 제17 NMOS 트랜지스터(MN17)를 형성할 수 있다.
제15 게이트 라인(262)은 제4 액티브 영역(ACT4)과 중첩되어 제15 PMOS 트랜지스터(MP15)를 형성할 수 있다. 제15 게이트 라인(262)은 제7 게이트 라인(162)과 제2 방향(D2)으로 정렬될 수 있다.
제15 게이트 라인(262)과 제1 방향(D1)으로 이격되어 제16 게이트 라인(264)이 배치될 수 있다. 제 16 게이트 라인(264)은 제3 액티브 영역(ACT3)과 중첩되어 제16 NMOS 트랜지스터(MN16)를 형성하고, 제4 액티브 영역(ACT4)과 중첩되어 제16 PMOS 트랜지스터(MP16)를 형성할 수 있다. 제16 게이트 라인(264)은 제9 게이트 라인(164)과 제2 방향(D2)으로 정렬되어 배치될 수 있다. 제16 NMOS 트랜지스터(MN16)는 메탈(245)을 통해 접지 전압(VSS 제공될 수 있으며, 제16 PMOS 트랜지스터(MP16)는 메탈(247)을 통해 전원 전압(VDD)이 제공될 수 있다.
제1 마스터 래치(100)와 제1 슬레이브 래치(200)는 제1 방향(D1)으로 차례로 배치될 수 있다. 즉, 마스터 래치(100)와 슬레이브 래치(200)는 제1 파워 레일(101)과 제2 파워 레일(102)을 공유하며 제1 방향(D1)으로 인접하여 배치될 수 있다. 몇몇 실시예에서, 마스터 래치(100)와 슬레이브 래치(200) 사이에 다른 구성 요소가 추가적으로 배치될 수도 있다.
제2 마스터 래치(1100)와 제2 슬레이브 래치(1200)는 제1 방향(D1)으로 차례로 배치될 수 있다. 즉, 제2 마스터 래치(1100)와 제2 슬레이브 래치(1200)는 제2 파워 레일(102)과 제3 파워 레일(103)을 공유하며 제1 방향(D1)으로 인접하여 배치될 수 있다. 몇몇 실시예에서, 제2 마스터 래치(1100)와 제2 슬레이브 래치(1200) 사이에 다른 구성 요소가 추가적으로 배치될 수도 있다.
도 9a 내지 도 9b는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 마스터 래치와 슬레이브 래치의 레이아웃도이다.
도 9a에 도시된 실시예에 따른 마스터 슬레이브 플립 플롭은, 제2 게이트 라인(112)의 형태가 앞서 설명한 실시예의 경우와 다를 수 있다. 제2 게이트 라인(112)은 제2 방향(D2)으로 길게 연장되어, 제1 내지 제4 액티브 영역(ACT1~ACT4)과 모두 중첩될 수 있다.
이 때, 제2 게이트 라인(112)이 제2 액티브 영역(ACT2)과 중첩되어 새로운 트랜지스터가 형성될 수 있다. 따라서, 제3 NMOS 트랜지스터(MN3)와 제4 NMOS 트랜지스터(MN4)이 공유하는 노드(MD0)가 제2 게이트 라인(112)에 의해 나누어질 수 있다. 다만 제2 게이트 라인(112)에 의해 나누어진 상기 노드(MD0)의 전위가 서로 달라지는 것은 바람직하지 않으므로, 메탈(71)을 통해 제2 게이트 라인(112) 양측의 제2 액티브 영역(ACT2)을 쇼트시킬 수 있다.
제2 게이트 라인(112)이 제3 액티브 영역(ACT3)과 중첩되어 새로운 트랜지스터가 형성될 수 있다. 따라서, 제13 NMOS 트랜지스터(MN13)와 제14 NMOS 트랜지스터(MN14)이 공유하는 노드(MD1)가 제2 게이트 라인(112)에 의해 나누어질 수 있다. 다만 제2 게이트 라인(112)에 의해 나누어진 상기 노드(MD1)의 전위가 서로 달라지는 것은 바람직하지 않으므로, 메탈(171)을 통해 제2 게이트 라인(112) 양측의 제3 액티브 영역(ACT3)을 쇼트시킬 수 있다.
도 9b를 참조하면, 제7 게이트 라인(162)이 제1 내지 제4 액티브 영역(ACT1~ACT4)과 모두 중첩되도록 제2 방향(D2)으로 연장될 수 있다.
이 때, 제7 게이트 라인(162)이 제2 액티브 영역(ACT2)과 중첩되어 새로운 트랜지스터가 형성될 수 있다. 따라서, 제5 NMOS 트랜지스터(MN5)와 제6 NMOS 트랜지스터(MN6)이 공유하는 노드(MD2)가 제2 게이트 라인(112)에 의해 나누어질 수 있다. 다만 제7 게이트 라인(162)에 의해 나누어진 상기 노드(MD2)의 전위가 서로 달라지는 것은 바람직하지 않으므로, 메탈(72)을 통해 제7 게이트 라인(162) 양측의 제2 액티브 영역(ACT2)을 쇼트시킬 수 있다.
제7 게이트 라인(162)이 제3 액티브 영역(ACT3)과 중첩되어 새로운 트랜지스터가 형성될 수 있다. 따라서, 제15 NMOS 트랜지스터(MN15)와 제16 NMOS 트랜지스터(MN16)이 공유하는 노드(MD3)가 제7 게이트 라인(162)에 의해 나누어질 수 있다. 다만 제7 게이트 라인(162)에 의해 나누어진 상기 노드(MD3)의 전위가 서로 달라지는 것은 바람직하지 않으므로, 메탈(172)을 통해 제7 게이트 라인(162) 양측의 제3 액티브 영역(ACT3)을 쇼트시킬 수 있다.
도 10a 내지 도 10b는 본 발명의 몇몇 실시예에 따른 마스터 슬레이브 플립 플롭에 포함된 마스터 래치와 슬레이브 래치의 레이아웃도이다.
도 10a을 참조하면, 제2 게이트 라인(112)은 제2 액티브 영역(ACT2) 및 3 액티브 영역(ACT3)과 중첩되지 않을 수 있다. 즉, 제2 액티브 영역(ACT2)은 소자 분리막(181)에 의해 제1 서브 액티브 영역(ACT2-1)과 제2 서브 액티브 영역(ACT2-2)로 나누어질 수 있다. 따라서 앞서 설명한 실시예와는 달리 제2 게이트 라인(112)은 제2 액티브 영역(ACT2)과 중첩되지 않고, 상기 중첩에 의해 형성되는 트랜지스터 또한 존재하지 않을 수 있다.
제3 액티브 영역(ACT3) 또한 소자 분리막(181)에 의해 제3 서브 액티브 영역(ACT3-1)과 제4 서브 액티브 영역(ACT3-2)로 나누어질 수 있다. 따라서 제2 게이트 라인(112)은 제3 액티브 영역(ACT3)과 중첩되지 않고, 상기 중첩에 의해 형성되는 트랜지스터 또한 존재하지 않을 수 있다.
도 10b를 참조하면, 제7 게이트 라인(162)은 제2 액티브 영역(ACT2) 및 제3 액티브 영역(ACT3)과 중첩되지 않을 수 있다. 즉, 제2 액티브 영역(ACT2)은 소자 분리막(182)에 의해 제5 서브 액티브 영역(ACT2-3)과 제6 서브 액티브 영역(ACT2-4)로 나누어질 수 있다. 따라서 앞서 설명한 실시예와는 달리 제7 게이트 라인(162)은 제2 액티브 영역(ACT2)과 중첩되지 않고, 상기 중첩에 의해 형성되는 트랜지스터 또한 존재하지 않을 수 있다.
제3 액티브 영역(ACT3) 또한 소자 분리막(182)에 의해 제7 서브 액티브 영역(ACT3-3)과 제8 서브 액티브 영역(ACT3-4)로 나누어질 수 있다. 따라서 제7 게이트 라인(162)은 제3 액티브 영역(ACT3)과 중첩되지 않고, 상기 중첩에 의해 형성되는 트랜지스터 또한 존재하지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 1100: 마스터 래치 200, 1200: 슬레이브 래치
300, 1300: 스캔 회로

Claims (10)

  1. 기판 상에 제1 방향으로 차례로 배치되는 마스터 래치와 슬레이브 래치를 포함하는 마스터 슬레이브 플립 플롭으로,
    상기 마스터 래치는,
    제1 클럭 신호에 의해 각각 게이팅되는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터와,
    상기 제1 클럭 신호가 반전된 제2 클럭 신호에 의해 각각 게이팅되는 제3 NMOS 트랜지스터와 제3 PMOS 트랜지스터를 포함하되,
    상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 라인을 공유하고,
    상기 제1 NMOS 트랜지스터와 상기 제3 NMOS 트랜지스터는 드레인 영역을 공유하고,
    상기 제1 PMOS 트랜지스터와 상기 제3 PMOS 트랜지스터는 드레인 영역을 공유하고,
    상기 슬레이브 래치는,
    상기 제1 클럭 신호에 의해 게이팅되는 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터와,
    상기 제2 클럭 신호에 의해 각각 게이팅되는 제4 NMOS 트랜지스터와 제4 PMOS 트랜지스터를 포함하되,
    상기 제2 NMOS 트랜지스터와 상기 제2 PMOS 트랜지스터는 상기 제2 방향으로 연장되는 제2 게이트 라인을 공유하고,
    상기 제2 NMOS 트랜지스터와 상기 제4 NMOS 트랜지스터는 드레인 영역을 공유하고,
    상기 제2 PMOS 트랜지스터와 상기 제4 PMOS 트랜지스터는 드레인 영역을 공유하고,
    상기 제1 게이트 라인과 상기 제2 게이트 라인은 전기적으로 연결되는, 마스터 슬레이브 플립 플롭.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제3 PMOS 트랜지스터는 상기 제2 방향으로 연장되는 제3 게이트 라인을 포함하고,
    상기 제3 NMOS 트랜지스터는 상기 제2 방향으로 연장되는 제4 게이트 라인을 포함하는 마스터 슬레이브 플립 플롭.
  4. 제 3항에 있어서,
    상기 제3 게이트 라인은 상기 제1 게이트 라인의 일측에 배치되고, 상기 제4 게이트 라인은 상기 제1 게이트 라인의 타측에 배치되는 마스터 슬레이브 플립 플롭.
  5. 제 1항에 있어서,
    인버터를 더 포함하되,
    상기 제1 클럭 신호는 상기 인버터를 거치지 않고 클럭 신호 터미널로부터 직접 입력되고,
    상기 인버터는 상기 제1 클럭 신호를 반전하여 상기 제2 클럭 신호를 출력하는 마스터 슬레이브 플립 플롭.
  6. 제1 클럭 신호 및 상기 제1 클럭 신호가 반전된 제2 클럭 신호를 공유하고, 서로 다른 데이터 신호를 처리하는 제1 마스터 슬레이브 회로 및 제2 마스터 슬레이브 회로를 포함하되,
    상기 제1 마스터 슬레이브 회로는, 기판 상에 제1 방향으로 차례로 배치되는 제1 마스터 래치와 제1 슬레이브 래치를 포함하고,
    상기 제2 마스터 슬레이브 회로는, 상기 기판 상에 상기 제1 방향으로 차례로 배치되는 제2 마스터 래치와 제2 슬레이브 래치를 포함하고,
    상기 제1 마스터 래치는, 상기 제1 클럭 신호에 의해 각각 게이팅되는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 포함하되, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터는 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 클럭 신호를 제공받는 제1 게이트 라인을 공유하고,
    상기 제2 마스터 래치는, 상기 제1 게이트 라인을 공유하여 상기 제1 클럭 신호에 의해 각각 게이팅되는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 슬레이브 래치는, 상기 제1 클럭 신호에 의해 각각 게이팅되는 제3 NMOS 트랜지스터와 제3 PMOS 트랜지스터를 포함하되, 상기 제3 NMOS 트랜지스터와 상기 제3 PMOS 트랜지스터는 상기 제2 방향으로 연장되고 상기 제1 클럭 신호를 제공받는 제2 게이트 라인을 공유하고,
    상기 제2 슬레이브 래치는, 상기 제2 게이트 라인을 공유하여 상기 제1 클럭 신호에 의해 각각 게이팅되는 제4 PMOS 트랜지스터와 제4 NMOS 트랜지스터를 포함하는 마스터 슬레이브 플립 플롭.
  7. 제 6항에 있어서,
    상기 제1 마스터 래치와 상기 제2 마스터 래치는 상기 제1 방향으로 나란하게 배치되는 마스터 슬레이브 플립 플롭.
  8. 제 6항에 있어서,
    상기 제1 마스터 래치는, 상기 제1 게이트 라인의 일측에서 상기 제2 방향으로 연장되는 제4 게이트 라인을 포함하는 제7 NMOS 트랜지스터를 포함하고,
    상기 제2 마스터 래치는, 상기 제4 게이트 라인을 공유하는 제8 NMOS 트랜지스터를 포함하고, 상기 제7 NMOS 트랜지스터와 상기 제8 NMOS 트랜지스터는 상기 제2 방향으로 정렬되는, 마스터 슬레이브 플립 플롭.
  9. 제1 방향으로 각각 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 액티브 영역과 제2 액티브 영역이 정의된 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 나란히 배치되고, 제1 파워 레일과 제2 파워 레일을 공유하는 마스터 래치와 슬레이브 래치를 포함하는 마스터 슬레이브 플립 플롭으로,
    상기 마스터 래치는,
    상기 제2 방향으로 연장되는 제1 게이트 라인,
    상기 제1 게이트 라인이 상기 제1 액티브 영역과 중첩되어 형성되는 제1 트랜지스터와, 상기 제1 게이트 라인이 상기 제2 액티브 영역과 중첩되어 형성되는 제2 트랜지스터,
    상기 제1 게이트 라인의 일측에 상기 제2 방향으로 연장되고, 상기 제1 액티브 영역과 중첩되어 제5 트랜지스터를 형성하고, 상기 제2 액티브 영역과 중첩되지 않는 제3 게이트 라인,
    상기 제1 게이트 라인의 타측에 상기 제2 방향으로 연장되고, 상기 제2 액티브 영역과 중첩되어 제6 트랜지스터를 형성하고, 상기 제1 액티브 영역과 중첩되지 않는 제4 게이트 라인을 포함하되,
    상기 제1 게이트 라인에는 제1 클럭 신호가 제공되고,
    상기 슬레이브 래치는,
    상기 제2 방향으로 연장되는 제2 게이트 라인,
    상기 제2 게이트 라인이 상기 제1 액티브 영역과 중첩되어 형성되는 제3 트랜지스터와, 상기 제2 게이트 라인이 상기 제2 액티브 영역과 중첩되어 형성되는 제4 트랜지스터를 포함하되 상기 제2 게이트 라인에는 상기 제1 클럭 신호가 제공되는 마스터 슬레이브 플립 플롭.
  10. 삭제
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