TWI812821B - 半導體電路及半導體電路佈局系統 - Google Patents

Abstract

本發明提供一種半導體電路及一種半導體電路佈局系統。所述半導體電路包括時脈反相器，所述時脈反相器對時脈訊號進行反相並輸出反相時脈訊號，其中所述時脈反相器佈局於第二主閂鎖主電路與第二從閂鎖主電路之間，所述第二主閂鎖主電路被配置成分別基於所述時脈訊號及所述反相時脈訊號對第一節點的訊號及第四節點的訊號進行閂鎖，所述第二從閂鎖主電路被配置成分別基於所述時脈訊號及所述反相時脈訊號對第二節點的訊號及第五節點的訊號進行閂鎖。

Description

半導體電路及半導體電路佈局系統

本揭露的示例性實施例是有關於一種半導體電路及/或一種半導體電路佈局系統。

可減小行動裝置中常常使用的積體電路（integrated circuit，IC）（例如系統晶片（system-on-chip，SoC））的面積以提高行動裝置的生產率。此外，可能期望降低IC的功耗。

為降低IC的功耗，在一或多個示例性實施例中，可藉由設計半導體電路（例如，標準胞元）的佈局來降低IC中所包括的正反器的功耗，進而降低（或作為另一選擇，最小化）與正反器相關聯的時脈的功耗。

本揭露的示例性實施例提供一種半導體電路及/或一種半導體電路佈局系統來降低（或作為另一選擇，最小化）由正反器的時脈消耗的功率。

根據本揭露的示例性實施例，提供一種半導體電路，所述半導體電路包括：多個主閂鎖主電路，包括第一主閂鎖主電路及第二主閂鎖主電路，所述第一主閂鎖主電路及所述第二主閂鎖主電路被配置成分別基於時脈訊號及反相時脈訊號對第一節點的訊號及第四節點的訊號進行閂鎖，且將所述第一節點的經閂鎖的所述訊號及所述第四節點的經閂鎖的所述訊號分別傳送至第二節點及第五節點；多個主閂鎖輔助電路，包括第一主閂鎖輔助電路及第二主閂鎖輔助電路，所述第一主閂鎖輔助電路及所述第二主閂鎖輔助電路被配置成將所述第二節點的訊號及所述第五節點的訊號分別回饋至所述第一主閂鎖主電路及所述第二主閂鎖主電路；多個從閂鎖主電路，包括第一從閂鎖主電路及第二從閂鎖主電路，所述第一從閂鎖主電路及所述第二從閂鎖主電路被配置成分別基於所述時脈訊號及所述反相時脈訊號對所述第二節點的訊號及所述第五節點的訊號進行閂鎖，且將所述第二節點的經閂鎖的所述訊號及所述第五節點的經閂鎖的所述訊號分別傳送至第三節點及第六節點；多個從閂鎖輔助電路，包括第一從閂鎖輔助電路及第二從閂鎖輔助電路，所述第一從閂鎖輔助電路及所述第二從閂鎖輔助電路被配置成將所述第三節點的訊號及所述第六節點的訊號分別回饋至所述第一從閂鎖主電路及所述第二從閂鎖主電路；以及時脈反相器，被配置成對所述時脈訊號進行反相以產生所述反相時脈訊號，所述時脈反相器位於所述第二主閂鎖主電路與所述第二從閂鎖主電路之間。

根據本揭露的另一示例性實施例，提供一種半導體電路，所述半導體電路包括：掃描賦能反相器，被配置成對掃描賦能訊號進行反相以產生反相掃描賦能訊號；第一多工器，被配置成基於所述掃描賦能訊號選擇第一位元資料或第一掃描輸入訊號，且將所述第一位元資料或所述第一掃描輸入訊號中所選擇的一者輸出至第一節點；第二多工器，被配置成基於所述掃描賦能訊號選擇第二位元資料或第二掃描輸入訊號中所選擇的一者，且將所述第二位元資料或所述第二掃描輸入訊號中所述所選擇的一者輸出至第四節點；多個主閂鎖電路，包括第一主閂鎖電路及第二主閂鎖電路，所述第一主閂鎖電路及所述第二主閂鎖電路被配置成分別基於時脈訊號及反相時脈訊號對所述第一節點的訊號及所述第四節點的訊號進行閂鎖，且將所述第一節點的經閂鎖的所述訊號及所述第四節點的經閂鎖的所述訊號分別傳送至第二節點及第五節點；多個從閂鎖電路，包括第一從閂鎖電路及第二從閂鎖電路，所述第一從閂鎖電路及所述第二從閂鎖電路被配置成分別基於所述時脈訊號及所述反相時脈訊號對所述第二節點的訊號及所述第五節點的訊號進行閂鎖，且將所述第二節點的經閂鎖的所述訊號及所述第五節點的經閂鎖的所述訊號分別傳送至第三節點及第六節點；以及時脈反相器，被配置成對所述時脈訊號進行反相以產生所述反相時脈訊號，所述時脈反相器位於所述第二多工器與所述第二主閂鎖電路之間。

根據本揭露的再一示例性實施例，提供一種半導體電路佈局系統，所述半導體電路佈局系統包括：儲存裝置，被配置成儲存標準胞元設計；以及處理電路系統，被配置成對所述標準胞元設計進行佈局以產生佈局，使得所述佈局包括：多個主閂鎖主電路，包括第一主閂鎖主電路及第二主閂鎖主電路，所述第一主閂鎖主電路及所述第二主閂鎖主電路被配置成分別基於時脈訊號及反相時脈訊號對第一節點的訊號及第四節點的訊號進行閂鎖，且將所述第一節點的經閂鎖的所述訊號及所述第四節點的經閂鎖的所述訊號分別傳送至第二節點及第五節點；多個主閂鎖輔助電路，包括第一主閂鎖輔助電路及第二主閂鎖輔助電路，所述第一主閂鎖輔助電路及所述第二主閂鎖輔助電路被配置成將所述第二節點的訊號及所述第五節點的訊號分別回饋至所述第一主閂鎖主電路及所述第二主閂鎖主電路；多個從閂鎖主電路，包括第一從閂鎖主電路及第二從閂鎖主電路，所述第一從閂鎖主電路及所述第二從閂鎖主電路被配置成分別基於所述時脈訊號及所述反相時脈訊號對所述第二節點的訊號及所述第五節點的訊號進行閂鎖，且將所述第二節點的經閂鎖的所述訊號及所述第五節點的經閂鎖的所述訊號分別傳送至第三節點及第六節點；多個從閂鎖輔助電路，包括第一從閂鎖輔助電路及第二從閂鎖輔助電路，所述第一從閂鎖輔助電路及所述第二從閂鎖輔助電路被配置成將所述第三節點的訊號及所述第六節點的訊號分別回饋至所述第一從閂鎖主電路及所述第二從閂鎖主電路；以及時脈反相器，被配置成對所述時脈訊號進行反相以產生所述反相時脈訊號，其中所述處理電路系統被配置成將所述時脈反相器佈局成使得所述時脈反相器位於所述第二主閂鎖主電路與所述第二從閂鎖主電路之間。

然而，本揭露的示例性實施例並非受限於本文所述者。藉由參照以下給出的本揭露的詳細說明，本揭露的以上及其他態樣對於本揭露所屬技術中具有通常知識者而言將變得更顯而易見。

在下文中，將參照附圖闡述本揭露的各種示例性實施例。

圖1是用於闡釋根據本揭露示例性實施例的半導體電路佈局系統的方塊圖。

參照圖1，根據本揭露示例性實施例的半導體電路的佈局系統100可對半導體電路實行佈局。

佈局系統100可包括處理器110、記憶體120、儲存器130、佈局模組140、輸入裝置150及輸出裝置160。此外，處理器110、記憶體120、儲存器130、佈局模組140、輸入裝置150及輸出裝置160可經由匯流排170進行電性連接，且可與彼此交換資料。然而，本揭露的範圍並非僅限於此，且端視具體實施方式目的而定，佈局系統100可被實施成省略處理器110、記憶體120、儲存器130、佈局模組140、輸入裝置150及輸出裝置160中的一或多者，或者可被實施成更包括圖1中未示出的裝置（例如，顯示裝置）。

佈局模組140可對本文所述半導體電路實行佈局。佈局模組140可以軟體、硬體或軟體與硬體的組合來實施。當以軟體實施時，佈局模組140可包括用於對本文所述半導體電路實行佈局的一或多個指令。另一方面，當以硬體實施時，佈局模組140可包括例如用於對本文所述半導體電路實行佈局的一或多個可程式化電子電路。另一方面，佈局模組140的一部分可以軟體實施，且佈局模組140的另一部分可以硬體實施。

佈局模組140可使用處理器110根據所定義的要求（例如，設計規則）來佈局一或多個標準胞元設計。標準胞元設計可儲存於儲存器130中。以下將結合圖6至圖16闡述由佈局模組140實行的對半導體電路的佈局。

處理器110控制佈局系統100的整體操作。具體而言，處理器110可控制或執行佈局模組140以對本文所述半導體電路實行佈局。在本揭露的一些示例性實施例中，處理器110可由中央處理單元（central processing unit，CPU）、圖形處理單元（graphic processing unit，GPU）等來實施，但是本揭露的範圍並非僅限於此。

舉例而言，在一些示例性實施例中，處理器110可使用處理電路系統（例如包括邏輯電路的硬體）、硬體/軟體組合（例如執行軟體的處理器）或其組合來實施。舉例而言，處理電路系統可包括但不限於中央處理單元（CPU）、算術邏輯單元（arithmetic logic unit，ALU）、數位訊號處理器、微電腦、現場可程式化閘陣列（field programmable gate array，FPGA）、系統晶片（SoC）、可程式化邏輯單元、微處理器或應用專用積體電路（application-specific integrated circuit，ASIC）等。

如以下更詳細地論述，處理器110可被配置成用於實行佈局模組140的操作的專用處理器以使得實行佈局模組140的功能的處理器110在半導體電路中在主閂鎖主電路與從閂鎖主電路之間佈局時脈反相器。因此，實行佈局模組140的操作的處理器110可藉由降低由時脈反相器消耗的功率的量來改善半導體電路的功能。

記憶體120提供能夠儲存佈局模組140對本文所述半導體電路實行佈局所使用的指令、程式代碼、資料等的空間。在本揭露的一些示例性實施例中，記憶體120可在揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM）及靜態隨機存取記憶體（static random access memory，SRAM））中實施，但是本揭露的範圍並非僅限於此，且記憶體120可在非揮發性記憶體（例如快閃記憶體）中實施。

當佈局模組140的全部或部分由軟體實施時，儲存器130可儲存指令或程式代碼、可儲存佈局模組140對本文所述半導體電路執行佈局所需的資料、或者可儲存例如約束條件（例如設計規則）、關於在半導體電路的佈局中使用的各種元件的資料以及佈局相關資料（例如標準胞元資料）。在本揭露的一些示例性實施例中，儲存器130可由固態驅動器（solid state drive，SSD）、硬碟驅動器（hard disk drive，HDD）等來實施。然而，本揭露的範圍並非僅限於此，且儲存器130可由任何非暫態電腦可讀取媒體來實施。

佈局系統100可使用輸入裝置150自使用者或在佈局系統100內部/外部實施的其他裝置接收佈局相關資料，且可使用輸出裝置160向使用者或在佈局系統100內部/外部實施的其他裝置傳送佈局相關資料、所儲存資料、結果資料等。

圖2至圖5是用於闡釋根據本揭露示例性實施例的半導體電路的電路圖。

參照圖2，根據本揭露示例性實施例的半導體電路1可包括輸入選擇電路5、10a及10b、主閂鎖主電路20a及20b、主閂鎖輔助電路30a及30b、從閂鎖主電路40a及40b、從閂鎖輔助電路50a及50b、輸出驅動器60a及60b以及時脈反相器70。

應注意，儘管圖2示出包括輸入選擇電路5、10a及10b、主閂鎖器20a、20b、30a及30b、從閂鎖器40a、40b、50a及50b、輸出驅動器60a及60b以及時脈反相器70中的所有者的多位元掃描正反器，但是本揭露的範圍並非僅限於此。具體而言，本揭露的半導體電路可包括相較於圖6省略了輸入選擇電路5、10a及10b的簡單的多位元正反器或者相較於圖6省略了輸入選擇電路5、10a及10b以及主閂鎖器20a、20b、30a及30b的簡單的多位元閂鎖器。

輸入選擇電路5、10a及10b接收用於半導體電路的掃描操作的資料D0及D1或掃描輸入訊號SI0及SI1，並將資料D0及D1或掃描輸入訊號SI0及SI1中的一者提供至節點N0及N1。具體而言，輸入選擇電路5、10a及10b包括掃描賦能反相器5及多工器10a及10b。

多工器10a根據自掃描賦能反相器5提供的反相掃描賦能訊號SEN的值選擇第一位元資料D0及第一掃描輸入訊號SI0中的一者，並將所述所選擇的一者提供至節點N0。為此，多工器10a可包括三態反相器11a及13a。此處，當掃描賦能訊號SE為邏輯高且反相掃描賦能訊號SEN為邏輯低時，三態反相器11a對第一掃描輸入訊號SI0進行反相並將其輸出至節點N。另一方面，當掃描賦能訊號SE為邏輯低且反相掃描賦能訊號SEN為邏輯高時，三態反相器13a對第一位元資料D0進行反相並將其輸出至節點N0。

此外，多工器10b根據自掃描賦能反相器5提供的反相掃描賦能訊號SEN的值選擇第二位元資料D1及第二掃描輸入訊號SI1中的一者，並將所述所選擇的一者提供至節點N1。為此，多工器10b可包括三態反相器11b及13b。此處，當掃描賦能訊號SE為邏輯高且反相掃描賦能訊號SEN為邏輯低時，三態反相器11b對第二掃描輸入訊號SI1進行反相並將其輸出至節點N1。另一方面，當掃描賦能訊號SE為邏輯低且反相掃描賦能訊號SEN為邏輯高時，三態反相器13b對第二位元資料D1進行反相並將其輸出至節點N1。

另一方面，時脈反相器70接收時脈訊號CK，並輸出藉由對時脈訊號CK進行反相獲得的反相時脈訊號CKN。時脈訊號CK及反相時脈訊號CKN被提供至主閂鎖主電路20a及20b以及從閂鎖主電路40a及40b。

主閂鎖主電路20a基於時脈訊號CK及反相時脈訊號CKN對節點N0的訊號進行閂鎖，並將所述訊號傳送至節點SA0。為此，主閂鎖主電路20a可包括三態反相器21a及23a。此處，當時脈訊號CK為邏輯低且反相時脈訊號CKN為邏輯高時，三態反相器21a對節點N0的訊號進行反相並將所述訊號輸出至節點SA0。與此不同，當時脈訊號CK為邏輯高且反相時脈訊號CKN為邏輯低時，三態反相器21a可將節點SA0自節點N0斷開連接。

另一方面，主閂鎖輔助電路30a經由節點SA0接收主閂鎖主電路20a的輸出訊號，並將其輸出訊號回饋至主閂鎖主電路20a。具體而言，主閂鎖輔助電路30a的回饋反相器31a再次對施加至節點SA0的三態反相器21a的輸出訊號進行反相，進而將欲輸出至節點SD0的訊號回饋至主閂鎖主電路20a。此外，當時脈訊號CK為邏輯高且反相時脈訊號CKN為邏輯低（即，節點SA0自節點N0斷開連接）時，三態反相器23a對自主閂鎖輔助電路30a提供的訊號進行反相，並將所述訊號輸出至節點SA0。因此，在時脈訊號CK為邏輯高的部分中，來自節點N0的被三態反相器21a閂鎖的訊號維持於相同的值。

此外，主閂鎖主電路20b基於時脈訊號CK及反相時脈訊號CKN對節點N1的訊號進行閂鎖，並將所述訊號傳送至節點SA1。為此，主閂鎖主電路20b可包括三態反相器21b及23b。此處，當時脈訊號CK為邏輯低且反相時脈訊號CKN為邏輯高時，三態反相器21b對節點N1的訊號進行反相並將其輸出至節點SA1。與此不同，當時脈訊號CK為邏輯高且反相時脈訊號CKN為邏輯低時，三態反相器21b可將節點SA1自節點N1斷開連接。

另一方面，主閂鎖輔助電路30b經由節點SA1接收主閂鎖主電路20b的輸出訊號，並將其輸出訊號回饋至主閂鎖主電路20b。具體而言，主閂鎖輔助電路30b的回饋反相器31b再次對施加至節點SA1的三態反相器21b的輸出訊號進行反相，進而將欲輸出至節點SD1的訊號回饋至主閂鎖主電路20b。此外，當時脈訊號CK為邏輯高且反相時脈訊號CKN為邏輯低（即，節點SA1自節點N1斷開連接）時，三態反相器23a對自主閂鎖輔助電路30b提供的訊號進行反相，並將所述訊號輸出至節點SA1。因此，在時脈訊號CK為邏輯高的部分中，來自節點N1的被三態反相器21b閂鎖的訊號維持於相同的值。

接下來，從閂鎖主電路40a基於時脈訊號CK及反相時脈訊號CKN對節點SA0的訊號進行閂鎖，並將所述訊號傳送至節點SC0。為此，從閂鎖主電路40a可包括三態反相器41a及43a。此處，當時脈訊號CK為邏輯高且反相時脈訊號CKN為邏輯低時，三態反相器41a對節點SA0的訊號進行反相並將所述訊號輸出至節點SC0。與此不同，當時脈訊號CK為邏輯低且反相時脈訊號CKN為邏輯高時，三態反相器41a可將節點SC0自節點SA0斷開連接。

另一方面，從閂鎖輔助電路50a經由節點SC0接收從閂鎖主電路40a的輸出訊號，並將其輸出訊號回饋至從閂鎖主電路40a。具體而言，從閂鎖輔助電路50a再次對提供至節點SC0的三態反相器41a的輸出訊號進行反相，進而將欲輸出至節點SB0的訊號回饋至從閂鎖主電路40a。此外，當時脈訊號CK為邏輯低且反相時脈訊號CKN為邏輯高（即，節點SC0自節點SA0斷開連接）時，三態反相器43a對自從閂鎖輔助電路50a提供的訊號進行反相，並將所述訊號輸出至節點SC0。因此在時脈訊號CK為邏輯低的部分中，來自節點SA0的被三態反相器41a閂鎖的訊號維持於相同的值。

此外，從閂鎖主電路40b基於時脈訊號CK及反相時脈訊號CKN對節點SA1的訊號進行閂鎖，並將所述訊號傳送至節點SC1。為此，從閂鎖主電路40b可包括三態反相器41b及43b。此處，當時脈訊號CK為邏輯高且反相時脈訊號CKN為邏輯低時，三態反相器41b對節點SA1的訊號進行反相，並將所述訊號輸出至節點SC1。與此不同，當時脈訊號CK為邏輯低且反相時脈訊號CKN為邏輯高時，三態反相器41b可將節點SC1自節點SA1斷開連接。

另一方面，從閂鎖輔助電路50b經由節點SC1接收從閂鎖主電路40b的輸出訊號，並將其輸出訊號回饋至從閂鎖主電路40b。具體而言，從閂鎖輔助電路50b再次對提供至節點SC1的三態反相器41b的輸出訊號進行反相，進而將欲輸出至節點SB1的訊號回饋至從閂鎖主電路40b。此外，當時脈訊號CK為邏輯低且反相時脈訊號CKN為邏輯高（即，節點SC1自節點SA1斷開連接）時，三態反相器43b對自從閂鎖輔助電路50b提供的訊號進行反相，並將所述訊號輸出至節點SC1。因此，在時脈訊號CK為邏輯低的部分中，來自節點SA1的由三態反相器41b閂鎖的訊號維持於相同的值。

輸出驅動器60a經由節點SC0接收從閂鎖主電路40a的輸出訊號，並將輸出訊號作為資料Q0輸出至外部。此外，輸出驅動器60b經由節點SC1接收從閂鎖主電路40b的輸出訊號，並將輸出訊號作為資料Q1輸出至外部。

隨後，參照圖3，根據本揭露示例性實施例的半導體電路2可具有重設功能。

為此，主閂鎖主電路20a及20b可包括電晶體25a及25b，電晶體25a及25b被重設訊號R閘控以分別向三態反相器23a及23b提供電源電壓VDD。此外，主閂鎖輔助電路30a及30b可包括電晶體33a及33b，電晶體33a及33b被重設訊號R閘控以分別向節點SA0及SA1提供接地電壓VSS。從閂鎖輔助電路50a及50b可包括邏輯閘，所述邏輯閘分別接收重設訊號R及節點SC0及SC1的訊號作為輸入。

接下來，參照圖4，根據本揭露示例性實施例的半導體電路3的時脈反相器70可包括彼此串聯連接的時脈反相器71與73。

接下來，參照圖5，根據本揭露實施例的半導體電路4的時脈反相器70可包括彼此並聯連接的時脈反相器71與73。

在半導體電路1、2、3及4中，主閂鎖主電路20a及20b以及從閂鎖主電路40a及40b具有時脈訊號CK及反相時脈訊號CKN作為輸入。此外，輸入選擇電路5、10a及10b、主閂鎖輔助電路30a及30b、從閂鎖輔助電路50a及50b以及輸出驅動器60a及60b可不接收時脈訊號CK及反相時脈訊號CKN作為輸入。

如下所述，示例性實施例揭露了藉由相對於主閂鎖主電路20a及20b以及從閂鎖主電路40a及40b在半導體電路1、2、3、4的佈局中設定時脈反相器70的位置來降低由時脈消耗的功率的量，時脈反相器70提供時脈訊號CK或反相時脈訊號CKN。

圖6至圖9是示出根據本揭露各種示例性實施例的半導體電路的佈局圖。

參照圖6，根據本揭露實施例的佈局L01包括掃描賦能反相器5、多工器10a及10b、主閂鎖主電路20a及20b、主閂鎖輔助電路30a及30b、從閂鎖主電路40a及40b、從閂鎖輔助電路50a及50b、輸出驅動器60a及60b以及時脈反相器70。

具體而言，掃描賦能反相器5、多工器10a、主閂鎖主電路20a、主閂鎖輔助電路30a、從閂鎖主電路40a、從閂鎖輔助電路50a及輸出驅動器60a在佈局L01中排列於同一列（例如，第一列）中。此外，主閂鎖輔助電路30b、多工器10b、主閂鎖主電路20b、時脈反相器70、從閂鎖主電路40b、從閂鎖輔助電路50b及輸出驅動器60b排列於同一列（例如，第二列）中。此外，佈局L01可包括電源軌條VDD1、VSS及VDD2。

亦即，在本示例性實施例中，時脈反相器70可佈局成排列於與掃描賦能反相器5不同的列中。

另外，在本示例性實施例中，時脈反相器70可佈局成排列於與掃描賦能反相器5不同的行中。

另外，時脈反相器70可佈局成排列於主閂鎖主電路20b與從閂鎖主電路40b之間。在此種情形中，主閂鎖輔助電路30b可佈局成排列於第二列的第一行中，亦即，主閂鎖主電路20b可佈局成排列於主閂鎖輔助電路30b與時脈反相器70之間。

在此種情形中，主閂鎖主電路20a可佈局成排列於掃描賦能反相器5與第一主閂鎖輔助電路30a之間。另一方面，主閂鎖輔助電路30b可佈局成與掃描賦能反相器5排列於同一行中。

另一方面，多工器10b可佈局成排列於主閂鎖輔助電路30b與第二主閂鎖主電路20b之間，且多工器10a可佈局成排列於掃描賦能反相器5與主閂鎖主電路20a之間。

如此一來，藉由佈局用於提供時脈訊號CK或反相時脈訊號CKN的時脈反相器70、用於接收時脈訊號CK及反相時脈訊號CKN的輸入的主閂鎖主電路20a及20b以及從閂鎖主電路40a及40b之間的路徑的短的長度，可降低由時脈消耗的功率。

另一方面，與圖6所示情形不同，時脈反相器70可佈局成排列於區A的另一位置處。亦即，時脈反相器70可在第一列中佈局成排列於主閂鎖主電路20a與從閂鎖主電路40a之間。在此種情形中，主閂鎖輔助電路30a可佈局成排列於第一列的第一行中，且掃描賦能反相器5可佈局成排列於第二列的第一行中。

參照圖7，根據本揭露示例性實施例的佈局L02包括掃描賦能反相器5、多工器10a至10d、主閂鎖主電路20a至20d、主閂鎖輔助電路30a至30d、從閂鎖主電路40a至40d、從閂鎖輔助電路50a至50d、輸出驅動器60a至60d及時脈反相器70。

具體而言，掃描賦能反相器5、多工器10a、主閂鎖主電路20a、主閂鎖輔助電路30a、從閂鎖主電路40a、從閂鎖輔助電路50a及輸出驅動器60a排列於同一列（例如，佈局L02中的除了與電源軌條VDD1至VDD3、VSS1及VSS2相關的列之外的第一列）中。此外，多用途電路80、多工器10b、主閂鎖主電路20b、主閂鎖輔助電路30b、從閂鎖主電路40b、從閂鎖輔助電路50b及輸出驅動器60b排列於第二列中。此外，主閂鎖輔助電路30c、多工器10c、主閂鎖主電路20c、時脈反相器70、從閂鎖主電路40c、從閂鎖輔助電路50c及輸出驅動器60c排列於第三列中。此外，多用途電路82、多工器10d、主閂鎖主電路20d、主閂鎖輔助電路30d、從閂鎖主電路40d、從閂鎖輔助電路50d及輸出驅動器60d排列於第四列中。

如此一來，藉由佈局用於提供時脈訊號CK或反相時脈訊號CKN的時脈反相器70與用於接收時脈訊號CK及反相時脈訊號CKN的輸入的主閂鎖主電路20a至20d及從閂鎖主電路40a至40d之間的路徑的短的長度，可降低由時脈消耗的功率。

另一方面，與圖7所示情形不同，時脈反相器70可佈局成排列於區B的另一位置處。亦即，時脈反相器70可佈局成排列於第一列、第二列或第四列的主閂鎖主電路20a、20b及20d與從閂鎖主電路40a、40b及40d之間的任何一個位置處。

參照圖8，與圖7所示佈局L02不同，根據本揭露示例性實施例的佈局L03可被排列成使得時脈反相器71及73位於兩個列中。亦即，時脈反相器71可佈局成排列於主閂鎖主電路20b與從閂鎖主電路40b之間，且時脈反相器73可佈局成排列於主閂鎖主電路20c與從閂鎖主電路40c之間。

在此種情形中，主閂鎖主電路20b可排列於主閂鎖輔助電路30b與時脈反相器71之間，且主閂鎖主電路20b可排列成位於第二列的第一行中。

此外，主閂鎖主電路20c可排列於主閂鎖輔助電路30c與時脈反相器73之間，且主閂鎖主電路20c可排列成位於第三列的第一行中。

如此一來，藉由佈局用於提供時脈訊號CK或反相時脈訊號CKN的時脈反相器71及73與用於接收時脈訊號CK及反相時脈訊號CKN的輸入的主閂鎖主電路20a至20d及從閂鎖主電路40a至40d之間的路徑的短的長度，可降低由時脈消耗的功率。

另一方面，與圖8所示情形不同，時脈反相器71及73可佈局成排列於區C的另一位置處。

參照圖9，與圖7所示佈局L02不同，根據本揭露示例性實施例的佈局L04可將多工器10a至10d設置成位於每一列的第一行中。

此外，主閂鎖輔助電路30c被排列成緊鄰於主閂鎖主電路20c的一側，且時脈反相器70可被佈局成緊鄰於主閂鎖主電路20c的另一側排列。

在此種情形中，舉例而言，為實施不提供掃描功能的非掃描正反器，可省略與每一列的第一行對應的多工器10a至10d以及與第一列的第二行對應的掃描賦能反相器5。

如此一來，藉由佈局用於提供時脈訊號CK或反相時脈訊號CKN的時脈反相器70與用於接收時脈訊號CK及反相時脈訊號CKN的輸入的主閂鎖主電路20a至20d及從閂鎖主電路40a至40d之間的路徑的短的長度，可降低由時脈消耗的功率。

另一方面，與圖9所示情形不同，時脈反相器70可佈局成排列於區D的另一位置處。亦即，時脈反相器70可佈局成位於第一列、第二列或第四列的主閂鎖主電路20a、20b及20c與從閂鎖主電路40a、40b及40c之間的任何位置處。

圖10至圖12是示出根據本揭露各種示例性實施例的半導體電路的佈局圖。

參照圖10，根據本揭露示例性實施例的佈局L05包括掃描賦能反相器5、多工器10a及10b、主閂鎖電路20a、30a、20b及30b、從閂鎖電路40a、50a、40b及50b、輸出驅動器60a及60b以及時脈反相器70。

具體而言，多工器10a、掃描賦能反相器5、主閂鎖電路20a及30a、從閂鎖電路40a及50a以及輸出驅動器60a排列於同一列（例如，佈局L01中的除了電源軌條VDD1、VSS及VDD2之外的第一列）中。此外，多工器10b、時脈反相器70、主閂鎖電路20b及30b、從閂鎖電路40b及50b以及輸出驅動器60b排列於第二列中。

亦即，在本示例性實施例中，時脈反相器70可佈局成排列於與掃描賦能反相器5不同的列中。

此外，在本實施例中，時脈反相器70可佈局成與掃描賦能反相器5排列於同一行中。

另外，時脈反相器70可佈局成排列於多工器10b與主閂鎖電路20b及30b之間。

在此種情形中，掃描賦能反相器5可佈局成排列於多工器10a與主閂鎖電路20a及30a之間。

如此一來，藉由佈局用於提供時脈訊號CK或反相時脈訊號CKN的時脈反相器70與用於接收時脈訊號CK及反相時脈訊號CKN的輸入的主閂鎖主電路20a及20b以及從閂鎖主電路40a及40b之間的路徑的短的長度，可降低由時脈消耗的功率。

另一方面，與圖10所示情形不同，時脈反相器70可佈局成排列於區E的另一位置處。亦即，時脈反相器70可佈局成排列於多工器10a與第一列的主閂鎖電路20a及20b之間。

參照圖11，根據本揭露示例性實施例的佈局L06包括掃描賦能反相器5、多工器10a至10d、主閂鎖電路20a至20d及30a至30d、從閂鎖電路40a至40d、50a至50d、輸出驅動器60a至60d以及時脈反相器70。

具體而言，多工器10a、掃描賦能反相器5、主閂鎖電路20a及30a、從閂鎖電路40a及50a以及輸出驅動器60a排列於同一列（例如，佈局L02中的除了電源軌條VDD1至VDD3、VSS1及VSS2之外的第一列）中。此外，多工器10b、多用途電路80、主閂鎖電路20b及30b、從閂鎖電路40b及50b以及輸出驅動器60b排列於第二列中。此外，多工器10c、時脈反相器70、主閂鎖電路20c及30c、從閂鎖電路40c及50c以及輸出驅動器60c排列於第三列中。此外，多工器10d、多用途電路82、主閂鎖電路20d及30d、從閂鎖電路40d及50d以及輸出驅動器60d排列於第四列中。

如此一來，藉由佈局用於提供時脈訊號CK或反相時脈訊號CKN的時脈反相器70與用於接收時脈訊號CK及反相時脈訊號CKN的輸入的主閂鎖主電路20a至20d及從閂鎖主電路40a至40d之間的路徑的短的長度，可降低由時脈消耗的功率。

另一方面，與圖11所示情形不同，時脈反相器70可佈局成排列於區F的另一位置處。亦即，時脈反相器70可佈局成排列於第一列、第二列或第四列的多工器10a、10b及10d與主閂鎖電路20a、20b及20d之間的任何位置處。

參照圖12，根據本揭露示例性實施例的佈局L07與圖11所示佈局L06的不同之處在於時脈反相器71及73可排列於兩個列中。亦即，時脈反相器71可佈局成排列於多工器10c與主閂鎖電路20c及30c之間，且時脈反相器73可佈局成排列於多工器10d與主閂鎖電路20d及30d之間。

如此一來，藉由佈局用於提供時脈訊號CK或反相時脈訊號CKN的時脈反相器71及73與用於接收時脈訊號CK及反相時脈訊號CKN的輸入的主閂鎖主電路20a至20d及從閂鎖主電路40a至40d之間的路徑的短的長度，可降低由時脈消耗的功率。

另一方面，與圖8所示情形不同，時脈反相器71及73可佈局成排列於區G的另一位置處。

另外，如在時脈反相器71及73中，兩個掃描賦能反相器5及7可排列於兩個列中。

圖13至圖16是用於闡釋根據本揭露各種示例性實施例的半導體電路的佈局圖。

參照圖13，主閂鎖輔助電路30a、多工器10a、主閂鎖主電路20a、時脈反相器70、從閂鎖電路40a及50a以及輸出驅動器60a在佈局L08中排列於一個列中，其中擴散中斷部DB1及DB2環繞時脈反相器70，此乃因當使用鰭型場效電晶體（Fin Field-Effect Transistor，finfet）實施半導體電路時，時脈反相器70可使用兩個鰭而其他裝置僅使用一個鰭。由此，擴散中斷部DB1及DB2將時脈反相器70電隔離。

圖14是更詳細地示出圖13所示時脈反相器70的佈局L09。在佈局L09中，時脈反相器70包括位於周圍的主閂鎖主電路20a與從閂鎖電路40a及50a之間的SDB1（單擴散中斷部）、SDB2及被配置成連接時脈接觸窗及閘極線GL1的金屬710。

包括SDB1及SDB2的原因在於當使用鰭型場效電晶體實施半導體電路時，主閂鎖主電路20a及從閂鎖電路40a及50a僅使用一個鰭，但是時脈反相器70使用兩個鰭，且因此需要電晶體之間的隔離。亦即，圖13及圖14所示時脈反相器70自周圍的主閂鎖主電路20a及從閂鎖電路40a及50a電性斷開連接，且在具有大的垂直寬度的另一主動區上實施。

時脈反相器70一般而言被設計成具有較主閂鎖主電路20a及從閂鎖電路40a及50a高的驅動能力，且可藉由鰭型場效電晶體製程中主動鰭的數目來調整電晶體的電流驅動能力。然而，當使用較周圍的主閂鎖主電路20a及從閂鎖電路40a及50a多的鰭來增加時脈反相器70的驅動能力時，由於SDB插入引起面積增大，因此生產良率可降低。

為解決此種問題，可慮及在實施時脈反相器70時僅使用一個鰭而同時增加時脈反相器的並聯連接的數目的方式。

亦即，參照圖15，在根據本揭露示例性實施例的佈局L010中，主閂鎖輔助電路30a、多工器10a、主閂鎖主電路20a、時脈反相器70、從閂鎖電路40a及50a以及輸出驅動器60a排列於一個列中，且主閂鎖輔助電路30a、多工器10a、主閂鎖主電路20a、時脈反相器70、從閂鎖電路40a及50a以及輸出驅動器60a中的所有者僅使用一個鰭。

圖16是更詳細地示出圖15所示時脈反相器70的佈局L011。在佈局L011中，時脈反相器70在周圍的主閂鎖主電路20a與從閂鎖電路40a及50a之間不包括SDB1及SDB2且包括被配置成連接時脈接觸窗、閘極線GL1及閘極線GL2的金屬710。相反，為增加並聯連接的數目，時脈反相器70被佈局成另外使用閘極線GL2。

因此，時脈反相器70可佈局成與主閂鎖主電路20a及從閂鎖主電路40a共享成一體地形成的單個主動區ACT1及ACT2。

如上所述，時脈反相器70可佈局成使得鰭的數目與主閂鎖主電路20a的鰭的數目及從閂鎖主電路40a的鰭的數目相同。

綜上所述，熟習此項技術者應理解，在實質上不背離本揭露的原理的條件下，可對所揭露的示例性實施例作出諸多變型及修改。因此，所揭露的本揭露的示例性實施例僅用於一般性及說明性意義，而非出於限制目的。

1、2、3、4:半導體電路 5:輸入選擇電路/掃描賦能反相器 7:掃描賦能反相器 10a、10b:輸入選擇電路/多工器 10c、10d:多工器 11a、11b、13a、13b、21a、21b、23a、23b、41a、41b、43a、43b:三態反相器 20a:主閂鎖主電路/主閂鎖器/主閂鎖電路 20b:主閂鎖主電路/主閂鎖器/第二主閂鎖主電路/主閂鎖電路 20c、20d:主閂鎖主電路/主閂鎖電路 25a、25b、33a、33b:電晶體 30a:主閂鎖輔助電路/主閂鎖器/第一主閂鎖輔助電路/主閂鎖電路 30b:主閂鎖輔助電路/主閂鎖器/主閂鎖電路 30c、30d:主閂鎖輔助電路/主閂鎖電路 31a、31b:回饋反相器 40a、40b:從閂鎖主電路/從閂鎖器/從閂鎖電路 40c、40d:從閂鎖主電路/從閂鎖電路 50a、50b:從閂鎖輔助電路/從閂鎖器/從閂鎖電路 50c、50d:從閂鎖輔助電路/從閂鎖電路 60a、60b、60c、60d:輸出驅動器 70、71、73:時脈反相器 80、82:多用途電路 100:佈局系統 110:處理器 120:記憶體 130:儲存器 140:佈局模組 150:輸入裝置 160:輸出裝置 170:匯流排 710:金屬 A、B、C、D、E、F、G:區 ACT1、ACT2:主動區 CK:時脈訊號 CKN:反相時脈訊號 D0:資料/第一位元資料 D1:資料/第二位元資料 DB1、DB2:擴散中斷部 GL1、GL2:閘極線 L01、L02、L03、L04、L05、L06、L07、L08、L09、L010、L011:佈局 N0、N1、SA0、SA1、SB0、SB1、SC0、SC1、SD0、SD1:節點 Q0、Q1:資料 R:重設訊號 SDB1、SDB2:單擴散中斷部 SE:掃描賦能訊號 SEN:反相掃描賦能訊號 SI0:掃描輸入訊號/第一掃描輸入訊號 SI1:掃描輸入訊號/第二掃描輸入訊號 VDD:電源電壓 VDD1、VDD2、VDD3、VSS1、VSS2:電源軌條 VSS:接地電壓/電源軌條

藉由參照附圖詳細闡述本揭露的示例性實施例，本揭露的以上及其他態樣及特徵將變得更顯而易見，在附圖中： 圖1是示出根據本揭露示例性實施例的半導體電路佈局系統的方塊圖。 圖2至圖5是示出根據本揭露示例性實施例的半導體電路的電路圖。 圖6至圖9是示出根據本揭露各種示例性實施例的半導體電路的佈局圖。 圖10至圖12是示出根據本揭露各種示例性實施例的半導體電路的佈局圖。 圖13至圖16是示出根據本揭露各種示例性實施例的半導體電路的佈局圖。

100:佈局系統

110:處理器

120:記憶體

130:儲存器

140:佈局模組

150:輸入裝置

160:輸出裝置

170:匯流排

Claims (20)

1. 一種半導體電路，包括： 多個主閂鎖主電路，包括第一主閂鎖主電路及第二主閂鎖主電路，所述第一主閂鎖主電路及所述第二主閂鎖主電路被配置成分別基於時脈訊號及反相時脈訊號對第一節點的訊號及第四節點的訊號進行閂鎖，且將經閂鎖的所述第一節點的所述訊號及所述第四節點的所述訊號分別傳送至第二節點及第五節點； 多個主閂鎖輔助電路，包括第一主閂鎖輔助電路及第二主閂鎖輔助電路，所述第一主閂鎖輔助電路及所述第二主閂鎖輔助電路被配置成將所述第二節點的訊號及所述第五節點的訊號分別回饋至所述第一主閂鎖主電路及所述第二主閂鎖主電路； 多個從閂鎖主電路，包括第一從閂鎖主電路及第二從閂鎖主電路，所述第一從閂鎖主電路及所述第二從閂鎖主電路被配置成分別基於所述時脈訊號及所述反相時脈訊號對所述第二節點的訊號及所述第五節點的訊號進行閂鎖，且將經閂鎖的所述第二節點的所述訊號及所述第五節點的所述訊號分別傳送至第三節點及第六節點； 多個從閂鎖輔助電路，包括第一從閂鎖輔助電路及第二從閂鎖輔助電路，所述第一從閂鎖輔助電路及所述第二從閂鎖輔助電路被配置成將所述第三節點的訊號及所述第六節點的訊號分別回饋至所述第一從閂鎖主電路及所述第二從閂鎖主電路；以及 時脈反相器，被配置成對所述時脈訊號進行反相以產生所述反相時脈訊號，所述時脈反相器位於所述第二主閂鎖主電路與所述第二從閂鎖主電路之間。
2. 如申請專利範圍第1項所述的半導體電路，其中所述第二主閂鎖主電路位於所述第二主閂鎖輔助電路與所述時脈反相器之間。
3. 如申請專利範圍第2項所述的半導體電路，更包括： 掃描賦能反相器，被配置成對掃描賦能訊號進行反相以產生反相掃描賦能訊號； 第一多工器，被配置成基於所述掃描賦能訊號選擇第一位元資料或第一掃描輸入訊號；以及 第二多工器，被配置成基於所述掃描賦能訊號選擇第二位元資料或第二掃描輸入訊號，其中 所述時脈反相器位於與所述掃描賦能反相器不同的列中。
4. 如申請專利範圍第3項所述的半導體電路，其中所述時脈反相器位於與所述掃描賦能反相器不同的行中。
5. 如申請專利範圍第3項所述的半導體電路，其中在與所述半導體電路相關聯的佈局的列中，所述第一主閂鎖主電路位於所述掃描賦能反相器與所述第一主閂鎖輔助電路之間。
6. 如申請專利範圍第3項所述的半導體電路，其中所述第二主閂鎖輔助電路與所述掃描賦能反相器位於同一行中。
7. 如申請專利範圍第3項所述的半導體電路，其中在與所述半導體電路相關聯的佈局的列中，所述第二多工器位於所述第二主閂鎖輔助電路與所述第二主閂鎖主電路之間。
8. 如申請專利範圍第3項所述的半導體電路，其中在與所述半導體電路相關聯的佈局的列中，所述第一多工器位於所述掃描賦能反相器與所述第一主閂鎖主電路之間。
9. 如申請專利範圍第1項所述的半導體電路，其中所述時脈反相器包括： 第一時脈反相器與第二時脈反相器，彼此串聯連接或並聯連接。
10. 如申請專利範圍第9項所述的半導體電路，其中 所述多個主閂鎖主電路更包括第三主閂鎖主電路，所述第三主閂鎖主電路被配置成基於所述時脈訊號及所述反相時脈訊號對第七節點的訊號進行閂鎖，且將經閂鎖的所述第七節點的經鎖存的所述訊號傳送至第八節點； 所述多個主閂鎖輔助電路更包括第三主閂鎖輔助電路，所述第三主閂鎖輔助電路被配置成將所述第八節點的訊號回饋至所述第三主閂鎖主電路； 所述多個從閂鎖主電路更包括第三從閂鎖主電路，所述第三從閂鎖主電路被配置成基於所述時脈訊號及所述反相時脈訊號對所述第八節點的所述訊號進行閂鎖，且將經閂鎖的所述第八節點的所述訊號傳送至第九節點；且 所述多個從閂鎖輔助電路更包括第三從閂鎖輔助電路，所述第三從閂鎖輔助電路被配置成將所述第九節點的訊號回饋至所述第三從閂鎖主電路，其中 所述第一時脈反相器位於所述第二主閂鎖主電路與所述第二從閂鎖主電路之間，且 所述第二時脈反相器位於所述第三主閂鎖主電路與所述第三從閂鎖主電路之間。
11. 如申請專利範圍第10項所述的半導體電路，其中 所述第二主閂鎖主電路位於所述第二主閂鎖輔助電路與所述第一時脈反相器之間，且 所述第三主閂鎖主電路位於所述第三主閂鎖輔助電路與所述第二時脈反相器之間。
12. 如申請專利範圍第1項所述的半導體電路，其中所述時脈反相器被配置成與所述第二主閂鎖主電路及所述第二從閂鎖主電路共享成一體地形成的單個主動區。
13. 如申請專利範圍第12項所述的半導體電路，其中所述時脈反相器被佈局成使得與所述時脈反相器相關聯的鰭的數目及與所述第二主閂鎖主電路相關聯的鰭的數目及與所述第二從閂鎖主電路相關聯的鰭的數目中的每一者相同。
14. 一種半導體電路，包括： 掃描賦能反相器，被配置成對掃描賦能訊號進行反相以產生反相掃描賦能訊號； 第一多工器，被配置成基於所述掃描賦能訊號選擇第一位元資料或第一掃描輸入訊號，且將所述第一位元資料或所述第一掃描輸入訊號中所選擇的一者輸出至第一節點； 第二多工器，被配置成基於所述掃描賦能訊號選擇第二位元資料或第二掃描輸入訊號中所選擇的一者，且將所述第二位元資料或所述第二掃描輸入訊號中所述所選擇的一者輸出至第四節點； 多個主閂鎖電路，包括第一主閂鎖電路及第二主閂鎖電路，所述第一主閂鎖電路及所述第二主閂鎖電路被配置成分別基於時脈訊號及反相時脈訊號對所述第一節點的訊號及所述第四節點的訊號進行閂鎖，且將經閂鎖的所述第一節點的所述訊號及所述第四節點的所述訊號分別傳送至第二節點及第五節點； 多個從閂鎖電路，包括第一從閂鎖電路及第二從閂鎖電路，所述第一從閂鎖電路及所述第二從閂鎖電路被配置成分別基於所述時脈訊號及所述反相時脈訊號對所述第二節點的訊號及所述第五節點的訊號進行閂鎖，且將經閂鎖的所述第二節點的所述訊號及所述第五節點的所述訊號分別傳送至第三節點及第六節點；以及 時脈反相器，被配置成對所述時脈訊號進行反相以產生所述反相時脈訊號，所述時脈反相器位於所述第二多工器與所述第二主閂鎖電路之間。
15. 如申請專利範圍第14項所述的半導體電路，其中所述掃描賦能反相器位於所述第一多工器與所述第一主閂鎖電路之間。
16. 如申請專利範圍第14項所述的半導體電路，其中所述時脈反相器位於與所述掃描賦能反相器不同的列中。
17. 如申請專利範圍第16項所述的半導體電路，其中所述時脈反相器與所述掃描賦能反相器位於同一行中。
18. 如申請專利範圍第14項所述的半導體電路，其中所述時脈反相器包括： 第一時脈反相器與第二時脈反相器，彼此串聯連接或並聯連接。
19. 如申請專利範圍第18項所述的半導體電路，更包括： 第三多工器，被配置成基於所述掃描賦能訊號選擇第三位元資料或第三掃描輸入訊號中所選擇的一者，且將所述第三位元資料或所述第三掃描輸入訊號中所述所選擇的一者輸出至第七節點，且其中 所述多個主閂鎖電路更包括第三主閂鎖電路，所述第三主閂鎖電路被配置成基於所述時脈訊號及所述反相時脈訊號對所述第七節點的訊號進行閂鎖，且將經閂鎖的所述第七節點的所述訊號傳送至第八節點， 所述多個從閂鎖電路更包括第三從閂鎖電路，所述第三從閂鎖電路被配置成基於所述時脈訊號及所述反相時脈訊號對所述第八節點的訊號進行閂鎖，且將經閂鎖的所述第八節點的所述訊號傳送至第九節點， 所述第一時脈反相器位於所述第二多工器與所述第二主閂鎖電路之間，且 所述第二時脈反相器位於所述第三多工器與所述第三主閂鎖電路之間。
20. 一種半導體電路佈局系統，包括： 儲存裝置，被配置成儲存標準胞元設計；以及 處理電路系統，被配置成對所述標準胞元設計進行佈局以產生佈局，使得所述佈局包括： 多個主閂鎖主電路，包括第一主閂鎖主電路及第二主閂鎖主電路，所述第一主閂鎖主電路及所述第二主閂鎖主電路被配置成分別基於時脈訊號及反相時脈訊號對第一節點的訊號及第四節點的訊號進行閂鎖，且將經閂鎖的所述第一節點的所述訊號及所述第四節點的所述訊號分別傳送至第二節點及第五節點； 多個主閂鎖輔助電路，包括第一主閂鎖輔助電路及第二主閂鎖輔助電路，所述第一主閂鎖輔助電路及所述第二主閂鎖輔助電路被配置成將所述第二節點的訊號及所述第五節點的訊號分別回饋至所述第一主閂鎖主電路及所述第二主閂鎖主電路； 多個從閂鎖主電路，包括第一從閂鎖主電路及第二從閂鎖主電路，所述第一從閂鎖主電路及所述第二從閂鎖主電路被配置成分別基於所述時脈訊號及所述反相時脈訊號對所述第二節點的訊號及所述第五節點的訊號進行閂鎖，且將經閂鎖的所述第二節點的所述訊號及所述第五節點的所述訊號分別傳送至第三節點及第六節點； 多個從閂鎖輔助電路，包括第一從閂鎖輔助電路及第二從閂鎖輔助電路，所述第一從閂鎖輔助電路及所述第二從閂鎖輔助電路被配置成將所述第三節點的訊號及所述第六節點的訊號分別回饋至所述第一從閂鎖主電路及所述第二從閂鎖主電路；以及 時脈反相器，被配置成對所述時脈訊號進行反相以產生所述反相時脈訊號，其中 所述處理電路系統被配置成將所述時脈反相器佈局成使得所述時脈反相器位於所述第二主閂鎖主電路與所述第二從閂鎖主電路之間。

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