WO2007015479A1

WO2007015479A1 - プログラマブル・ロジック・アレイ及びプログラマブル・ロジック・アレイモジュールジェネレータ

Info

Publication number: WO2007015479A1
Application number: PCT/JP2006/315196
Authority: WO
Inventors: Akihito Katsura
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2005-08-01
Filing date: 2006-08-01
Publication date: 2007-02-08
Also published as: JPWO2007015479A1; US20100156462A1; CN101233688A

Abstract

　ＰＬＡは、複数のデータ線（１０３）及び当該複数のデータ線への信号入力に応じて電圧レベルが変化する複数の積項線（１０４）を有する入力平面（１０）と、入力平面における複数の積項線の電圧レベル変化に応じて電圧レベルが変化する複数の積項線（２０４）及び当該複数の積項線の電圧レベルに応じた信号出力をする複数のデータ線（２０３）を有する出力平面（２０）とを備えている。ここで、入力平面及び出力平面の少なくとも一方における複数のデータ線の少なくとも一つの両端にデータ端子（１０１）を設ける。

Description

技術分野

[0001] 本発明は、プログラマブル.ロジック 'アレイ及びプログラマブル.ロジック ·アレイモジユールジェネレータに関し、特に不要輻射（EMI)を軽減するプログラマブル'ロジック 'アレイに関するものである。

背景技術

[0002] 従来のプログラマブル'ロジック 'アレイ（以下、 "PLA"と略記することがある）として、例えば、 CM〇 Sで構成されたものやダイナミック回路で構成されたものが公知である (例えば、非特許文献 1参照）。また、 PLAの構成に関して、チップ面積を小さくし、かつ、歩留まりを向上させる技術が公知である（例えば、特許文献 1参照）。

特許文献 1 :特願昭 59— 238921号公報

非特許文献 1 :富沢孝、松山泰男、「CMOS VLSI設計の原理」、丸善 (株)、 P326〜P3 35

発明の開示

発明が解決しょうとする課題

[0003] 近年、システム LSIの高速化に伴レ、、 EMI (Electro Magnetic Interference)が問題視されるようになってきている。し力ながら、従来のダイナミック PLAの構成では、データの出力のタイミングが同じであり、また、入出力端子が一方向に揃えられて配置されているため、ピーク電流の発生箇所が集中し、さらに電流の向きが揃ってしまうことから、発生する磁界が重畳してしまい、周辺の機能ブロックやチップに対して大きな不要輻射 (EMI)を発生していた。また、 EMIの影響はチップが出来上がつてから判明することが多ぐそのたびにマスク修正していたのでは莫大な開発コストと工数がかかってしまう。

[0004] さらに、入力端子及び出力端子が同一方向に偏る場合には、前後の機能ブロックとの間の配線レイアウトに余分なオーバーヘッドを生じる可能性がある。 [0005] また、従来の PLAではその構成上、電源が投入された状態では定常電流が流れる。例えば、入力平面又は出力平面においてアレイトランジスタが導通状態のとき、電源から当該トランジスタを介してグランドに電流が流れ続ける。したがって、電源が投入された状態にあって、使用されていない状態で有効な出力を取り出そうとしない状態（以下、「未使用状態」ということがある）にあっても、定常電流は流れることになる。このような未使用状態での定常電流は無駄な電流であり、消費電力の増大をもたらすことになる。また、このような定常電流は、 PLAの規模が大型化するにつれて、さらには平面内に存在するプログラムを行うトランジスタの数が増加するに伴って多くなるため、未使用状態での消費電力の増大は顕著な問題となってくる。同時に、 PLAの未使用状態での時間が長い場合であっても、消費電力の増大を招くことになる。課題を解決するための手段

[0006] 上記課題を解決するために本発明が講じた手段は、複数のデータ線及び当該複数のデータ線への信号入力に応じて電圧レベルが変化する複数の積項線を有する入力平面と、前記入力平面における複数の積項線の電圧レベル変化に応じて電圧レベルが変化する複数の積項線及び当該複数の積項線の電圧レベルに応じた信号出力をする複数のデータ線を有する出力平面とを備えたプログラマブル'ロジック'ァレイとして、前記入力平面及び出力平面の少なくとも一方における前記複数のデータ線の少なくとも一つの両端にデータ端子を備えたものとする。

[0007] また、本発明が講じた手段は、プログラマブル'ロジック 'アレイモジュールジエネレータとして、プログラマブル'ロジック 'アレイに係る論理記述ファイルを読み込むファィル読み込み部と、前記論理記述ファイルによって記述されたプログラマブル'ロジック 'アレイの入力平面及び出力平面の少なくとも一方における複数のデータ線について、相対的に多くのトランジスタが形成されるデータ線と相対的に少なレ、トランジスタが形成されるデータ線とが隣接するように、データ線の入れ替えを行う真理値表ソート部と、前記データ線入れ替え後の論理記述ファイルに基づいて、下地レイアウトを生成する下地レイアウト生成部と、前記データ線入れ替え後の論理記述ファイルに基づいて、入力平面のアレイ配置を行う入力平面プログラミング部と、前記データ線入れ替え後の論理記述ファイルに基づいて、出力平面のアレイ配置を行う出力平面ププロロググララミミンンググ部部ととをを備備ええたたももののととすするる。。発発明明のの効効果果

[[00000088]] 本本発発明明にに係係るるププロロググララママブブルル''ロロジジッックク ''アアレレイイにによよるるとと、、デデイイススチチャャーージジ時時ににピピーークク電電流流のの発発生生すするる回回路路部部がが分分散散さされれ、、磁磁界界のの重重畳畳がが少少ななくくななるる。。ままたた、、本本発発明明にに係係るるププロロググララママブブルル''ロロジジッックク ''アアレレイイモモジジュューールルジジェェネネレレーータタにによよるるとと、、信信号号変変化化のの起起ここりり易易いい項項とと起起ここりりににくくいい項項のの順順番番がが並並びび替替ええらられれ、、ママススククレレイイアアウウトト前前ににピピーークク電電流流のの発発生生すするる回回路路位位置置がが分分散散さされれるる。。ここれれにによよりり、、磁磁界界のの重重畳畳がが比比較較的的少少なないいププロロググララママブブルル ·· ロロジジッックク ··アアレレイイががレレイイアアウウトトさされれるる。。

図図面面のの簡簡単単なな説説明明

[[00000099]] [[図図 11]]図図 11はは、、第第 11のの実実施施形形態態にに係係るるププロロググララママブブルル'•ロロジジッックク ··アアレレイイのの構構成成図図ででああるる。。

[[図図 22]]図図 22はは、、第第 22のの実実施施形形態態にに係係るるププロロググララママブブルル'•ロロジジッックク '·アアレレイイのの構構成成図図ででああるる。。

[[図図 33]]図図 33はは、、第第 33のの実実施施形形態態にに係係るるププロロググララママブブルル'•ロロジジッックク '·アアレレイイのの構構成成図図ででああるる。。

[[図図 44]]図図 44はは、、第第 44のの実実施施形形態態にに係係るるププロロググララママブブルル'•ロロジジッックク '.アアレレイイににおおけけるるデデーータタ線線のの配配線線断断面面図図ででああるる。。

[[図図 55]]図図 55はは、、第第 55のの実実施施形形態態にに係係るるププロロググララママブブルル' 'ロロジジッックク '.アアレレイイににおおけけるるデデーータタ線線のの配配線線断断面面図図ででああるる。。

[[図図 66]]図図 66はは、、第第 66のの実実施施形形態態にに係係るるププロロググララママブブルル'•ロロジジッックク '.アアレレイイににおおけけるるイイベベンントト駆駆動動イインンタタフフェェーースス部部分分のの構構成成図図ででああるる。。

[[図図 77]]図図 77はは、、図図 66にに示示ししたたイイベベンントト発発生生記記憶憶回回路路のの真真理理値値表表ででああるる。。

[[図図 88]]図図 88はは、、図図 66にに示示ししたたイイベベンントト駆駆動動イインンタタフフェェーーススののタタイイミミンンググチチャャーートトででああるる。。

[[図図 99]]図図 99はは、、第第 77のの実実施施形形態態にに係係るるププロロググララママブブルル''ロロジジッックク ''アアレレイイのの構構成成図図ででああるる。。

[[図図 1100]]図図 1100はは、、本本発発明明にに係係るるププロロググララママブブルル..ロロジジッックク..アアレレイイモモジジュューールルジジエエネネレレーータタのの構構成成図図ででああるる。。

[[図図 1111]]図図 1111はは、、真真理理値値表表ソソーートトのの概概要要のの説説明明図図ででああるる。。

符符号号のの説説明明

[[00001100]] 110011,, 220011 デデーータタ端端子子

110022AA ババッッフファァ回回路路 31 イベント発生記憶回路

32 イベント馬区動インタフェース

322 Pchトランジスタ（第 2の電圧供給回路）

323 Pchトランジスタ（第 1の電圧供給回路）

326 Pchトランジスタ（プリチャージ回路）

100 ファイル読み込み部

200 真理値表ソート部

300 下地レイアウト生成部

400 入力平面プログラミング部

500 出力平面プログラミング部

発明を実施するための最良の形態

[0011] 以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

[0012] (第 1の実施形態）

図 1は、本発明の第 1の実施形態に係る PLAの構成を示す。本実施形態に係る PL Aは、 ANDアレイとして構成された入力平面 10、 ORアレイとして構成された出力平面 20、インタフェースバッファ 30を備えている。入力平面 10において、 101は入力端子、 102は入力バッファ、 103はデータ線、 104は積項線、 105はプリチャージ回路としての Pchトランジスタ、 106はアレイトランジスタとしての Nchトランジスタである。一方、出力平面 20において、 201は出力端子、 202は出力バッファ、 203はデータ線、 204は積項線、 205はプリチャージ回路としての Pchトランジスタ、 206はァレイトランジスタとしての Nchトランジスタである。

[0013] 各平面内にプログラムされる演算内容として例えば ANDや ORなどがある力入力平面 10が AND平面、出力平面 20が OR平面と一意に決まっているわけではなぐこの逆である場合や NOR— NORで構成されることもある。

[0014] 入力平面 10における複数のデータ線 103のうち少なくとも 1本は入力平面 10の双方向から入力可能なように構成され、この 1本のデータ線の両端には入力端子 101 が設けられている。データは複数の入力端子 101に入力され、入力平面 10及び出力平面 20のそれぞれにプログラムされた論理演算がなされ、その演算結果は複数の出力端子 201から出力される。

[0015] 本実施形態に係る PLAはプリチャージ型であることから、その動作の概略はクロック CLKに同期してプリチャージと評価とを繰り返し行う。 1回目のクロックサイクルで入力平面 10において論理演算を行レ、、 2回目のクロックサイクルで積項線 104を通じて出力平面 20にデータを伝播し、 3回目のクロックサイクルで出力平面 20において論理演算を行い、データを出力する。

[0016] 図 1に示した PLAの動作は次の通りである。まず、入力平面 10において、クロック C LKが Loレベルのとき、 Pchトランジスタ 105によって、入力平面 10における複数の積項線 104に電源電圧 VDDが与えられ、積項線 104は Hiレベルとなる。ここで、入力平面 10における複数の入力端子 101のいずれかに Loレベルの信号が与えられたとすると、その入力端子 101から信号を受けたデータ線 103は Hiレベルとなり、そのデータ線 103にゲート端子が接続された Nchトランジスタ 106は導通状態となる。そして、 Nchトランジスタ 106が導通状態のときにクロック CLKが Hiレベルになると、 Nchトランジスタ 107を介して積項線 104がグランドに接続され、積項線 104は Loレベルになる。

[0017] 次に、インタフェースバッファ 30において、クロック CLKが Loレベルのとき、 Pchトランジスタ 301及びバッファ 302によって、出力平面 20における複数の積項線 204は L oレベルとなる。積項線 104が Loレベルのとき、その積項線 104にゲート端子が接続された Nchトランジスタ 303は非導通状態になる。その後、クロック CLKが Hiレベルとなり Nchトランジスタ 304が導通状態になっても、 Nchトランジスタ 303は非導通状態のため、インタフェースバッファ 30の出力は Loレベルに保たれ、出力平面 20における積項線 204は Loレベルのままである。

[0018] 次に、出力平面 20において、クロック CLKが Loレベルのとき、 Pchトランジスタ 205 によって、出力平面 20における複数のデータ線 203に電源電圧 VDDが与えられ、データ線 203は Hiレベルとなる。積項線 204にゲート端子が接続された Nchトランジスタ 206は、その積項線 204が Loレベルのとき非導通状態となる。 Nchトランジスタ 2 06のドレイン端子は、複数のデータ線 203のいずれかに接続されており、いずれかのデータ線 203は、その接続された Nchトランジスタ 206がいずれも非導通状態であるなら、クロック CLKが Loレベルとなってもそのデータ線 203は Hiレベルを維持する。その結果、出力バッファ 202によってレベルが反転され、出力端子 201から Loレべルの信号が出力される。

[0019] 一方、 Hiレベルの信号が入力平面 10に与えられると、 ANDアレイ及び ORアレイでの動作は上述した動作と逆となる。すなわち、入力平面 10における積項線 104は Hiレベルに保持され、インタフェースバッファ 30の出力は Hiレベルに維持され、出力平面 20における Nchトランジスタ 206は導通状態となりグランドに接続されるため、出力端子 201からは Hiレベルの信号が出力される。

[0020] 本実施形態に係る PLAにおいて、入力平面 10への信号入力は任意の入力端子 1 01から行うことができる。そして、信号入力が局所的に集中しないように、特に、両端に入力端子 101を有するデータ線 103への信号入力方向を分散することによって、入力バッファ 102におけるピーク電流の発生位置を分散させることができる。また、入力端子 101を入力平面 10の双方向に設ける構成にすれば、前後の機能ブロックとの信号配線レイアウトにおいて最短距離での配線を可能とし、配線自由度が上がる。

[0021] なお、出力平面 20におけるデータ線 203についても、その両端に出力端子 201を設けるようにするとよい。

[0022] (第 2の実施形態）

第 1の実施形態に係る PLAにおいて、例えば Nchトランジスタ 106のレ、くつかが非導通状態、その他の Nchトランジスタ 106が導通状態から非導通状態に遷移する場合を考える。この場合、基本的には、クロック CLK力 SLoレベルの期間（プリチャージ期間）に積項線 104及び Nchトランジスタ 106のドレイン (又はソース）容量はすべて Hiレベル（電源電圧）に充電される。そして、クロック CLKが Hiレベルの期間（デイスチャージ期間）に積項線 104から Hiレベルの信号が出力されるはずである。しかしながら、プリチャージ期間と入力信号のレベル遷移期間とが重なっている場合、例えば、 Pchトランジスタ 105近傍の Nchトランジスタ 106がプリチャージ期間終了間際の最後に導通状態に遷移した場合、その残りのプリチャージ期間では Nchトランジスタ 10 6のドレイン（又はソース）容量のすべてについては充電が間に合わず、そのため、いわゆるチャージシェアを起こして積項線 104に保持されているデータが Hiレベルから Loレベル (グランド電圧）に変化してしまうことが起こり得る。この現象により、本来 Hi レベルとなるべき信号力 Loレベルとなり、 PLAの誤動作の要因となる。

[0023] 上記のような現象を回避するために、積項線 104の寄生容量、例えば Pchトランジスタ 105のドレイン（又はソース）容量を大きくすることで、チャージシェアが起こっても積項線 104は Hiレベルを保持し続ける方法が考えられる。しかし、これは、読み出し (デイスチャージ）時に放電しなければならない容量が大きくなることを意味し、読み出し速度を低下させることになる。また、補助的なプリチャージトランジスタを付加することも考えられる力回路面積を増やすことになるため好ましくない。一方、必要なプリチャージを十分に行うことができるように、アドレスの遷移 (入力信号のレベル遷移）をプリチャージ期間の終了よりも十分早い時期に終了させる方法も考えられるが、このことは、アドレスのセットアップタイムに負担をかけ、演算等に使える時間を無駄にしなければならないとレ、う問題がある。

[0024] そこで、本発明に係る第 2の実施形態では、上記の問題点を解決する PLAを提供する。図 2は、本実施形態に係る PLAの構成を示す。本実施形態に係る PLAは、図 1の PLAにおける入力平面 10のプリチャージ回路（Pchトランジスタ 105)を積項線 1 04の長さ方向の中間位置に設けたものである。これ以外の点については第 1の実施形態と同様であるため説明を省略する。

[0025] このように、プリチャージ回路を積項線 104の中間位置に設けたことにより、積項線

104の長さに対して必要なプリチャージ時間を短縮し、かつ均等なプリチャージ電位レベルが供給される。これにより、チャージシェアの発生を軽減することができる。

[0026] なお、出力平面 20におけるプリチャージ回路（Pchトランジスタ 205)についても、出力平面 20におけるデータ線 203の長さ方向の中間位置に設けるようにするとよい

[0027] (第 3の実施形態）

図 3は、本発明の第 3の実施形態に係る PLAの構成を示す。本実施形態に係る PL Aは、図 1の PLAにおける入力バッファ 102をバッファ回路 102Aに置き換え、データ線 103を対線で構成したものである。これ以外の点については第 1の実施形態と同様であるため説明を省略する。

[0028] バッファ回路 102Aは、入力端子 101に入力された一つの信号の反転及び非反転を生成し、隣り合うデータ線 103のペアに差動信号を与える。これにより、バッファ回路 102において信号伝播時の隣り合う入力バッファ（ここではインバータ）から発生する磁力線の発生向きを逆にし、不要輻射が軽減される。

[0029] (第 4の実施形態）

図 4は、本発明の第 4の実施形態に係る PLAにおけるデータ線の配線断面を示す。図 4において、 41は N層配線、 42は N+ 1層配線、 43は層間絶縁膜である。ここで Nは自然数であり、 N層及び N+ 1層はいずれも金属配線層である。金属配線層の周辺は層間絶縁膜 43で囲まれる。データ線は、入力平面及び出力平面のいずれのものであってもよレ、。

[0030] 本実施形態によると、隣り合うデータ線を上下異なる層で構成したことにより、配線間にできる容量が低減されるとともに、発生する磁力線の重畳が軽減される。

[0031] (第⁵の実施形態）

図 5は、本発明の第 5の実施形態に係る PLAにおけるデータ線の配線断面を示す図 5において、 51は拡散層配線、 52は金属配線、 53は層間絶縁膜、 54はシリコン基板である。データ線は、入力平面及び出力平面のいずれのものであってもよい。

[0032] 本実施形態によると、隣り合う信号配線を上下異なる層で構成し、かつ拡散層で構成したことにより、配線間にできる容量が低減されるとともに、配線抵抗が異なることから出力バッファに伝播するまでの時間に差を持たせ、隣り合う出力バッファで発生する磁力線の重畳を抑えることができる。

[0033] (第 6の実施形態）

図 6は、本発明の第 6の実施形態に係る PLAにおけるイベント駆動インタフェース部分の構成を示す。本実施形態に係る PLAは、出力平面 10の信号入力部分に、ィベント発生記憶回路 31及びイベント駆動インタフェース 32を備えている。

[0034] イベント発生記憶回路 31は、図 7の真理値表に示したように、与えられた信号 INに応じて遷移する状態を記憶するとともに、記憶内容が変化したとき、クロック CLKに同期したイベント EVを発する。なお、イベント駆動回路については、例えば、特願 200 4— 229842に具体例が開示されている。

[0035] イベント駆動インタフェース 32は、イベント発生記憶回路 31からのイベント EVが活性化したとき、イベント発生記憶回路 31の記憶内容を評価して、評価結果を入力平面 10におけるデータ線 103に与える。また、イベント駆動インタフェース 32は、ィベント EVに応じて複数の電源電圧を選択できるようになつている。

[0036] イベント駆動インタフェース 32の動作にっレ、て図 8のタイミングチャートを参照しながら説明する。信号 CLKと信号 Dataの変化エッジに対応してイベント EVが活性化（ハイアクティブ）する。ここで、信号 Dataが立ち上がり変化をしたとき、ノード A1が活性化（ローアクティブ）し、電源電圧 VDDHが接続される。一方、信号 Dataが立ち下力 Sり変化をしたとき、ノード A2が活性化（ローアクティブ）し、電源電圧 VDDLが接続される。なお、 VDDH >VDDLの関係にあるとする。

[0037] イベント EVの反転信号の立ち下りエッジからイベント EVを遅延させた信号の立ち上がりエッジまでの期間でプリチャージが行われ、イベント EVを遅延させた信号の Hi レベル期間で評価が行われる。ここで、イベント駆動インタフェース 32はダイナミック論理で構成されているため、イベント発生記憶回路 31の出力信号 Dataが Loレベルから Hiレベルに遷移する場合に、評価トランジスタとしての Nchトランジスタ 321が導通状態となり、次段以降に論理を伝播することとなる。

[0038] この動作の中で、プリチャージ時のみ 2種類の電源電圧のうち高い方の電源電圧 V DDHを接続し、評価期間以後は低い方の電源電圧 VDDHに切り替えるようにする。逆に、信号 Dataが Hiレベルから Loレベルに遷移する場合にはプリチャージ状態を保った論理を伝播することになる。この動作の中ではプリチャージレベルを認識し、次段のインバータが反転しなレ、スレツショルド電圧以上の低レ、電源電圧 VDDLにしておく。

[0039] 図 6に戻り、イベント駆動インタフェース 32の回路構成を説明する。イベント駆動ィンタフエース 32において、イベント EVと信号 Dataの反転信号とを NAND接続し、低い方の電源電圧 VDDLをソースとする電圧供給回路としての Pchトランジスタ 322のゲートに入力する。一方、イベント EVと信号 Dataとを NAND接続し、高い方の電源電圧 VDDHをソースとする電圧供給回路としての Pchトランジスタ 323のゲートに入力する。これにより、信号 Dataのレベル遷移の方向によってプリチャージ時の電源電圧を選択する。また、プリチャージパルスは、イベント EVと信号 Dataとを NANDしたものをインバータ 324で反転し、バッファ回路 325で遅延させた信号を受けるプリチヤージ回路としての Pchトランジスタ 326で生成する。さらに、ダイナミックノードのデータ誤反転を防止するキーパー回路 327の電源電圧もイベント EVに応じて、 VDDHと VDDLとを選択的に与える。

[0040] 以上のように本実施形態によると、イベント駆動インタフェースにより回路の活性化率が下がり、さらに、 2電源電圧を選択的にソース電源とし、パルスプリチャージを行うイベント駆動インタフェースを PLAのインタフェースバッファとしたことにより、定常電流が低減される。例えば、 VDDH= 1. 2V、VDDL = 0. 9Vとすると、電力 P = f ' C ' V²で与えられることから、 f及び Cを一定とすると約 40%程度の電力が削減されることになる。

[0041] なお、上記のイベント駆動インタフェースは、すなわち、図 1等に示したインタフヱ一スバッファ 30に代えて、出力平面の前に設けてもよい。

[0042] (第⁷の実施形態）

図 9は、本発明の第 7の実施形態に係る PLAの構成を示す。本実施形態に係る PL Aは、イベント駆動インタフェース 32を複数のイベント発生記憶回路 31から発せられたイベント EVに基づレ、て動作するようにしたものである。

[0043] 複数の入力平面 10のそれぞれに対応するイベント発生記憶回路 31は、当該対応する入力平面 10における積項線 104を通じて与えられる信号を受け、そのいずれかが変化したとき、イベント EVを発する。そして、各イベント発生記憶回路 31からのィベント EVは〇Rされて、イベント駆動インタフェース 32に与えられる。また、イベント駆動インタフェース 32には、各イベント発生記憶回路 31の記憶内容としての信号 Data 力 ^s与； ζ_られる。

[0044] 以上のように本実施形態によると、入力平面 10を複数に分割し、入力信号の変化時にその遷移方向に応じて電源電圧を選択的に与えるようにしたことにより、不必要な定常電流を効果的に削減することができ、さらに、不要輻射の起こる箇所を減らすこと力 Sできる。

[0045] (PLAモジュールジェネレータの実施形態）

図 10は、本発明に係る PLAモジュールジェネレータの構成を示す。本発明に係る PLAモジュールジェネレータは、ファイル読み込み部 100、真理値表ソート部 200、下地レイアウト生成部 300、入力平面プログラミング部 400、及び出力平面プログラミング部 500を備えている。

[0046] 本実施形態に係る PLAモジュールジェネレータの動作は次の通りである。まず、フアイル読み込み部 100は、真理値表に基づいて書かれた論理記述ファイル 150を読み込む。真理値表ソート部 200は、読み込んだ真理値表のソートを行う。詳細については後述する。下地レイアウト生成部 113は、読み込まれた論理記述ファイル 112に基づいて下地レイアウトを生成する。さらに、論理記述ファイル 112に基づいて、入力平面プログラミング部 114は、入力平面におけるアレイトランジスタの配置を行う。続いて、出力平面プログラミング部 115は、出力平面におけるアレイトランジスタの配置を行う。以上の処理フローにより PLAが生成される。

[0047] 次に、図 11を参照しながら、真理値表ソート部 200による真理値表ソートの概要を説明する。図 11の左半分は、ソート前の真理値表及びこれに基づいた場合の PLA 平面構成である。図 11の右半分は、ソート後の真理値表及び実際にレイアウトされる PLA平面構成である。

[0048] まず、論理入れ替え前の真理値表 150 (図 11の左）から列ごとにプログラムトランジスタと非プログラム部分の構成比率を検出し、プログラム部分の比率が多い列と少ない列が隣り合うようペアにし、列ごとの入れ替えを行う。図 11の例では、出力平面 20 におけるデータ線 f2及び f3が入れ替えられ、図 11の右の真理値表 150が得られる。

[0049] 以上のように本実施形態に係る PLAモジュールジェネレータによると、プログラム部分の比率が多い列と少ない列とが隣り合うように歹 IJごとの入れ替えを行うことにより、隣り合う列同士が同時にスイッチングする確率を少しでも下げ、隣同士の列で発生する同一方向への電流の変化を少なくしている。すなわち、磁力線の重畳を減らすことになるため、不要輻射の拡大を防ぐことができる。また、モジュールジェネレータ中に真理値表ソート部 200を設けたことにより、レイアウト設計後に再配置する手戻りの発生がない。

産業上の利用可能性

本発明に係るプログラマブル'ロジック ·アレイ及びプログラマブル 'ロジック ·アレイモジュールジェネレータは、高速性及び低 EMI特性 (低消費電力性）を有することから、高クロック周波数のマイクロプロセッサの制御回路等として有用である。

Claims

請求の範囲

[1] 複数のデータ線及び当該複数のデータ線への信号入力に応じて電圧レベルが変化する複数の積項線を有する入力平面と、前記入力平面における複数の積項線の電圧レベル変化に応じて電圧レベルが変化する複数の積項線及び当該複数の積項線の電圧レベルに応じた信号出力をする複数のデータ線を有する出力平面とを備えたプログラマブル.ロジック ·アレイであって、

前記入力平面及び出力平面の少なくとも一方における前記複数のデータ線の少なくとも一つの両端にデータ端子を備えた

ことを特徴とするプログラマブル'ロジック ·アレイ。

[2] 請求項 1に記載のプログラマブル'ロジック 'アレイにぉレ、て、

前記入力平面は、前記入力平面における前記複数の積項線のプリチャージを行うプリチャージ回路を有するものであり、

前記プリチャージ回路は、前記複数の積項線の長さ方向の中間位置に設けられている

ことを特徴とするプログラマブル'ロジック ·アレイ。

[3] 請求項 1に記載のプログラマブル'ロジック 'アレイにぉレ、て、

前記出力平面は、前記出力平面における前記複数のデータ線のプリチャージを行うプリチャージ回路を有するものであり、

前記プリチャージ回路は、前記複数のデータ線の長さ方向の中間位置に設けられている

ことを特徴とするプログラマブル'ロジック ·アレイ。

[4] 請求項 1に記載のプログラマブル'ロジック 'アレイにぉレ、て、

前記入力平面は、前記入力平面における前記複数のデータ線の少なくとも一つについて、当該データ線に入力される信号の反転及び非反転を生成するバッファ回路を備え、

前記データ線は、前記生成された反転信号及び非反転信号を伝達する対線である

ことを特徴とするプログラマブル'ロジック ·アレイ。

[5] 請求項 1に記載のプログラマブル 'ロジック'アレイにぉレ、て、

前記入力平面及び出力平面の少なくとも一方における前記複数のデータ線のそれぞれは、隣接するデータ線とは異なる配線層に設けられている

ことを特徴とするプログラマブル'ロジック ·アレイ。

[6] 請求項 5に記載のプログラマブル 'ロジック'アレイにおいて、

前記複数のデータ線の少なくとも一つは、拡散層配線である

ことを特徴とするプログラマブル'ロジック ·アレイ。

[7] 請求項 1に記載のプログラマブル'ロジック 'アレイにぉレ、て、

与えられた信号に応じて遷移する状態を記憶するとともに、記憶内容が変化したとき、イベントを発するイベント発生記憶回路と、

前記イベント発生記憶回路からイベントを受けたとき、前記イベント発生記憶回路の記憶内容を評価して評価結果を出力するイベント駆動インタフェースとを備え、前記イベント発生記憶回路は、前記入力平面に入力される信号を受けるものであり前記イベント駆動インタフェースは、前記評価結果を、前記入力平面における前記複数のデータ線に与えるものである

ことを特徴とするプログラマブル'ロジック ·アレイ。

[8] 請求項 1に記載のプログラマブル 'ロジック'アレイにぉレ、て、

前記イベント発生記憶回路からイベントを受けたとき、前記イベント発生記憶回路の記憶内容を評価して評価結果を出力するイベント駆動インタフェースとを備え、前記イベント発生記憶回路は、前記入力平面における前記複数の積項線から出力された信号を受けるものであり、

前記イベント駆動インタフェースは、前記評価結果を、前記出力平面における前記複数の積項線に与えるものである

ことを特徴とするプログラマブル'ロジック ·アレイ。

[9] 請求項 8に記載のプログラマブル'ロジック 'アレイにおいて、前記入力平面及びイベント発生記憶回路を複数備え、

前記複数のイベント発生記憶回路のそれぞれは、前記複数の入力平面のそれぞれにおける前記複数の積項線から出力された信号を受けるものであり、

前記イベント駆動インタフェースは、前記複数のイベント発生記憶回路のレ、ずれか力もイベントを受けたとき、前記複数のイベント発生記憶回路の記憶内容を評価して評価結果を前記出力平面における前記複数の積項線に与えるものであることを特徴とするプログラマブル'ロジック ·アレイ。

[10] 請求項 7及び 8のレ、ずれか一つに記載のプログラマブル'ロジック ·アレイにぉレ、て、前記イベント駆動インタフェースは、

前記イベントを遅延させた信号に基づいて、当該イベント駆動インタフェースにおける所定のノードを与えられた電圧でプリチャージするプリチャージ回路と、

前記イベント出力記憶回路の記憶内容が第 1の値力第 2の値に変化したときに発せられたイベントが活性状態にあるとき、前記プリチャージ回路に第 1の電圧を与える第 1の電圧供給回路と、

前記イベント出力記憶回路の記憶内容が前記第 2の値から前記第 1の値に変化したときに発せられたイベントが活性状態にあるとき、前記プリチャージ回路に、前記第 1の電圧よりも低い第 2の電圧を与える第 2の電圧供給回路とを有する

ことを特徴とするプログラマブル'ロジック ·アレイ。

[11] 請求項 1に記載のプログラマブル'ロジック ·アレイにぉレ、て、

当該プログラマブル'ロジック 'アレイを構成する MOSデバイスは、 S〇Iウェハ上に形成されている

ことを特徴とするプログラマブル'ロジック ·アレイ。

[12] プログラマブル'ロジック 'アレイに係る論理記述ファイルを読み込むファイル読み込み部と、

前記論理記述ファイルによって記述されたプログラマブル'ロジック 'アレイの入力平面及び出力平面の少なくとも一方における複数のデータ線について、相対的に多くのトランジスタが形成されるデータ線と相対的に少なレ、トランジスタが形成されるデータ線とが隣接するように、データ線の入れ替えを行う真理値表ソート部と、前記データ線入れ替え後の論理記述ファイルに基づレ、て、下地レイアウトを生成する下地レイアウト生成部と、

前記データ線入れ替え後の論理記述ファイルに基づいて、入力平面のアレイ配置を行う入力平面プログラミング部と、

前記データ線入れ替え後の論理記述ファイルに基づいて、出力平面のアレイ配置を行う出力平面プログラミング部とを備えた

ことを特徴とするプログラマブル'ロジック 'アレイモジュールジェネレータ。