JP2001189423A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2001189423A JP37278199A JP37278199A JP2001189423A JP 2001189423 A JP2001189423 A JP 2001189423A JP 37278199 A JP37278199 A JP 37278199A JP 37278199 A JP37278199 A JP 37278199A JP 2001189423 A JP2001189423 A JP 2001189423A
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supply wiring
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Yoshitaka Ueda
佳孝 上田
Isao Ogura
功 小椋
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 電源電圧の変動に起因する誤動作の発生を極
力抑制することのできる半導体集積回路を提供するこ
と。 【解決手段】 半導体集積回路１の内部には、クロック
信号に同期して動作するよう同期設計された複数のロジ
ック回路６…と、第１の入力端子２から各ロジック回路
６…に電源電圧ＶＤＤを供給するための第１の電源配線
７と、第２の入力端子３から各ロジック回路６…に電源
電圧ＶＤＤを供給するための第２の電源配線８と、第３
の入力端子４から各ロジック回路６…に電源電圧ＶＳＳ
を供給するための第３の電源配線９とを備える。ロジッ
ク回路（ＤＦＦ回路）６…は、２段のラッチ回路１１，
１２と、クロック信号反転回路１３とからなる。第１の
電源配線７には、クロック信号反転回路１３のみを接続
し、その他のラッチ回路１１，１２は第２の電源配線８
に接続している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、詳しくは、クロック信号に基づいて動作する回路
に関する。
【０００２】
【従来の技術】ＣＡＤを使用して特定用途向けのデバイ
スを簡単に実現するＡＳＩＣ（Application Specific I
ntedrated Circuit）の設計手法としては、ゲートアレ
イや、スタンダードセル、エンベッテドアレイの各方式
がセミカスタムＬＳＩを効率よく設計するものとして従
来より知られている。
【０００３】ゲートアレイ方式は、トランジスタをアレ
イ状に敷き詰めた基本セルを配列しておき、この基本セ
ルに配線を施して論理回路を形成する方式で、設計ＴＡ
Ｔ（Turn Around Time）が短くなるという長所がある。
スタンダードセル方式は、最適設計した検証済みのマク
ロセル部をＣＡＤの設計データベースに予め登録してお
き、このマクロセル部をＣＡＤを使用して任意に組み合
わせて構成するもので、ゲートアレイ方式に比べて設計
ＴＡＴが長くなるが、ＣＰＵやメモリ等の大規模なマク
ロセル部を設計しやすいという長所がある。
【０００４】エンベッテドアレイ方式は、ゲートアレイ
方式とスタンダードセル方式の双方の長所を取り入れた
もので、ゲートアレイのランダムロジック部に、スタン
ダードセルのマクロセル部を埋め込んだ構造である。そ
して、このようなＡＳＩＣの設計においては、回路中の
信号線を電源電位や接地電位に固定するために、電源配
線が必要であり、例えば、特開平８−１２５０２５号公
報には、ＡＳＩＣマイコンの設計において、マクロセル
部としてのマイコンコアを取り囲むようにリング状に電
源電位線と接地電位線とを設けている。
【０００５】
【発明が解決しようとする課題】クロック信号に同期し
て複数のロジック回路を動作させる同期設計において
は、クロック信号が他の信号に比べて遷移回数が非常に
多いことや同期設計により同時に動作するように設計さ
れることなどから、電源配線に瞬時に大きな電流が流れ
るため、電源配線に電圧降下が生じやすい。従来例にあ
っては、電源配線に電圧降下が発生した場合、ロジック
回路内で処理されるデータ信号にノイズ、波形なまり、
遅延劣化等が発生し、誤動作の原因となる問題がある。
【０００６】本発明は、斯かる問題点に鑑み、その目的
とするところは、電源電圧の変動に起因する誤動作の発
生を極力抑制することのできる半導体集積回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】請求項１の半導体集積回
路は、クロック入力回路専用の電源配線を有することを
その要旨とする。請求項２の半導体集積回路は、クロッ
ク入力回路を含むロジック回路と、前記クロック入力回
路にのみ接続された第１の電源配線と、前記ロジック回
路における前記クロック入力回路以外の回路に接続され
た第２の電源配線とを具備したことをその要旨とする。
【０００８】請求項３の半導体集積回路は、クロック入
力回路を含む複数のロジック回路と、前記各ロジック回
路のクロック入力回路にのみ共通接続された第１の電源
配線と、前記各ロジック回路における前記クロック入力
回路以外の回路に共通接続された第２の電源配線とを具
備したことをその要旨とする。請求項４の半導体集積回
路は、請求項２又は３に記載の発明において、前記第１
の電源配線に外部から電源電圧を供給する第１の入力端
子と、前記第２の電源配線に外部から電源電圧を供給す
る第２の入力端子とを共通化したことをその要旨とす
る。
【０００９】請求項５の半導体集積回路は、請求項２又
は３に記載の発明において、前記第１の電源配線に外部
から電源電圧を供給する第１の入力端子と、前記第２の
電源配線に外部から電源電圧を供給する第２の入力端子
とをそれぞれ独立して設けたことをその要旨とする。請
求項６の半導体集積回路は、請求項２乃至５のいずれか
１項に記載の発明において、前記第１の電源配線が、第
１の高電位側電源配線と第１の低電位側電源配線とを含
み、前記第２の電源配線が、第２の高電位側電源配線と
第２の低電位側電源配線とを含むことをその要旨とす
る。
【００１０】請求項７の半導体集積回路は、請求項２乃
至６のいずれか１項に記載の発明において、前記ロジッ
ク回路は、スタンダードセル方式又はゲートアレイ方式
の基本セルを用いて構成されることをその要旨とする。
請求項８の半導体集積回路は、請求項２乃至７のいずれ
か１項に記載の発明において、前記第１の電源配線を、
前記第２の電源配線よりも太くしたことをその要旨とす
る。
【００１１】
【発明の実施の形態】（第１実施形態）本発明を具体化
した第１の実施形態を図面に基づいて説明する。図１
は、本第１実施形態に係る半導体集積回路１の全体構成
の概略を示すブロック回路図である。図１において、半
導体集積回路１は、外部電源から電源電圧ＶＤＤを入力
するための第１の入力端子２および第２の入力端子３
と、外部電源から電源電圧ＶＳＳを入力するための第３
の入力端子４と、クロック信号を入力するためのクロッ
ク入力端子５とを備えている。尚、図１では、第１の入
力端子２と第２の入力端子３とを共通化している。
【００１２】また、半導体集積回路１の内部には、クロ
ック信号に同期して動作するよう同期設計された複数の
ロジック回路６…と、第１の入力端子２から各ロジック
回路６…の後述するクロック信号反転回路に電源電圧Ｖ
ＤＤを供給するための第１の電源配線７と、第２の入力
端子３から各ロジック回路６…に電源電圧ＶＤＤを供給
するための第２の電源配線８と、第３の入力端子４から
各ロジック回路６…に電源電圧ＶＳＳを供給するための
第３の電源配線９と、クロック入力端子５から各ロジッ
ク回路６…にクロック信号ＣＫを入力するためのクロッ
ク入力配線１０とを備えている。
【００１３】ロジック回路６…は、例えば、図２に示す
ような遅延型フリップフロップ回路（Delayed Flip Flo
p：ＤＦＦ回路）を含む。図２において、ＤＦＦ回路
は、２段のラッチ回路１１，１２と、クロック信号反転
回路１３とからなる。ラッチ回路１１は、インバータ１
４、ＮＡＮＤ回路１５及びトランスファーゲート１６か
らなる。ラッチ回路１２は、インバータ１７、ＮＡＮＤ
回路１８及びトランスファーゲート１９からなり、この
最終段のラッチ回路１２から信号Ｑとその反転信号ＱＮ
が出力される。
【００１４】入力端子Ｄとラッチ回路１１との間及びラ
ッチ回路１１とラッチ回路１２との間は、それぞれトラ
ンスファーゲート２０，２１によって開閉される。各ト
ランスファーゲート１６，１９，２０，２１は、クロッ
ク信号ＣＫとクロック信号反転回路１３の出力ＣＫＮに
よって開閉される。クロック信号反転回路１３は、イン
バータ２２により構成され、クロック信号ＣＫの反転信
号ＣＫＮを出力する。このクロック信号反転回路１３
は、クロック信号ＣＫが遷移することで必ず動作する回
路であり、本発明における「クロック入力回路」に相当
する。一方、ラッチ回路１１，１２は、クロック信号Ｃ
Ｋが遷移しても入力端子Ｄから反転データが入力されな
い限り動作しない回路であり、本発明における「ロジッ
ク回路におけるクロック入力回路以外の回路」に相当す
る。
【００１５】そして、本第１実施形態では、上述したと
おり、第１の電源配線７には、クロック信号反転回路１
３のみを接続し、その他のラッチ回路１１，１２は第２
の電源配線８に接続している。尚、第３の電源配線９に
は、ラッチ回路１１，１２とクロック信号反転回路１３
とを共通接続している。ここで、ロジック回路６…は、
ゲートアレイ方式（マスタスライス方式）を用いて設計
されている。図３はロジック回路６…を構成するための
ゲートアレイ方式の基本セル３０の構造を示したもので
ある。
【００１６】この基本セル３０は、方形状のセル基板３
１と、このセル基板３１の上部約３分の１の面積を占め
る第１デバイス領域３２と、セル基板３１の左下約４分
の１の面積を占める第２デバイス領域３３と、セル基板
３１の右下約３分の１の面積を占める第３デバイス領域
３４と、第１デバイス領域３２と第３デバイス領域３４
との間の空隙部に設けられた配線パターン３５とから構
成されている。
【００１７】前記第１デバイス領域３２には、第１Ｐ型
トランジスタ群３６と第１Ｎ型トランジスタ群３７とが
設けられ、第１Ｐ型トランジスタ群３６のＰ型トランジ
スタと第１Ｎ型トランジスタ群３７のＮ型トランジスタ
とは、それぞれ１対１の関係で第１ゲート電極３８又は
第２ゲート電極３９を共有している。前記第２デバイス
領域３３には、第２Ｐ型トランジスタ群４０と第２Ｎ型
トランジスタ群４１とが設けられ、第２Ｐ型トランジス
タ群４０のＰ型トランジスタと第２Ｎ型トランジスタ群
４１のＮ型トランジスタとは、それぞれ１対１の関係で
第３ゲート電極４２、第４ゲート電極４３又は第５ゲー
ト電極４４を共有している。
【００１８】前記第３デバイス領域３４には、第３Ｐ型
トランジスタ群４５と第３Ｎ型トランジスタ群４６とが
設けられている。そして、本第１実施形態における基本
セル３０にあっては、セル基板３１上の第１，第２，第
３Ｐ型トランジスタ群３６，４０，４５のサイズを異な
らせ、且つ、第１，第２，第３Ｎ型トランジスタ群３
７，４１，４６のサイズを異ならせている。具体的に
は、Ｐ型トランジスタ群においては第１Ｐ型トランジス
タ群３６のサイズをもっとも大きくし、第２Ｐ型トラン
ジスタ群４０と第３Ｐ型トランジスタ群４５とは同じサ
イズに設定している。また、Ｎ型トランジスタ群におい
ては第１Ｎ型トランジスタ群３７のサイズをもっとも大
きくし、第２Ｎ型トランジスタ群４１と第３Ｎ型トラン
ジスタ群４６とは同じサイズに設定している。
【００１９】基本セル３０は半導体基板上にマトリック
ス状に配置される。この際、互いに隣接する基本セル３
０はミラー配置される。図４は、図３に示す基本セル３
０を用いて、図２に示すロジック回路を構成した場合の
実体回路図であり、図面を分かり易くするために、各ト
ランジスタを接続する配線はを太い実線で表している。
また、各トランジスタを接続する配線は金属配線層の１
層目に形成されている。図中の■印はコンタクト部を示
している。
【００２０】基本セル３０は左右にミラー配置されてお
り、大きな駆動能力を要するインバータ１４やＮＡＮＤ
回路１８には、第１デバイス領域３２の大きなサイズの
トランジスタを選定し、これらの回路よりも小さな駆動
能力でよいＮＡＮＤ回路１５，インバータ１７，トラン
スファーゲート１６，１９〜２１，クロック信号反転回
路１３には、第２デバイス領域３３および第３デバイス
領域５の小さなサイズのトランジスタを選定し、ロジッ
ク回路６を構成するように各トランジスタを相互に接続
する。
【００２１】また、セル基板３１の下端部には図の左右
方向に延びるように第３の電源配線（ＶＳＳ）９が設け
られ、ミラー配置されたセル基板３１の両側端部には図
の上下方向に延びるように第２の電源配線（ＶＤＤ）８
が設けられ、ミラー配置されたセル基板３１の中央部に
は図の上下方向に延びるように第１の電源配線（ＶＤ
Ｄ）７が設けられている。第３の電源配線９は金属配線
層の１層目に設けられ、第２の電源配線８および第１の
電源配線７は金属配線層の２層目に設けられている。第
１の電源配線７は、第２の電源配線８の約１．４倍の幅
（太さ）を有する。更に、右方の基本セル３０の側端部
には図の上下方向に延びるように金属配線層の２層目に
垂直配線４７が設けられ、同垂直配線４７は１層の第３
の電源配線９に接続されている。
【００２２】本第１実施形態における半導体集積回路１
にあっては、以下のとおりの作用効果を奏することがで
きる。 （１）ロジック回路６…において、第１の電源配線７に
は、クロック信号反転回路１７のみを接続し、その他の
ラッチ回路１１，１６は第２の電源配線８に接続してい
る。この場合、第１の電源配線に大きな電圧降下が発生
しても、その悪影響が第２の電源配線に及ぶことはな
く、ラッチ回路１１，１６内で処理されるデータ信号に
ノイズ、波形なまり、遅延劣化等が発生することを防止
し、誤動作を未然に防ぐことができる。
【００２３】（２）第３の電源配線９は金属配線層の１
層目に設けられ、第２の電源配線８および第１の電源配
線７は金属配線層の２層目に設けられているので、各電
源配線に対する結線の自由度が向上する。 （３）第２の電源配線８の幅は、回路全体の省面積化の
観点から必要最小限の線幅が望ましいが、瞬時に大電流
が流れる第１の電源配線７の線幅は、第２の電源配線８
の線幅よりも広くしている。その結果、第１の電源配線
７の配線抵抗が低下するので、電圧降下の値をより小さ
くすることができる。
【００２４】（４）第１の入力端子２と第２の入力端子
３とを共通化したので、外部ピンのピン数を削減するこ
とができる。 （第２実施形態）本発明を具体化した第２の実施形態を
図面に基づいて説明する。但し、第１実施形態と同様の
構成部材には同じ符号を用い、その詳細な説明を省略す
る。
【００２５】図５は、本第２実施形態に係る半導体集積
回路５１の全体構成の概略を示すブロック回路図、図６
はその要部の詳細回路図である。本第２実施形態の半導
体集積回路５１が第１実施形態の半導体集積回路１と異
なるのは、外部電源から電源電圧ＶＳＳを入力するため
の第４の入力端子５２と、第４の入力端子５２から各ロ
ジック回路６…に電源電圧ＶＳＳを供給するための第４
の電源配線５３とを追加したことにある。尚、第４の電
源配線５３は、第３の電源配線９と等しい線幅（太さ）
を有するが、第１実施形態と同様に、第４の電源配線５
３の線幅を第３の電源配線９よりも大きくしても良い。
また、本第２実施形態では、第３の入力端子４と第４の
入力端子５２とを共通化している。
【００２６】そして、ロジック回路６…において、第１
の電源配線７および第４の電源配線５３には、クロック
信号反転回路１３のみを接続し、第２の電源配線８およ
び第３の電源配線９にはラッチ回路１１，１２を接続し
ている。尚、この場合、第１の電源配線７が本発明にお
ける「第１の高電位側電源配線」に相当し、第４の電源
配線５３が本発明における「第１の低電位側電源配線」
に相当し、第２の電源配線８が本発明における「第２の
高電位側電源配線」に相当し、第３の電源配線９が本発
明における「第２の低電位側電源配線」に相当する。
【００２７】本第２実施形態にあっては、第１実施形態
の作用効果に加えて、以下のとおりの作用効果を奏する
ことができる。 （５）ＶＳＳ電源配線である第４の電源配線５３を第３
の電源配線９に対して独立して設け、第４の電源配線５
３をクロック信号反転回路１３のみを接続しているの
で、第４の電源配線５３に生じる電位変動の悪影響がラ
ッチ回路１１，１２に及ぶことを防止することができ、
ラッチ回路１１，１２の誤動作をより強固に防止するこ
とができる。
【００２８】（６）第３の入力端子４と第４の入力端子
５２とを共通化したので、外部ピンのピン数を削減する
ことができる。 （第３実施形態）本発明を具体化した第３の実施形態を
図面に基づいて説明する。本第３実施形態のが第２実施
形態の半導体集積回路５１と異なるのは、ロジック回路
６…をスタンダードセル方式で設計したことのみであ
り、その他の構成は同一である。
【００２９】図７は、スタンダードセル方式を用いて、
図２に示すロジック回路６…を構成した場合の実体回路
図であり、セル基板６１の上縁部に、第１の電源配線７
と第２の電源配線８とが配置され、下縁部に第３の電源
配線９と第４の電源配線５３とが配置されている。第１
の電源配線７、第４の電源配線５３、第２の電源配線８
および第３の電源配線９は、全て金属配線層の１層目に
設けられている。
【００３０】尚、上記実施形態は以下のように変更して
もよく、その場合でも同様の作用効果を得ることができ
る。 （１）外部電源から電源電圧ＶＤＤを入力するための第
１の入力端子２と第２の入力端子３とを共通化せずに、
それぞれ独立して設ける。これにより、電圧降下耐性を
更に向上させることができる。
【００３１】（２）外部電源から電源電圧ＶＳＳを入力
するための第３の入力端子４と第４の入力端子５２とを
共通化せずに、それぞれ独立して設ける。これにより、
電圧降下耐性を更に向上させることができる。 （３）クロック信号ＣＫが遷移することで必ず動作する
回路として、クロック信号反転回路１３以外に、クロッ
ク信号増幅回路やクロック信号制御回路を用いる。
【００３２】（４）ＤＦＦ回路に代えてラッチ回路を用
いる。
【００３３】
【発明の効果】以上詳述したように本発明にあっては、
電源電圧の変動に起因する誤動作の発生を極力抑制する
ことのできる半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体集積回路
のブロック図である。
【図２】本発明の第１実施形態におけるロジック回路部
の詳細回路図である。
【図３】本発明の第１実施形態におけるゲートアレイ方
式の基本セルの構造を示した平面図である。
【図４】図３に示す基本セルを用いてＤＦＦ回路を構成
した場合の実体回路図である。
【図５】本発明の第２実施形態における半導体集積回路
のブロック図である。
【図６】本発明の第２実施形態におけるロジック回路部
の詳細回路図である。
【図７】本発明の第３実施形態においてスタンダードセ
ル方式を用いてＤＦＦ回路を構成した場合の実体回路図
である。
【符号の説明】
１ ，５１ 半導体集積回路 ２ 第１の入力端子 ３ 第２の入力端子 ４ 第３の入力端子 ５ クロック入力端子 ６ ロジック回路 ７ 第１の電源配線 ８ 第２の電源配線 ９ 第３の電源配線 １０ クロック入力配線 １１，１２ ラッチ回路 １３ クロック信号反転回路 ５２ 第４の入力端子 ５３ 第４の電源配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BE02 BE07 BH01 BH19 CA04 CD02 CD06 EZ20 5F064 AA03 AA04 BB05 BB07 DD16 EE09 EE16 EE22 EE42 EE45 EE52 EE54

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 クロック入力回路専用の電源配線を有す
    ることを特徴とした半導体集積回路。
  2. 【請求項２】 クロック入力回路を含むロジック回路
    と、前記クロック入力回路にのみ接続された第１の電源
    配線と、前記ロジック回路における前記クロック入力回
    路以外の回路に接続された第２の電源配線とを具備した
    ことを特徴とする半導体集積回路。
  3. 【請求項３】 クロック入力回路を含む複数のロジック
    回路と、前記各ロジック回路のクロック入力回路にのみ
    共通接続された第１の電源配線と、前記各ロジック回路
    における前記クロック入力回路以外の回路に共通接続さ
    れた第２の電源配線とを具備したことを特徴とする半導
    体集積回路。
  4. 【請求項４】 前記第１の電源配線に外部から電源電圧
    を供給する第１の入力端子と、前記第２の電源配線に外
    部から電源電圧を供給する第２の入力端子とを共通化し
    たことを特徴とする請求項２又は３に記載の半導体集積
    回路。
  5. 【請求項５】 前記第１の電源配線に外部から電源電圧
    を供給する第１の入力端子と、前記第２の電源配線に外
    部から電源電圧を供給する第２の入力端子とをそれぞれ
    独立して設けたことを特徴とする請求項２又は３に記載
    の半導体集積回路。
  6. 【請求項６】 前記第１の電源配線が、第１の高電位側
    電源配線と第１の低電位側電源配線とを含み、前記第２
    の電源配線が、第２の高電位側電源配線と第２の低電位
    側電源配線とを含むことを特徴とした請求項２乃至５の
    いずれか１項に記載の半導体集積回路。
  7. 【請求項７】 前記ロジック回路は、スタンダードセル
    方式又はゲートアレイ方式の基本セルを用いて構成され
    ることを特徴とする請求項２乃至６のいずれか１項に記
    載の半導体集積回路。
  8. 【請求項８】 前記第１の電源配線を、前記第２の電源
    配線よりも太くしたことを特徴とした請求項２乃至７の
    いずれか１項に記載の半導体集積回路。
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