JP2002026134A - 半導体集積回路の製造方法及びこの方法により製造した半導体集積回路 - Google Patents
半導体集積回路の製造方法及びこの方法により製造した半導体集積回路Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】
【課題】 試作品の動作チェック後に１つのマスクを変
更するのみで、トランジスタのサイズを小さく抑えるこ
とができる半導体集積回路を提供する。 【解決手段】 試作用の半導体基板１５におけるフィー
ルド酸化膜１７に囲まれた所定領域（実線部分と破線部
分から成る領域）にトランジスタの不純物拡散領域１６
Ｐ、１６Ｎを形成して半導体集積回路を試作し、検査す
る。試作された半導体集積回路が所望の動作をした場合
に、出荷用の半導体基板１５におけるフィールド酸化膜
１７に囲まれた所定領域（実線部分のみから成る領域）
にトランジスタの不純物拡散領域１６Ｐ、１６Ｎを形成
して出荷用の半導体集積回路を製造する。
更するのみで、トランジスタのサイズを小さく抑えるこ
とができる半導体集積回路を提供する。 【解決手段】 試作用の半導体基板１５におけるフィー
ルド酸化膜１７に囲まれた所定領域（実線部分と破線部
分から成る領域）にトランジスタの不純物拡散領域１６
Ｐ、１６Ｎを形成して半導体集積回路を試作し、検査す
る。試作された半導体集積回路が所望の動作をした場合
に、出荷用の半導体基板１５におけるフィールド酸化膜
１７に囲まれた所定領域（実線部分のみから成る領域）
にトランジスタの不純物拡散領域１６Ｐ、１６Ｎを形成
して出荷用の半導体集積回路を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には半導体
集積回路を製造する方法、及び、この方法により製造し
た半導体集積回路に関し、特に、受注先の仕様に合わせ
て設計される論理回路を含むゲートアレイやエンベデッ
ドアレイ等の半導体集積回路に関する。
集積回路を製造する方法、及び、この方法により製造し
た半導体集積回路に関し、特に、受注先の仕様に合わせ
て設計される論理回路を含むゲートアレイやエンベデッ
ドアレイ等の半導体集積回路に関する。
【０００２】
【従来の技術】受注先の仕様に柔軟に対応するために、
ゲートアレイやエンベデッドアレイ等の半導体集積回路
（ＩＣ）が多く用いられている。一般的に、このような
ＩＣに含まれている多数のトランジスタは、一定の配列
ピッチで配列されたベーシックセル内に、同一形状のソ
ース・ドレイン領域を有している。従って、これらのト
ランジスタの中には、必要な駆動能力を得るためのサイ
ズよりもソース・ドレイン領域の大きいトランジスタが
数多く存在することになる。ところが、トランジスタの
サイズが大きいと、トランジスタの入力容量も大きくな
ってしまう。このような大きな入力容量は、大きな電流
が流れる要因ともなり、大きなノイズの発生や大電力消
費を招くおそれもある。従って、入力容量や消費電力を
低減するためには、それぞれのトランジスタのサイズを
必要最小限に抑えることが望ましい。
ゲートアレイやエンベデッドアレイ等の半導体集積回路
（ＩＣ）が多く用いられている。一般的に、このような
ＩＣに含まれている多数のトランジスタは、一定の配列
ピッチで配列されたベーシックセル内に、同一形状のソ
ース・ドレイン領域を有している。従って、これらのト
ランジスタの中には、必要な駆動能力を得るためのサイ
ズよりもソース・ドレイン領域の大きいトランジスタが
数多く存在することになる。ところが、トランジスタの
サイズが大きいと、トランジスタの入力容量も大きくな
ってしまう。このような大きな入力容量は、大きな電流
が流れる要因ともなり、大きなノイズの発生や大電力消
費を招くおそれもある。従って、入力容量や消費電力を
低減するためには、それぞれのトランジスタのサイズを
必要最小限に抑えることが望ましい。
【０００３】例えば、入力されるクロック信号に同期し
て動作する大規模な論理回路が、ＩＣ内に構成されるこ
とがある。このような論理回路においては、入力される
クロック信号を分岐するために多数のバッファ回路を組
み合わせて構成されるクロックツリー回路や、分岐され
たクロック信号に同期して動作する多数のフリップフロ
ップ回路を含むレジスタ回路等が含まれる。
て動作する大規模な論理回路が、ＩＣ内に構成されるこ
とがある。このような論理回路においては、入力される
クロック信号を分岐するために多数のバッファ回路を組
み合わせて構成されるクロックツリー回路や、分岐され
たクロック信号に同期して動作する多数のフリップフロ
ップ回路を含むレジスタ回路等が含まれる。
【０００４】図８は、このようなクロックツリー回路の
回路構成の一例を示す回路図である。このクロックツリ
ー回路１００は、複数段のバッファ回路（図８において
は４段のバッファ回路１０１、１０２、１０３、１０
４）を組み合わせて構成された組み合わせ論理回路であ
る。これらのバッファセル１０１、１０２、１０３、１
０４は、先端から末端に亘り樹形状に配置接続されてい
る。即ち、クロックツリー回路１００は、入力されるク
ロック信号を同相の複数のクロック信号（図８において
は６４個のクロック信号）に分岐して出力する。
回路構成の一例を示す回路図である。このクロックツリ
ー回路１００は、複数段のバッファ回路（図８において
は４段のバッファ回路１０１、１０２、１０３、１０
４）を組み合わせて構成された組み合わせ論理回路であ
る。これらのバッファセル１０１、１０２、１０３、１
０４は、先端から末端に亘り樹形状に配置接続されてい
る。即ち、クロックツリー回路１００は、入力されるク
ロック信号を同相の複数のクロック信号（図８において
は６４個のクロック信号）に分岐して出力する。
【０００５】これらのクロックツリー回路やレジスタ回
路等は、クロック信号が入力されるトランジスタを含ん
でいる。トランジスタのゲート・ドレイン間、ゲート・
ソース間、ソース・ドレイン間には、一定の寄生容量
（回路部品として回路図に現れない容量）が存在する。
これらの内のゲート・ドレイン間とゲート・ソース間の
寄生容量がトランジスタの入力容量となる。従って、並
列に接続されるトランジスタの数が大きい回路は、大き
な入力容量を有することとなる。
路等は、クロック信号が入力されるトランジスタを含ん
でいる。トランジスタのゲート・ドレイン間、ゲート・
ソース間、ソース・ドレイン間には、一定の寄生容量
（回路部品として回路図に現れない容量）が存在する。
これらの内のゲート・ドレイン間とゲート・ソース間の
寄生容量がトランジスタの入力容量となる。従って、並
列に接続されるトランジスタの数が大きい回路は、大き
な入力容量を有することとなる。
【０００６】一般に、クロックツリー回路のように、多
数のトランジスタや長い配線が出力に接続される組み合
わせ論理回路には、駆動力の大きいトランジスタが必要
である。一方、クロックツリー回路であってもその最終
段のバッファ回路や、レジスタ回路等の順序論理回路の
回路内部への出力回路のように、少数のトランジスタや
短い配線が出力に接続される回路は、駆動力の小さいト
ランジスタで十分である。従って、これらのトランジス
タのソース・ドレイン領域のサイズが等しくなるように
レイアウトを設計してしまうと、後者のトランジスタの
入力容量が不必要に大きくなってしまうという問題があ
った。
数のトランジスタや長い配線が出力に接続される組み合
わせ論理回路には、駆動力の大きいトランジスタが必要
である。一方、クロックツリー回路であってもその最終
段のバッファ回路や、レジスタ回路等の順序論理回路の
回路内部への出力回路のように、少数のトランジスタや
短い配線が出力に接続される回路は、駆動力の小さいト
ランジスタで十分である。従って、これらのトランジス
タのソース・ドレイン領域のサイズが等しくなるように
レイアウトを設計してしまうと、後者のトランジスタの
入力容量が不必要に大きくなってしまうという問題があ
った。
【０００７】このため、トランジスタのサイズを必要最
小限に抑えて入力容量を低減した半導体集積回路が、日
本国特許出願公開公報（特開）平９−１９１０９５号に
開示されている。開示された半導体集積回路において
は、半導体基板上に形成される各トランジスタの不純物
拡散領域の領域（面積）を変更できるようになってい
る。即ち、各トランジスタに要求される必要最小限の駆
動能力に応じてそれぞれのトランジスタの不純物拡散領
域を形成した後、層間絶縁膜を形成し、層間絶縁膜の所
定位置に開口を形成し、さらに、この開口を通してゲー
ト電極や不純物拡散領域に電気的に接続される配線層を
形成している。
小限に抑えて入力容量を低減した半導体集積回路が、日
本国特許出願公開公報（特開）平９−１９１０９５号に
開示されている。開示された半導体集積回路において
は、半導体基板上に形成される各トランジスタの不純物
拡散領域の領域（面積）を変更できるようになってい
る。即ち、各トランジスタに要求される必要最小限の駆
動能力に応じてそれぞれのトランジスタの不純物拡散領
域を形成した後、層間絶縁膜を形成し、層間絶縁膜の所
定位置に開口を形成し、さらに、この開口を通してゲー
ト電極や不純物拡散領域に電気的に接続される配線層を
形成している。
【０００８】
【発明が解決しようとする課題】しかしながら、上記文
献によれば、各トランジスタのサイズに対応してフィー
ルド酸化膜を形成するためのマスクと不純物拡散領域を
形成するマスクを変更しなければならず、設計が大変で
ある。また、設計変更に対応するのも大変である。
献によれば、各トランジスタのサイズに対応してフィー
ルド酸化膜を形成するためのマスクと不純物拡散領域を
形成するマスクを変更しなければならず、設計が大変で
ある。また、設計変更に対応するのも大変である。
【０００９】本発明は、上記事情に鑑みて為されたもの
であり、試作品の動作チェック後に１つのマスクを変更
するのみで、トランジスタのサイズを小さく抑えること
ができる半導体集積回路の製造方法、及び、この製造方
法により製造した半導体集積回路を提供することを目的
とする。
であり、試作品の動作チェック後に１つのマスクを変更
するのみで、トランジスタのサイズを小さく抑えること
ができる半導体集積回路の製造方法、及び、この製造方
法により製造した半導体集積回路を提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の観点による半導体集積回路の製造方
法は、トランジスタを有する論理回路を含む半導体集積
回路を製造する方法であって、設計された半導体集積回
路が正確に動作するか否かの確認に用いる試作用の半導
体集積回路を製造するために、半導体基板の所定領域に
第１の面積を有するフィールド酸化膜を形成する工程
と、試作用の半導体基板の所定領域にトランジスタのゲ
ート絶縁膜及びゲート電極を形成する工程と、試作用の
半導体基板におけるフィールド酸化膜に囲まれた所定領
域にトランジスタの不純物拡散領域を形成する工程と、
少なくともゲート電極及び不純物拡散領域を覆うように
層間絶縁膜を形成する工程と、層間絶縁膜の所定位置に
開口を形成する工程と、開口を通してゲート電極や不純
物拡散領域に電気的に接続される配線層を形成する工程
と、試作用の半導体集積回路の動作を検査する工程と、
試作用の半導体集積回路が所望の動作をした場合に、新
たな半導体基板の所定領域に第１の面積よりも大きい第
２の面積を有するフィールド酸化膜を形成する工程と、
新たな半導体基板の所定領域にトランジスタのゲート絶
縁膜及びゲート電極を形成する工程と、新たな半導体基
板におけるフィールド酸化膜に囲まれた所定領域にトラ
ンジスタの不純物拡散領域を形成する工程と、少なくと
もゲート電極及び不純物拡散領域を覆うように層間絶縁
膜を形成する工程と、層間絶縁膜の所定位置に開口を形
成する工程と、開口を通してゲート電極や不純物拡散領
域に電気的に接続される配線層を形成する工程とを具備
する。
め、本発明の第１の観点による半導体集積回路の製造方
法は、トランジスタを有する論理回路を含む半導体集積
回路を製造する方法であって、設計された半導体集積回
路が正確に動作するか否かの確認に用いる試作用の半導
体集積回路を製造するために、半導体基板の所定領域に
第１の面積を有するフィールド酸化膜を形成する工程
と、試作用の半導体基板の所定領域にトランジスタのゲ
ート絶縁膜及びゲート電極を形成する工程と、試作用の
半導体基板におけるフィールド酸化膜に囲まれた所定領
域にトランジスタの不純物拡散領域を形成する工程と、
少なくともゲート電極及び不純物拡散領域を覆うように
層間絶縁膜を形成する工程と、層間絶縁膜の所定位置に
開口を形成する工程と、開口を通してゲート電極や不純
物拡散領域に電気的に接続される配線層を形成する工程
と、試作用の半導体集積回路の動作を検査する工程と、
試作用の半導体集積回路が所望の動作をした場合に、新
たな半導体基板の所定領域に第１の面積よりも大きい第
２の面積を有するフィールド酸化膜を形成する工程と、
新たな半導体基板の所定領域にトランジスタのゲート絶
縁膜及びゲート電極を形成する工程と、新たな半導体基
板におけるフィールド酸化膜に囲まれた所定領域にトラ
ンジスタの不純物拡散領域を形成する工程と、少なくと
もゲート電極及び不純物拡散領域を覆うように層間絶縁
膜を形成する工程と、層間絶縁膜の所定位置に開口を形
成する工程と、開口を通してゲート電極や不純物拡散領
域に電気的に接続される配線層を形成する工程とを具備
する。
【００１１】また、本発明の第２の観点による半導体集
積回路の製造方法は、トランジスタを有する論理回路を
含む半導体集積回路を製造する方法であって、設計され
た半導体集積回路が正確に動作するか否かの確認に用い
る試作用の半導体集積回路の製造に適するフィールドマ
スク（試作用フィールドマスク）を製作する工程と、試
作用フィールドマスクを用いて半導体基板の所定領域に
フィールド酸化膜を形成する工程と、試作用の半導体基
板の所定領域にトランジスタのゲート絶縁膜及びゲート
電極を形成する工程と、試作用の半導体基板におけるフ
ィールド酸化膜に囲まれた所定領域にトランジスタの不
純物拡散領域を形成する工程と、少なくともゲート電極
及び不純物拡散領域を覆うように層間絶縁膜を形成する
工程と、層間絶縁膜の所定位置に開口を形成する工程
と、開口を通してゲート電極や不純物拡散領域に電気的
に接続される配線層を形成する工程と、試作用の半導体
集積回路の動作を検査する工程と、検査工程の結果に従
って、出荷用の半導体集積回路の製造に適するフィール
ドマスク（出荷用フィールドマスク）を製作する工程
と、出荷用フィールドマスクを用いて、新たな半導体基
板の所定領域にフィールド酸化膜を形成する工程と、新
たな半導体基板の所定領域にトランジスタのゲート絶縁
膜及びゲート電極を形成する工程と、新たな半導体基板
におけるフィールド酸化膜に囲まれた所定領域にトラン
ジスタの不純物拡散領域を形成する工程と、少なくとも
ゲート電極及び不純物拡散領域を覆うように層間絶縁膜
を形成する工程と、層間絶縁膜の所定位置に開口を形成
する工程と、開口を通してゲート電極や不純物拡散領域
に電気的に接続される配線層を形成する工程とを具備す
る。
積回路の製造方法は、トランジスタを有する論理回路を
含む半導体集積回路を製造する方法であって、設計され
た半導体集積回路が正確に動作するか否かの確認に用い
る試作用の半導体集積回路の製造に適するフィールドマ
スク（試作用フィールドマスク）を製作する工程と、試
作用フィールドマスクを用いて半導体基板の所定領域に
フィールド酸化膜を形成する工程と、試作用の半導体基
板の所定領域にトランジスタのゲート絶縁膜及びゲート
電極を形成する工程と、試作用の半導体基板におけるフ
ィールド酸化膜に囲まれた所定領域にトランジスタの不
純物拡散領域を形成する工程と、少なくともゲート電極
及び不純物拡散領域を覆うように層間絶縁膜を形成する
工程と、層間絶縁膜の所定位置に開口を形成する工程
と、開口を通してゲート電極や不純物拡散領域に電気的
に接続される配線層を形成する工程と、試作用の半導体
集積回路の動作を検査する工程と、検査工程の結果に従
って、出荷用の半導体集積回路の製造に適するフィール
ドマスク（出荷用フィールドマスク）を製作する工程
と、出荷用フィールドマスクを用いて、新たな半導体基
板の所定領域にフィールド酸化膜を形成する工程と、新
たな半導体基板の所定領域にトランジスタのゲート絶縁
膜及びゲート電極を形成する工程と、新たな半導体基板
におけるフィールド酸化膜に囲まれた所定領域にトラン
ジスタの不純物拡散領域を形成する工程と、少なくとも
ゲート電極及び不純物拡散領域を覆うように層間絶縁膜
を形成する工程と、層間絶縁膜の所定位置に開口を形成
する工程と、開口を通してゲート電極や不純物拡散領域
に電気的に接続される配線層を形成する工程とを具備す
る。
【００１２】ここで、上記論理回路が、入力されるクロ
ック信号を複数のクロック信号に分岐して出力するよう
に複数のバッファ回路を組み合わせて構成された組み合
わせ論理回路と、入力されるデータ信号を入力されるク
ロック信号に同期して保持するように複数のフリップフ
ロップ回路を組み合わせて構成された順序論理回路との
内の少なくとも１つを含む構成としても良い。また、フ
ィールド酸化膜、ゲート絶縁膜及びゲート電極、不純物
拡散領域、層間絶縁膜、開口、配線層のそれぞれの形成
工程がマスタースライス方式に従って順次行われても良
い。
ック信号を複数のクロック信号に分岐して出力するよう
に複数のバッファ回路を組み合わせて構成された組み合
わせ論理回路と、入力されるデータ信号を入力されるク
ロック信号に同期して保持するように複数のフリップフ
ロップ回路を組み合わせて構成された順序論理回路との
内の少なくとも１つを含む構成としても良い。また、フ
ィールド酸化膜、ゲート絶縁膜及びゲート電極、不純物
拡散領域、層間絶縁膜、開口、配線層のそれぞれの形成
工程がマスタースライス方式に従って順次行われても良
い。
【００１３】さらに、本発明に係る半導体集積回路は、
一定の配列ピッチで配列された複数のベーシックセルの
内の第１群のベーシックセルであって、第１の面積を有
するアクティブ領域を含む第１群のベーシックセルと、
複数のベーシックセルの内の第２群のベーシックセルで
あって、第１の面積よりも小さい第２の面積を有するア
クティブ領域を含む第２群のベーシックセルとを具備す
る。ここで、第１群のベーシックセルが組み合わせ論理
回路を構成し、第２群のベーシックセルが順序論理回路
を構成しても良い。
一定の配列ピッチで配列された複数のベーシックセルの
内の第１群のベーシックセルであって、第１の面積を有
するアクティブ領域を含む第１群のベーシックセルと、
複数のベーシックセルの内の第２群のベーシックセルで
あって、第１の面積よりも小さい第２の面積を有するア
クティブ領域を含む第２群のベーシックセルとを具備す
る。ここで、第１群のベーシックセルが組み合わせ論理
回路を構成し、第２群のベーシックセルが順序論理回路
を構成しても良い。
【００１４】本発明によれば、試作用の半導体集積回路
を製造して回路動作の検査を行い、試作用の半導体集積
回路が正確に動作した場合には、フィールドマスクのみ
を変更することによりトランジスタのサイズを必要最小
限に設定できる。従って、簡単な変更により、必要とさ
れる駆動能力に合わせてトランジスタの入力容量を低減
することができる。
を製造して回路動作の検査を行い、試作用の半導体集積
回路が正確に動作した場合には、フィールドマスクのみ
を変更することによりトランジスタのサイズを必要最小
限に設定できる。従って、簡単な変更により、必要とさ
れる駆動能力に合わせてトランジスタの入力容量を低減
することができる。
【００１５】
【発明の実施の形態】以下、添付図面を参照しつつ本発
明の実施の形態について説明する。図１に、本発明の一
実施形態に係る半導体集積回路の一部を拡大して示す。
この半導体集積回路１０は、受注先の仕様に合わせて設
計された論理回路を構成する複数のベーシックセル１１
と、電気信号の入出力用のバッファ回路を形成する複数
のバッファセル１２とから構成されている。バッファセ
ル１２は、一定の配置ピッチで格子状に配置されたベー
シックセル１１を囲むように、半導体集積回路１０の周
辺部に配置されている。尚、図１においては、ベーシッ
クセル１１がバッファセル１２よりも小さい正方形で示
されている。
明の実施の形態について説明する。図１に、本発明の一
実施形態に係る半導体集積回路の一部を拡大して示す。
この半導体集積回路１０は、受注先の仕様に合わせて設
計された論理回路を構成する複数のベーシックセル１１
と、電気信号の入出力用のバッファ回路を形成する複数
のバッファセル１２とから構成されている。バッファセ
ル１２は、一定の配置ピッチで格子状に配置されたベー
シックセル１１を囲むように、半導体集積回路１０の周
辺部に配置されている。尚、図１においては、ベーシッ
クセル１１がバッファセル１２よりも小さい正方形で示
されている。
【００１６】半導体集積回路１０における所望数のベー
シックセル１１には、例えば、図２に示すようなレジス
タ回路１３が形成される。このレジスタ回路１３は、複
数個（図２においては、その内の４個が示されている）
のＤ型フリップフロップ回路１４Ａ〜１４Ｄと、入出力
用のインバータ回路ＩＮＶ１、ＩＮＶ２とを含んでい
る。
シックセル１１には、例えば、図２に示すようなレジス
タ回路１３が形成される。このレジスタ回路１３は、複
数個（図２においては、その内の４個が示されている）
のＤ型フリップフロップ回路１４Ａ〜１４Ｄと、入出力
用のインバータ回路ＩＮＶ１、ＩＮＶ２とを含んでい
る。
【００１７】これらのＤ型フリップフロップ回路１４Ａ
〜１４Ｄは直列接続されており、データ信号が入力され
るデータ入力端子Ｄと、クロック信号ＣＬＫが入力され
るクロック入力端子Ｃと、データ信号を出力するデータ
出力端子Ｑとを有している。１段目のＤ型フリップフロ
ップ回路１４Ａのデータ入力端子Ｄは、インバータ回路
ＩＮＶ１の出力に接続されており、最下段目のＤ型フリ
ップフロップ回路１４Ｄのデータ出力端子Ｑは、インバ
ータＩＮＶ２の入力に接続されている。
〜１４Ｄは直列接続されており、データ信号が入力され
るデータ入力端子Ｄと、クロック信号ＣＬＫが入力され
るクロック入力端子Ｃと、データ信号を出力するデータ
出力端子Ｑとを有している。１段目のＤ型フリップフロ
ップ回路１４Ａのデータ入力端子Ｄは、インバータ回路
ＩＮＶ１の出力に接続されており、最下段目のＤ型フリ
ップフロップ回路１４Ｄのデータ出力端子Ｑは、インバ
ータＩＮＶ２の入力に接続されている。
【００１８】レジスタ回路１３は、データ信号の入出力
をシリアルイン・シリアルアウトにより行うシフトレジ
スタ回路である。即ち、インバータＩＮＶ１により反転
された後、１段目のＤ型フリップフロップ回路１４Ａの
データ入力端子Ｄに入力されるデータ信号を、各段のＤ
型フリップフロップ回路のそれぞれのクロック入力端子
Ｃにクロック信号が入力されるタイミングに同期して、
２段目のＤ型フリップフロップ回路１４Ｂから最下段目
のＤ型フリップフロップ回路１４Ｄへとシフトさせ、イ
ンバータＩＮＶ２により反転して出力する機能を有す
る。図８に示すクロックツリー回路の最終段のバッファ
回路１０４の内の１つから、所定数のＤ型フリップフロ
ップ回路のクロック入力端子Ｃにクロック信号が供給さ
れる。
をシリアルイン・シリアルアウトにより行うシフトレジ
スタ回路である。即ち、インバータＩＮＶ１により反転
された後、１段目のＤ型フリップフロップ回路１４Ａの
データ入力端子Ｄに入力されるデータ信号を、各段のＤ
型フリップフロップ回路のそれぞれのクロック入力端子
Ｃにクロック信号が入力されるタイミングに同期して、
２段目のＤ型フリップフロップ回路１４Ｂから最下段目
のＤ型フリップフロップ回路１４Ｄへとシフトさせ、イ
ンバータＩＮＶ２により反転して出力する機能を有す
る。図８に示すクロックツリー回路の最終段のバッファ
回路１０４の内の１つから、所定数のＤ型フリップフロ
ップ回路のクロック入力端子Ｃにクロック信号が供給さ
れる。
【００１９】図３は、このようなＤ型フリップフロップ
回路の回路構成の一例を示す回路図である。Ｄ型フリッ
プフロップ回路は、スイッチ回路を構成するトランジス
タＱ１〜Ｑ４と、インバータ回路ＩＮＶ３〜ＩＮＶ６と
を含んでいる。トランジスタＱ１、Ｑ３はＰチャネルＭ
ＯＳトランジスタであり、トランジスタＱ２、Ｑ４はＮ
チャネルＭＯＳトランジスタである。
回路の回路構成の一例を示す回路図である。Ｄ型フリッ
プフロップ回路は、スイッチ回路を構成するトランジス
タＱ１〜Ｑ４と、インバータ回路ＩＮＶ３〜ＩＮＶ６と
を含んでいる。トランジスタＱ１、Ｑ３はＰチャネルＭ
ＯＳトランジスタであり、トランジスタＱ２、Ｑ４はＮ
チャネルＭＯＳトランジスタである。
【００２０】トランジスタＱ１とトランジスタＱ２にお
いては、それぞれのソース又はドレイン同士が接続され
ている。同様に、トランジスタＱ３とトランジスタＱ４
においても、それぞれのソース又はドレイン同士が接続
されている。インバータ回路ＩＮＶ３は、トランジスタ
Ｑ１のゲートとトランジスタＱ４のゲートに反転クロッ
ク信号を供給し、一方、インバータ回路ＩＮＶ４は、ト
ランジスタＱ２のゲートとトランジスタＱ４のゲートに
クロック信号を供給する。また、インバータ回路ＩＮＶ
５の出力は、データ出力端子Ｑとインバータ回路ＩＮＶ
６の入力とに接続されている。
いては、それぞれのソース又はドレイン同士が接続され
ている。同様に、トランジスタＱ３とトランジスタＱ４
においても、それぞれのソース又はドレイン同士が接続
されている。インバータ回路ＩＮＶ３は、トランジスタ
Ｑ１のゲートとトランジスタＱ４のゲートに反転クロッ
ク信号を供給し、一方、インバータ回路ＩＮＶ４は、ト
ランジスタＱ２のゲートとトランジスタＱ４のゲートに
クロック信号を供給する。また、インバータ回路ＩＮＶ
５の出力は、データ出力端子Ｑとインバータ回路ＩＮＶ
６の入力とに接続されている。
【００２１】トランジスタＱ１及びトランジスタＱ２の
ソース・ドレインは、データ入力端子Ｄとインバータ回
路ＩＮＶ５の入力との間に接続されており、一方、トラ
ンジスタＱ３及びトランジスタＱ４のソース・ドレイン
は、インバータ回路ＩＮＶ６の出力とインバータ回路Ｉ
ＮＶ５の入力との間に接続されている。
ソース・ドレインは、データ入力端子Ｄとインバータ回
路ＩＮＶ５の入力との間に接続されており、一方、トラ
ンジスタＱ３及びトランジスタＱ４のソース・ドレイン
は、インバータ回路ＩＮＶ６の出力とインバータ回路Ｉ
ＮＶ５の入力との間に接続されている。
【００２２】図４は、Ｄ型フリップフロップ回路に含ま
れる２段のインバータ回路ＩＮＶ３、ＩＮＶ４の回路構
成の一例を示す回路図である。インバータ回路ＩＮＶ３
においては、ＰチャネルＭＯＳ型のトランジスタＱ５と
ＮチャネルＭＯＳ型のトランジスタＱ６とが相補的に接
続されて構成されており、同様に、インバータ回路ＩＮ
Ｖ４においては、ＰチャネルＭＯＳ型のトランジスタＱ
７とＮチャネルＭＯＳ型のトランジスタＱ８とが相補的
に接続されて構成されている。トランジスタＱ５及びト
ランジスタＱ７のそれぞれのソースは、高電位側の電源
電圧ＶDDに至る配線に接続されており、一方、トランジ
スタＱ６及びトランジスタＱ８のそれぞれのソースは、
低電位側の電源電圧ＶSSに至る配線に接続されている。
即ち、インバータ回路ＩＮＶ３、ＩＮＶ４はＣＭＯＳ型
回路である。なお、電源電圧ＶDD、電源電圧ＶSSの内の
一方をアース電位とするのが一般的である。
れる２段のインバータ回路ＩＮＶ３、ＩＮＶ４の回路構
成の一例を示す回路図である。インバータ回路ＩＮＶ３
においては、ＰチャネルＭＯＳ型のトランジスタＱ５と
ＮチャネルＭＯＳ型のトランジスタＱ６とが相補的に接
続されて構成されており、同様に、インバータ回路ＩＮ
Ｖ４においては、ＰチャネルＭＯＳ型のトランジスタＱ
７とＮチャネルＭＯＳ型のトランジスタＱ８とが相補的
に接続されて構成されている。トランジスタＱ５及びト
ランジスタＱ７のそれぞれのソースは、高電位側の電源
電圧ＶDDに至る配線に接続されており、一方、トランジ
スタＱ６及びトランジスタＱ８のそれぞれのソースは、
低電位側の電源電圧ＶSSに至る配線に接続されている。
即ち、インバータ回路ＩＮＶ３、ＩＮＶ４はＣＭＯＳ型
回路である。なお、電源電圧ＶDD、電源電圧ＶSSの内の
一方をアース電位とするのが一般的である。
【００２３】トランジスタＱ５及びトランジスタＱ６の
ゲートは入力端子を構成し、トランジスタＱ５及びトラ
ンジスタＱ６のドレインは、トランジスタＱ７及びトラ
ンジスタＱ８のゲートに接続されている。尚、トランジ
スタＱ５及びトランジスタＱ６のドレインからは、出力
端子ａが分岐されている。また、トランジスタＱ７及び
トランジスタＱ８のドレインは、出力端子ｂを構成して
いる。
ゲートは入力端子を構成し、トランジスタＱ５及びトラ
ンジスタＱ６のドレインは、トランジスタＱ７及びトラ
ンジスタＱ８のゲートに接続されている。尚、トランジ
スタＱ５及びトランジスタＱ６のドレインからは、出力
端子ａが分岐されている。また、トランジスタＱ７及び
トランジスタＱ８のドレインは、出力端子ｂを構成して
いる。
【００２４】次に、図５から図７を参照しつつ本実施形
態に係る半導体集積回路の製造方法を説明する。図７の
（Ａ）に示すように、本実施形態に係る半導体集積回路
の製造プロセスは、半導体集積回路を試作するステップ
Ｓ１と、試作された半導体集積回路の動作を検査するス
テップＳ２と、出荷用の半導体集積回路を製造するステ
ップＳ３とに大別される。
態に係る半導体集積回路の製造方法を説明する。図７の
（Ａ）に示すように、本実施形態に係る半導体集積回路
の製造プロセスは、半導体集積回路を試作するステップ
Ｓ１と、試作された半導体集積回路の動作を検査するス
テップＳ２と、出荷用の半導体集積回路を製造するステ
ップＳ３とに大別される。
【００２５】試作ステップＳ１において、トランジスタ
のサイズを一定としているために、レイアウトの設計が
非常に容易である。試作ステップＳ１は、図７の（Ｂ）
に示すステップＳ１１〜Ｓ１８を含んでいる。
のサイズを一定としているために、レイアウトの設計が
非常に容易である。試作ステップＳ１は、図７の（Ｂ）
に示すステップＳ１１〜Ｓ１８を含んでいる。
【００２６】先ず、ステップＳ１１において、複数のト
ランジスタサイズの内の１つを選択して、図５に示すよ
うな所定のサイズのＰ型の不純物拡散領域１６Ｐ等とＮ
型の不純物拡散領域１６Ｎ等を半導体基板１５内に形成
する。これらのトランジスタの不純物拡散領域は、大き
な駆動能力が要求される組み合わせ論理回路のトランジ
スタのサイズに合わせて、図５における実線部分と破線
部分から成る領域とする。そのために、このサイズの不
純物拡散領域を形成するのに適するフィールドマスクを
作成する。
ランジスタサイズの内の１つを選択して、図５に示すよ
うな所定のサイズのＰ型の不純物拡散領域１６Ｐ等とＮ
型の不純物拡散領域１６Ｎ等を半導体基板１５内に形成
する。これらのトランジスタの不純物拡散領域は、大き
な駆動能力が要求される組み合わせ論理回路のトランジ
スタのサイズに合わせて、図５における実線部分と破線
部分から成る領域とする。そのために、このサイズの不
純物拡散領域を形成するのに適するフィールドマスクを
作成する。
【００２７】次に、ステップＳ１２において、ステップ
Ｓ１１で作成されたフィールドマスクを用いて、不純物
拡散領域１６Ｐ、１６Ｎ等の形成される領域の周囲を酸
化させる。このステップＳ１２により、図６の（Ａ）に
示すように、膜厚の大きいフィールド酸化膜１７が半導
体基板１０上に形成される。
Ｓ１１で作成されたフィールドマスクを用いて、不純物
拡散領域１６Ｐ、１６Ｎ等の形成される領域の周囲を酸
化させる。このステップＳ１２により、図６の（Ａ）に
示すように、膜厚の大きいフィールド酸化膜１７が半導
体基板１０上に形成される。
【００２８】さらに、ステップＳ１３において、半導体
基板１０上におけるフィールド酸化膜１７により囲まれ
た領域を覆うように、絶縁膜を形成する。その後、ステ
ップＳ１４において、導電膜を形成し、ゲード電極形成
に用いるマスク（ゲートマスク）を用いてエッチングを
行うことにより、図５又は図６（Ａ）に示すように、Ｘ
軸方向に沿って平行な２本のゲート電極１９及びゲート
絶縁膜１８をパターニングする。
基板１０上におけるフィールド酸化膜１７により囲まれ
た領域を覆うように、絶縁膜を形成する。その後、ステ
ップＳ１４において、導電膜を形成し、ゲード電極形成
に用いるマスク（ゲートマスク）を用いてエッチングを
行うことにより、図５又は図６（Ａ）に示すように、Ｘ
軸方向に沿って平行な２本のゲート電極１９及びゲート
絶縁膜１８をパターニングする。
【００２９】次に、ステップＳ１５において、不純物拡
散領域形成に用いるマスク（不純物拡散マスク）を用い
て、図６（Ａ）に示すように、半導体基板１５上におけ
るフィールド酸化膜１７により囲まれた領域に、不純物
拡散領域１６Ｐ、１６Ｎを形成する。即ち、符号１６Ｐ
の領域にＰ型の不純物が打ち込まれて（白の矢印方
向）、不純物拡散領域１６Ｐが形成される。一方、符号
１６Ｎの領域にＮ型の不純物が打ち込まれて、不純物拡
散領域１６Ｎが形成される。
散領域形成に用いるマスク（不純物拡散マスク）を用い
て、図６（Ａ）に示すように、半導体基板１５上におけ
るフィールド酸化膜１７により囲まれた領域に、不純物
拡散領域１６Ｐ、１６Ｎを形成する。即ち、符号１６Ｐ
の領域にＰ型の不純物が打ち込まれて（白の矢印方
向）、不純物拡散領域１６Ｐが形成される。一方、符号
１６Ｎの領域にＮ型の不純物が打ち込まれて、不純物拡
散領域１６Ｎが形成される。
【００３０】そして、ステップＳ１６において層間絶縁
膜を形成し、ステップＳ１７において、コンタクトホー
ルを形成するためのマスク（コンタクトマスク）を用い
て、図５に示すように、層間絶縁膜の所定位置にコンタ
クトホール（図５における白丸）を形成する。その後、
ステップＳ１８において、これらのコンタクトホールを
通して不純物拡散領域１６Ｐ、１６Ｎやゲート電極１９
に電気的に接続される配線を形成するためのマスク（配
線マスク）を用いて配線を形成することにより、試作用
の半導体集積回路が得られる。なお、図６の（Ａ）にお
いては、層間絶縁膜と配線を省略している。
膜を形成し、ステップＳ１７において、コンタクトホー
ルを形成するためのマスク（コンタクトマスク）を用い
て、図５に示すように、層間絶縁膜の所定位置にコンタ
クトホール（図５における白丸）を形成する。その後、
ステップＳ１８において、これらのコンタクトホールを
通して不純物拡散領域１６Ｐ、１６Ｎやゲート電極１９
に電気的に接続される配線を形成するためのマスク（配
線マスク）を用いて配線を形成することにより、試作用
の半導体集積回路が得られる。なお、図６の（Ａ）にお
いては、層間絶縁膜と配線を省略している。
【００３１】ここで、ステップＳ１２からステップＳ１
８に至る行程は、マスタースライス方式（集積回路を設
計する際に、トランジスタ等の素子を適当に配置した基
本パターンを作り、この素子間を必要に応じて相互接続
するアルミニウム蒸着マスクを変えることで各種の機能
を持つ集積回路の系列を作る方式）に従って順次行うこ
ともできる。
８に至る行程は、マスタースライス方式（集積回路を設
計する際に、トランジスタ等の素子を適当に配置した基
本パターンを作り、この素子間を必要に応じて相互接続
するアルミニウム蒸着マスクを変えることで各種の機能
を持つ集積回路の系列を作る方式）に従って順次行うこ
ともできる。
【００３２】次に、ステップＳ２において、ステップＳ
１により得られた試作用の半導体集積回路の動作を検査
して、受注先の仕様に合わせて設計された半導体集積回
路が仕様通りに動作するか否かを確認する。試作された
半導体集積回路が仕様通りに動作しない場合には、設計
変更して再度試作しなければならないが、トランジスタ
のサイズを一定としているためにレイアウトの変更が非
常に容易である。試作された半導体集積回路が仕様通り
に動作する場合には、ステップＳ３に進む。ステップＳ
３は、図７の（Ｃ）に示すステップＳ３１〜Ｓ３８を含
んでいる。
１により得られた試作用の半導体集積回路の動作を検査
して、受注先の仕様に合わせて設計された半導体集積回
路が仕様通りに動作するか否かを確認する。試作された
半導体集積回路が仕様通りに動作しない場合には、設計
変更して再度試作しなければならないが、トランジスタ
のサイズを一定としているためにレイアウトの変更が非
常に容易である。試作された半導体集積回路が仕様通り
に動作する場合には、ステップＳ３に進む。ステップＳ
３は、図７の（Ｃ）に示すステップＳ３１〜Ｓ３８を含
んでいる。
【００３３】先ず、ステップＳ３１において、トランジ
スタＱ５〜Ｑ８のサイズを縮小するために、フィールド
酸化膜の領域を拡大したフィールドマスクを作成する。
これらのトランジスタの不純物拡散領域のサイズは、小
さな駆動能力で十分な順序論理回路のトランジスタのサ
イズに合わせて、図５における実線部分のみから成る領
域とする。これにより、トランジスタＱ５〜Ｑ８の入力
容量を低減することができる。
スタＱ５〜Ｑ８のサイズを縮小するために、フィールド
酸化膜の領域を拡大したフィールドマスクを作成する。
これらのトランジスタの不純物拡散領域のサイズは、小
さな駆動能力で十分な順序論理回路のトランジスタのサ
イズに合わせて、図５における実線部分のみから成る領
域とする。これにより、トランジスタＱ５〜Ｑ８の入力
容量を低減することができる。
【００３４】次に、ステップＳ３２において、ステップ
Ｓ３１で作成されたフィールドマスクを用いて、不純物
拡散領域１６Ｐ、１６Ｎ等が形成される領域の周囲を酸
化させる。このステップＳ３２により、図６（Ｂ）に示
すように、膜厚の大きいフィールド酸化膜１７が半導体
基板１０上に形成される。そして、ステップＳ１３〜Ｓ
１８と同様の内容のステップＳ３３〜Ｓ３８を行うこと
により、出荷用の半導体集積回路が得られる。なお、図
６の（Ｂ）においては、層間絶縁膜と配線を省略してい
る。
Ｓ３１で作成されたフィールドマスクを用いて、不純物
拡散領域１６Ｐ、１６Ｎ等が形成される領域の周囲を酸
化させる。このステップＳ３２により、図６（Ｂ）に示
すように、膜厚の大きいフィールド酸化膜１７が半導体
基板１０上に形成される。そして、ステップＳ１３〜Ｓ
１８と同様の内容のステップＳ３３〜Ｓ３８を行うこと
により、出荷用の半導体集積回路が得られる。なお、図
６の（Ｂ）においては、層間絶縁膜と配線を省略してい
る。
【００３５】ここで、ステップＳ３５においては、試作
用の半導体集積回路の製造時に用いられた不純物拡散マ
スクを再使用するので、図６（Ｂ）に示すように、不純
物がフィールド酸化膜１７と、半導体基板１５上におけ
るフィールド酸化膜１７により囲まれた領域とに打ち込
まれる。しかしながら、通常の酸化膜の膜厚が例えば５
０〜７０Å（０．５〜０．７ｎｍ）であるのに対して、
フィールド酸化膜１７の膜厚は例えば４０００Å（４０
ｎｍ）であり、フィールド酸化膜１７下の半導体基板１
０は不純物が事実上打ち込まれないので、試作用と出荷
用とで不純物拡散マスクを変更する必要は無く、フィー
ルドマスクの変更のみで不純物拡散領域１６Ｐ、１６Ｎ
のサイズが最適化される。即ち、ステップＳ２の検査工
程の後、製造工程の僅かな変更により、トランジスタの
サイズを必要最小限に抑えることができる。
用の半導体集積回路の製造時に用いられた不純物拡散マ
スクを再使用するので、図６（Ｂ）に示すように、不純
物がフィールド酸化膜１７と、半導体基板１５上におけ
るフィールド酸化膜１７により囲まれた領域とに打ち込
まれる。しかしながら、通常の酸化膜の膜厚が例えば５
０〜７０Å（０．５〜０．７ｎｍ）であるのに対して、
フィールド酸化膜１７の膜厚は例えば４０００Å（４０
ｎｍ）であり、フィールド酸化膜１７下の半導体基板１
０は不純物が事実上打ち込まれないので、試作用と出荷
用とで不純物拡散マスクを変更する必要は無く、フィー
ルドマスクの変更のみで不純物拡散領域１６Ｐ、１６Ｎ
のサイズが最適化される。即ち、ステップＳ２の検査工
程の後、製造工程の僅かな変更により、トランジスタの
サイズを必要最小限に抑えることができる。
【００３６】
【発明の効果】以上説明してきたように、本発明によれ
ば、試作品の動作チェック後に、１つのマスクを変更す
るのみで、トランジスタのサイズを小さく抑えることが
できる。従って、必要とされる駆動能力に合わせてトラ
ンジスタの入力容量を低減することができ、大きな入力
容量に起因する大きな遅延時間及びノイズの発生や大電
力消費を防ぐことができる。
ば、試作品の動作チェック後に、１つのマスクを変更す
るのみで、トランジスタのサイズを小さく抑えることが
できる。従って、必要とされる駆動能力に合わせてトラ
ンジスタの入力容量を低減することができ、大きな入力
容量に起因する大きな遅延時間及びノイズの発生や大電
力消費を防ぐことができる。
【図１】本発明の一実施形態に係る半導体集積回路の一
部を拡大して示す平面図である。
部を拡大して示す平面図である。
【図２】図１の半導体集積回路に含まれるレジスタ回路
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【図３】図２のレジスタ回路を構成するＤ型フリップフ
ロップ回路の回路構成を示す回路図である。
ロップ回路の回路構成を示す回路図である。
【図４】図３のＤ型フリップフロップ回路を構成する２
段のインバータの回路構成を示す回路図である。
段のインバータの回路構成を示す回路図である。
【図５】図４の２段のインバータ回路が形成された半導
体基板のレイアウトを示す平面図である。
体基板のレイアウトを示す平面図である。
【図６】図５のＸ1〜Ｘ3における断面図であって、
（Ａ）は、機能試験に用いるために試作された半導体集
積回路の断面図であり、（Ｂ）は、出荷用の半導体集積
回路の断面図である。
（Ａ）は、機能試験に用いるために試作された半導体集
積回路の断面図であり、（Ｂ）は、出荷用の半導体集積
回路の断面図である。
【図７】本発明の実施形態に係る半導体集積回路の製造
方法を説明するためのフローチャートであって、（Ａ）
は半導体集積回路の製造プロセスの概略を示すフローチ
ャートであり、（Ｂ）は（Ａ）のステップＳ１を詳細に
示すフローチャートであり、（Ｃ）は（Ａ）のステップ
Ｓ３を詳細に示すフローチャートである。
方法を説明するためのフローチャートであって、（Ａ）
は半導体集積回路の製造プロセスの概略を示すフローチ
ャートであり、（Ｂ）は（Ａ）のステップＳ１を詳細に
示すフローチャートであり、（Ｃ）は（Ａ）のステップ
Ｓ３を詳細に示すフローチャートである。
【図８】クロックツリー回路の回路構成を示す回路図で
ある。
ある。
１０ 半導体集積回路 １１ ベーシックセル １２ バッファセル １３ レジスタ回路 １４Ａ〜１４Ｄ Ｄ型フリップフロップ回路 １５ 半導体基板 １６Ｐ、１６Ｎ 不純物拡散領域 １７ フィールド酸化膜 １８ ゲート絶縁膜 １９ ゲート電極 Ｑ１〜Ｑ８ トランジスタ ＩＮＶ１〜ＩＮＶ６ インバータ回路
Claims (7)
- 【請求項１】 トランジスタを有する論理回路を含む半
導体集積回路を製造する方法であって、 設計された半導体集積回路が正確に動作するか否かの確
認に用いる試作用の半導体集積回路を製造するために、
半導体基板の所定領域に第１の面積を有するフィールド
酸化膜を形成する工程と、 前記試作用の半導体基板の所定領域に前記トランジスタ
のゲート絶縁膜及びゲート電極を形成する工程と、 前記試作用の半導体基板における前記フィールド酸化膜
に囲まれた所定領域に前記トランジスタの不純物拡散領
域を形成する工程と、 少なくとも前記ゲート電極及び前記不純物拡散領域を覆
うように層間絶縁膜を形成する工程と、 前記層間絶縁膜の所定位置に開口を形成する工程と、 前記開口を通して前記ゲート電極や前記不純物拡散領域
に電気的に接続される配線層を形成する工程と、 前記試作用の半導体集積回路の動作を検査する工程と、 前記試作用の半導体集積回路が所望の動作をした場合
に、新たな半導体基板の所定領域に第１の面積よりも大
きい第２の面積を有するフィールド酸化膜を形成する工
程と、 前記新たな半導体基板の所定領域に前記トランジスタの
ゲート絶縁膜及びゲート電極を形成する工程と、 前記新たな半導体基板における前記フィールド酸化膜に
囲まれた所定領域に前記トランジスタの不純物拡散領域
を形成する工程と、 少なくとも前記ゲート電極及び前記不純物拡散領域を覆
うように層間絶縁膜を形成する工程と、 前記層間絶縁膜の所定位置に開口を形成する工程と、 前記開口を通して前記ゲート電極や前記不純物拡散領域
に電気的に接続される配線層を形成する工程と、を具備
することを特徴とする半導体集積回路の製造方法。 - 【請求項２】 トランジスタを有する論理回路を含む半
導体集積回路を製造する方法であって、 設計された半導体集積回路が正確に動作するか否かの確
認に用いる試作用の半導体集積回路の製造に適するフィ
ールドマスク（試作用フィールドマスク）を製作する工
程と、 前記試作用フィールドマスクを用いて半導体基板の所定
領域にフィールド酸化膜を形成する工程と、 前記試作用の半導体基板の所定領域に前記トランジスタ
のゲート絶縁膜及びゲート電極を形成する工程と、 前記試作用の半導体基板における前記フィールド酸化膜
に囲まれた所定領域に前記トランジスタの不純物拡散領
域を形成する工程と、 少なくとも前記ゲート電極及び前記不純物拡散領域を覆
うように層間絶縁膜を形成する工程と、 前記層間絶縁膜の所定位置に開口を形成する工程と、 前記開口を通して前記ゲート電極や前記不純物拡散領域
に電気的に接続される配線層を形成する工程と、 前記試作用の半導体集積回路の動作を検査する工程と、 前記検査工程の結果に従って、出荷用の半導体集積回路
の製造に適するフィールドマスク（出荷用フィールドマ
スク）を製作する工程と、 前記出荷用フィールドマスクを用いて、新たな半導体基
板の所定領域にフィールド酸化膜を形成する工程と、 前記新たな半導体基板の所定領域に前記トランジスタの
ゲート絶縁膜及びゲート電極を形成する工程と、 前記新たな半導体基板における前記フィールド酸化膜に
囲まれた所定領域に前記トランジスタの不純物拡散領域
を形成する工程と、 少なくとも前記ゲート電極及び前記不純物拡散領域を覆
うように層間絶縁膜を形成する工程と、 前記層間絶縁膜の所定位置に開口を形成する工程と、 前記開口を通して前記ゲート電極や前記不純物拡散領域
に電気的に接続される配線層を形成する工程と、を具備
することを特徴とする半導体集積回路の製造方法。 - 【請求項３】 前記論理回路が、 入力されるクロック信号を複数のクロック信号に分岐し
て出力するように複数のバッファ回路を組み合わせて構
成された組み合わせ論理回路と、 入力されるデータ信号を入力されるクロック信号に同期
して保持するように複数のフリップフロップ回路を組み
合わせて構成された順序論理回路と、の内の少なくとも
１つを含むことを特徴とする請求項１又は２記載の半導
体集積回路の製造方法。 - 【請求項４】 前記フィールド酸化膜、前記ゲート絶縁
膜及び前記ゲート電極、前記不純物拡散領域、前記層間
絶縁膜、前記開口、前記配線層のそれぞれの形成工程
が、マスタースライス方式に従って順次行われることを
特徴とする請求項１又は２記載の半導体集積回路の製造
方法。 - 【請求項５】 請求項１又は２記載の半導体集積回路の
製造方法により製造した半導体集積回路であって、前記
論理回路が、 入力されるクロック信号を複数のクロック信号に分岐し
て出力するように複数のバッファ回路を組み合わせて構
成された組み合わせ論理回路と、 入力されるデータ信号を入力されるクロック信号に同期
して保持するように複数のフリップフロップ回路を組み
合わせて構成された順序論理回路と、の内の少なくとも
１つを含むことを特徴とする半導体集積回路。 - 【請求項６】 一定の配列ピッチで配列された複数のベ
ーシックセルの内の第１群のベーシックセルであって、
第１の面積を有するアクティブ領域を含む前記第１群の
ベーシックセルと、 前記複数のベーシックセルの内の第２群のベーシックセ
ルであって、前記第１の面積よりも小さい第２の面積を
有するアクティブ領域を含む前記第２群のベーシックセ
ルと、 を具備することを特徴とする半導体集積回路。 - 【請求項７】 前記第１群のベーシックセルが組み合わ
せ論理回路を構成し、前記第２群のベーシックセルが順
序論理回路を構成することを特徴とする請求項６記載の
半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211806A JP2002026134A (ja) | 2000-07-12 | 2000-07-12 | 半導体集積回路の製造方法及びこの方法により製造した半導体集積回路 |
| US09/902,267 US6720214B2 (en) | 2000-07-12 | 2001-07-11 | Method for manufacturing semiconductor integrated circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000211806A JP2002026134A (ja) | 2000-07-12 | 2000-07-12 | 半導体集積回路の製造方法及びこの方法により製造した半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2002026134A true JP2002026134A (ja) | 2002-01-25 |
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|---|---|---|---|
| JP2000211806A Pending JP2002026134A (ja) | 2000-07-12 | 2000-07-12 | 半導体集積回路の製造方法及びこの方法により製造した半導体集積回路 |
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