JP3286470B2 - 半導体集積回路、半導体集積回路の製造方法及びセルの配置方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はゲートアレイ方式の半
導体集積回路及びその製造方法並びにセルの配置方法に
関する。

【０００２】

【従来の技術】一般にゲートアレイ方式の半導体集積回
路は、トランジスタ形成工程までを共通とし、メタル配
線工程においてカスタマイズされる。共通となるトラン
ジスタ領域は、複数個のトランジスタを基本単位とした
基本セルが規則正しくＬＳＩチップ上に配置されてい
る。

【０００３】ゲートアレイ方式の半導体集積回路とし
て、例えば“日経マイクロデバイス１９８９年６月号
「出番待つ大規模ゲートアレイの本命、２０万ゲート級
全面敷き詰め型」の９４ページの図８に開示されている
ように、基本セルは、２入力ＮＡＮＤゲート等のメモリ
セルの構成に適した論理の最小ゲート単位のカスタマイ
ズが容易に行えるように工夫されている。

【０００４】図２１は従来の基本セルの構成を示す平面
図である。同図に示すように、基本セル４１は、ゲート
電極４２、Ｐ型拡散領域４３、ゲート電極４４、Ｎ型拡
散領域４５、コンタクトホール４６及び第１層メタル配
線４７で構成される。図２２は図２１のＡ−Ａ断面図で
ある。なお、図２２において、２１は半導体チップ、２
２はフィールド酸化膜である。

【０００５】図２１及び図２２に示すように、半導体チ
ップ２１の表面にＰ型拡散領域４３Ａ，４３Ｂ，４３Ｃ
が選択的に形成され、Ｐ型拡散領域４３Ａ，４３Ｂ間上
及びＰ型拡散領域４３Ｂ，４３Ｃ間上に２本のゲート電
極４２が形成される。これらゲート電極４２及びＰ型拡
散領域４３（４３Ａ〜４３Ｃ）によりＰＭＯＳトランジ
スタが構成される。一方、半導体チップ２１の表面にＮ
型拡散領域４５Ａ，４５Ｂ，４５Ｃが選択的に形成さ
れ、Ｎ型拡散領域４５Ａ，４５Ｂ間上及びＮ型拡散領域
４５Ｂ，４５Ｃ間上に２本のゲート電極４４が形成され
る。これらゲート電極４４及びＮ型拡散領域４５（４５
Ａ〜４５Ｃ）によりＮＭＯＳトランジスタが構成され
る。

【０００６】そして、マクロセル形成用の第１層メタル
配線４７（４７Ａ〜４７Ｆ）が基本セル４１内に選択的
に形成される。第１層メタル配線４７ＢはＰ型拡散領域
４３上に形成され、コンタクトホール４６を介してＰ型
拡散領域４３と電気的に接続される。第１層メタル配線
４７Ａは電源用配線であり、コンタクトホール４６を介
して第１層メタル配線４７Ｂと電気的に接続される。第
１層メタル配線４７ＣはＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタとの拡散領域間接続用配線であり、第１
層メタル配線４７ＤはＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとのゲート間接続用配線であり、４７Ｅは
Ｎ型拡散領域４５上に形成され、コンタクトホール４６
を介してＮ型拡散領域４５と電気的に接続される。第１
層メタル配線４７Ｆは接地用配線であり、コンタクトホ
ール４６を介して第１層メタル配線４７Ｅと電気的に接
続される。

【０００７】このように、第１層メタル配線４７及びコ
ンタクトホール４６による電気的接続により、基本セル
４１は所定の論理機能が設定されマクロセルとなる。

【０００８】

【発明が解決しようとする課題】論理ゲート（マクロセ
ル）のカスタマイズは、主にコンタクトホール（図２１
のコンタクトホール４６）と第１層配線（図２１の第１
層メタル配線４７）とによって行われ、場合によっては
第２層配線と第１ビア（第１層配線と第２層配線とを接
続するホール）も使用される。

【０００９】しかしながら、予め決められた構造の１つ
あるいはそれ以上の基本セルを用いて各種マクロセルを
構成しなけらばならず、ＭＯＳトランジスタのソース／
ドレイン領域となる拡散領域へのコンタクト数及びコン
タクトの位置は、基本セルごとに異なるものになる。し
たがって、確実にコンタクト数を確保すべく、拡散領域
はある一定以上の面積を確保しておく必要があり、トラ
ンジスタのゲート幅を縮小して容量を減らすことができ
ないという問題点があった。

【００１０】また、拡散領域の抵抗はメタル配線よりも
高く、拡散領域とメタル配線とのコンタクトを良好に設
定しなければトランジスタの動作特性は劣化してしまう
性質があるため、拡散領域へのコンタクト数やその位置
によって基本セルで構成されるマクロセルの動作特性が
変化してしまうという問題点があった。

【００１１】また、従来のゲートアレイ方式の基本セル
は１種類であるため、異なる動作特性のマクロセルを構
成するためには、マクロセル自体のレイアウト（配線パ
ターン）を変更しなけらばならないという問題点があっ
た。

【００１２】この発明は上記問題点を解決するためにな
されたもので、配線によって動作特性が変わらないトラ
ンジスタ部を有する半導体集積回路及びその製造方法を
得ること、あるいはマクロセルのレイアウトを変更する
ことなく動作特性が変更可能な半導体集積回路及びセル
の配置方法を得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係る請求項１
記載の半導体集積回路は、半導体チップ上に複数の基本
セルが配置されてなり、前記複数の基本セルはそれぞ
れ、前記半導体チップ上に選択的に形成される所定の導
電型の第１及び第２の拡散領域と、前記第１及び第２拡
散領域間上に形成される制御電極と、前記第１及び第２
の拡散領域のうち少なくとも一方の拡散領域である要配
線形成拡散領域上に形成され、前記要配線形成拡散領域
と電気的に接続される拡散領域配線とを備えて構成され
るトランジスタ部を有し、前記トランジスタ部の前記拡
散領域配線は、前記要配線形成拡散領域上からさらに延
長して形成され、前記要配線形成拡散領域外の領域上で
電気的接続可能な拡散領域外接続領域を有すしている。

【００１４】また、請求項２記載の半導体集積回路のよ
うに、前記拡散領域配線は第１の層に形成され、前記複
数の基本セルはそれぞれ、前記第１の層と異なる第２の
層に形成されるトランジスタ配線と、一端が前記トラン
ジスタ配線に接続され、他端が前記拡散領域配線の前記
拡散領域外接続領域に接続され、前記トランジスタ配線
と前記拡散領域配線との電気的接続を行う少なくとも１
つの第１のコンタクト手段とをさらに備え、前記トラン
ジスタ部は複数のトランジスタ部を有し、前記複数のト
ランジスタ部はそれぞれ、前記制御電極領域上における
前記第１の層に形成される制御電極配線と、一端が前記
トランジスタ配線に接続され、他端が前記制御電極配線
に接続され、前記トランジスタ配線と前記制御電極配線
との電気的接続を行う少なくとも１つの第２のコンタク
ト手段とをさらに備え、前記少なくとも１つの第１及び
第２のコンタクト手段は、前記複数のトランジスタ部の
うち少なくとも２つのトランジスタ部を電気的に接続し
て所定の論理機能を設定してもよい。

【００１５】また、請求項３記載の半導体集積回路のよ
うに、前記複数のトランジスタ部はそれぞれ、前記第１
の層及び前記第２の層と異なる第３の層に形成される他
のトランジスタ配線と、前記拡散領域配線、前記制御電
極配線及び前記トランジスタ配線のうちの一の配線と前
記他のトランジスタ配線との電気的接続を行う少なくと
も１つの第３のコンタクト手段をさらに備え、前記少な
くとも１つの第１及び第２のコンタクト手段に加え、前
記少なくとも１つの第３のコンタクト手段は、前記複数
のトランジスタ部のうち少なくとも２つのトランジスタ
部を電気的に接続して所定の論理機能を設定してもよ
い。

【００１６】また、請求項４記載の半導体集積回路のよ
うに、前記複数の基本セルはそれぞれ、前記第１の層に
形成され、前記複数のトランジスタ部の前記制御電極配
線あるいは前記拡散領域配線に電気的に接続される他の
トランジスタ配線をさらに備え、前記少なくとも１つの
第１及び第２のコンタクト手段に加え、前記他のトラン
ジスタ配線は、前記複数のトランジスタ部のうち少なく
とも２つのトランジスタ部を電気的に接続して所定の論
理機能を設定してもよい。

【００１７】この発明に係る請求項５記載の半導体集積
回路は、半導体チップと、前記半導体チップ上に配置さ
れ、各々が第１のトランジスタ部を有する複数の第１の
基本セルと、前記半導体チップ上に配置され、各々が第
２のトランジスタ部を有する複数の第２の基本セルとを
備え、前記第１及び第２のトランジスタ部は、フィール
ド領域の前記ゲート幅方向の形成幅の相違のみによって
ゲート幅が異なるように設けられている。

【００１８】この発明に係る請求項６記載の半導体集積
回路の製造方法は、半導体チップ上に複数の基本セルが
配置されてなる半導体集積回路の基本セル内のトランジ
スタ部を製造する方法であって、(a) 前記半導体チップ
上にフィールド酸化膜を選択的に形成するステップを備
え、前記フィールド酸化膜により前記半導体チップ上が
分離されることによりフィールド領域が形成され、(b)
前記フィールド領域上を含む前記半導体チップ上に選択
的に制御電極を形成するステップと、(c) 前記制御電極
をマスクとして前記フィールド領域内に拡散領域を形成
するステップと、(d) 前記拡散領域上に電気的に接続し
て拡散領域配線を形成するステップとをさらに備え、前
記制御電極、前記拡散領域及び前記拡散領域配線により
前記トランジスタ部が構成され、前記ステップ(a)で形
成される前記フィールド領域の大きさのみを変更するこ
とにより、前記トランジスタの前記拡散領域の大きさを
変更して動作特性が異なる前記トランジスタ部を製造可
能にしている。

【００１９】この発明に係る請求項７記載のセルの配置
方法は、各々が第１のゲート幅のトランジスタ部を有す
る複数の第１の基本セルと、各々が前記第１のゲート幅
と異なる第２のゲート幅のトランジスタ部を有する複数
の第２の基本セルとを半導体チップ上に配置する方法で
あって、所望の論理回路の動作特性に適合するように、
前記複数の第１の基本セルと前記複数の第２の基本セル
とを前記半導体チップ上に混在して配置し、前記第１及
び第２のトランジスタ部を、フィールド領域の前記ゲー
ト幅方向の形成幅の相違のみによって前記第１及び第２
のゲート幅が異なるように設けている。

【００２０】

【作用】この発明における請求項１記載の半導体集積回
路内の基本セルにおけるトランジスタ部の拡散領域配線
は、要配線形成拡散領域上からさらに延長して形成さ
れ、要配線形成拡散領域外の領域上で電気的接続可能な
拡散領域外接続領域を有するため、要配線拡散領域以外
の接続対象物に対する電気的接続は、拡散領域配線の拡
散領域外接続領域を介して行うことができ、拡散領域上
にある拡散領域配線の全領域を拡散領域との電気的接続
に用いることができる。

【００２１】さらに、請求項２記載の半導体集積回路
は、トランジスタ配線と拡散領域配線との電気的接続を
行う少なくとも１つの第１のコンタクト手段とトランジ
スタ配線と制御電極配線との電気的接続を行う少なくと
も１つの第２のコンタクト手段により、複数のトランジ
スタ部のうち少なくとも２つのトランジスタ部が電気的
に接続されて所定の論理機能が設定されるため、所定の
論理機能設定のための配線を後で行う必要はない。

【００２２】さらに、請求項３記載の半導体集積回路
は、制御電極配線及びトランジスタ配線のうちの一の配
線と第２のトランジスタ配線との電気的接続を行う少な
くとも１つの第３のコンタクト手段をさらに備えること
により、さらに複雑な論理機能の設定が可能な構成にな
っている。

【００２３】また、請求項４記載の半導体集積回路は、
第１の層に形成され、複数のトランジスタ部の制御電極
配線あるいは拡散領域配線に電気的に接続される他のト
ランジスタ配線を備えることにより、第１の層に形成さ
れる拡散領域配線、制御電極配線及び他のトランジスタ
配線のみで、所定の論理機能を設定することができる。

【００２４】この発明における請求項５記載の半導体集
積回路は、各々が第１のトランジスタ部を有する複数の
第１の基本セルと各々が第２のトランジスタ部を有する
複数の第２の基本セルとが同一の半導体チップ上に形成
され、第１及び第２のトランジスタ部は、フィールド領
域のゲート幅方向の形成幅の相違のみによってゲート幅
が異なるように設けられている。

【００２５】したがって、マクロセル内のレイアウト
（配線パターン）を変えることなくカスタマイズ時に、
第１及び第２の基本セルのうち、所望のゲート幅のトラ
ンジスタ部を有する基本セルを選択することができる。

【００２６】この発明における請求項６記載の半導体集
積回路の製造方法は、ステップ(a)で形成されるフィー
ルド領域の大きさのみを変更することにより、トランジ
スタの拡散領域の大きさを変更して所定の動作特性が異
なるトランジスタ部を製造可能にしたため、トランジス
タ部の所定の動作特性を変化させる場合、ステップ(a)
の工程の内容のみ変更して、それ以外の工程は従前のま
ま用いることができる。

【００２７】この発明における請求項７記載のセルの配
置方法は、第１のゲート幅のトランジスタ部を有する第
１の基本セル及び第１のゲート幅と異なる第２のゲート
幅のトランジスタ部を有する第２の基本セルを用いて、
所望の論理回路の動作特性に適合するように、複数の第
１の基本セルと複数の第２の基本セルとをチップ上に混
在して配置することにより、所望の論理回路を構成する
ためのレイアウト（配線パターン）を変えることなくカ
スタマイズ時に所望の動作特性を得ることができる。

【００２８】

【実施例】

＜第１の実施例＞図１はこの発明の第１の実施例である
ゲートアレイ方式の半導体集積回路に配置される複数の
基本セルの一つを示す平面図である。図１で示された基
本セル１は図２に示すように、ゲートアレイチップ１８
上の論理ゲート領域２０内に規則正しく配置される。な
お、１９は入出力インターフェース部である。

【００２９】図１に示すように、ゲートアレイチップ１
８の表面にＰ型拡散領域３Ａ，３Ｂ，３Ｃが選択的に形
成され、Ｐ型拡散領域３Ａ，３Ｂ間上及びＰ型拡散領域
３Ｂ，３Ｃ間上に２本のゲート電極２が形成される。こ
れらゲート電極２及びＰ型拡散領域３（３Ａ〜３Ｃ）に
よりＰＭＯＳトランジスタ部ＰＴが構成される。一方、
ゲートアレイチップ１８の表面にＮ型拡散領域５Ａ，５
Ｂ，５Ｃが選択的に形成され、Ｎ型拡散領域５Ａ，５Ｂ
間上及びＮ型拡散領域５Ｂ，５Ｃ間上に２本のゲート電
極４が形成される。これらゲート電極４及びＮ型拡散領
域５（５Ａ〜５Ｃ）によりＮＭＯＳトランジスタ部ＮＴ
が構成される。

【００３０】そして、Ｐ型拡散領域３Ａ〜３Ｃ上にそれ
ぞれ第１層メタル配線７Ａが形成され、Ｎ型拡散領域５
Ａ〜５Ｃ上にそれぞれ第１層メタル配線７Ａが形成され
る。Ｐ型拡散領域３上の第１層メタル配線７Ａはコンタ
クトホール６を介してＰ型拡散領域３と電気的に接続さ
れており、Ｎ型拡散領域５上の第１層メタル配線７Ａは
コンタクトホール６を介してＮ型拡散領域５と電気的に
接続される。

【００３１】また、ＰＭＯＳトランジスタ部ＰＴの各第
１層メタル配線７ＡはＰ型拡散領域３上からさらに延長
して形成され、Ｐ型拡散領域３外の領域上でコンタクト
ホール６を形成することが可能である。すなわち、第１
層メタル配線７ＡはＰ型拡散領域３外の領域上に電気的
接続可能な拡散領域外接続領域を有している。同様に、
ＮＭＯＳトランジスタ部ＮＴの各第１層メタル配線７Ａ
はＮ型拡散領域５上からさらに延長して形成され、Ｎ型
拡散領域５外の領域上でコンタクトホール６を形成する
ことができる。

【００３２】また、ゲート電極２及びゲート電極４の端
部上には第１層メタル配線７Ｂが形成され、各第１層メ
タル配線７Ｂはコンタクトホール６を介してゲート電極
２（ゲート電極４）と電気的に接続される。

【００３３】このような構成の第１の実施例のゲートア
レイ方式の半導体集積回路は、第１層メタル配線７Ａが
拡散領域（Ｐ型拡散領域３，Ｎ型拡散領域５）上からさ
らに延長して形成され、拡散領域外の領域上での電気的
接続が可能な拡散領域外接続領域を形成している。

【００３４】したがって、第１層メタル配線７Ａを介し
た拡散領域以外の接続対象物に対する電気的接続は、第
１層メタル配線７Ａの拡散領域外接続領域を介して行う
ことができるため、拡散領域上にある第１層メタル配線
７Ａの全領域を拡散領域との電気的接続に用いることが
できる。

【００３５】その結果、拡散領域上に十分な数のコンタ
クトホール６を形成して、拡散領域上の第１層メタル配
線７Ａと拡散領域との良好な電気的接続状態を保つこと
ができ、後工程で行う配線（マクロセル構成のためのレ
イアウト）によってトランジスタの動作特性が変化する
こともない。

【００３６】＜第２の実施例＞図３はこの発明に第２の
実施例であるゲートアレイ方式の半導体集積回路に配置
される複数の基本セルの一つを示す平面図である。図３
で示された第２の実施例の基本セル１は、第１の実施例
同様、図２に示すように、ゲートアレイチップ１８上の
論理ゲート領域２０内に規則正しく配置される。

【００３７】図３に示すように、第１層メタル配線７Ａ
と異なる層に形成される第２層メタル配線９〜１１がさ
らに形成される。これらの第２層メタル配線９〜１１は
トランジスタ部ＰＴ，ＮＴ用の配線（トランジスタ配
線）として用いられる。

【００３８】第２層メタル配線１０は電源配線として用
いられ、Ｐ型拡散領域３Ａ及び３Ｃ上に形成された第１
層メタル配線７Ａの拡散領域外接続領域上に第１ビアホ
ール８を形成することにより第１層メタル配線７Ａと電
気的に接続される。

【００３９】一方、第２層メタル配線１１は接地配線と
して用いられ、Ｎ型拡散領域５Ｃ上に形成された第１層
メタル配線７Ａの拡散領域外接続領域上に第１ビアホー
ル８を形成することにより第１層メタル配線７Ａと電気
的に接続される。

【００４０】また、第２層メタル配線９（９Ａ〜９Ｃ）
はＰＭＯＳトランジスタ部ＰＴとＮＭＯＳトランジスタ
部ＮＴとの接続に用いられ、第２層メタル配線９Ａ及び
９ＣそれぞれによるＰＭＯＳトランジスタ部ＰＴの第１
層メタル配線７ＢとＮＭＯＳトランジスタ部ＮＴの第１
層メタル配線７Ｂとの電気的接続、第２層メタル配線９
ＢによるＰＭＯＳトランジスタ部ＰＴのＰ型拡散領域３
Ｂ上の第１層メタル配線７ＡとＮＭＯＳトランジスタ部
ＮＴのＮ型拡散領域５Ａ上の第１層メタル配線７Ａとの
電気的接続を行う。

【００４１】なお、他の構成は第１の実施例の基本セル
１と同様であるため、説明を省略する。

【００４２】このように構成することにより、第２層メ
タル配線９Ａ及び９Ｃをそれぞれ入力線とし、第２層メ
タル配線９Ｂを出力線とした２入力ＮＡＮＤゲートのマ
クロセルがカスタマイズされる。

【００４３】このような構成の第２の実施例のゲートア
レイ方式の半導体集積回路は、第１の実施例同様、第１
層メタル配線７Ａが拡散領域（Ｐ型拡散領域３，Ｎ型拡
散領域５）上からさらに延長して形成され、拡散領域外
の領域上での電気的接続が可能な拡散領域外接続領域を
形成している。

【００４４】したがって、第１層メタル配線７Ａを介し
た拡散領域以外の接続対象物（第２層メタル配線１０，
１１）に対する電気的接続は、第１層メタル配線７Ａの
拡散領域外接続領域を介して行うことができるため、拡
散領域上にある第１層メタル配線７Ａの全領域を拡散領
域との電気的接続に用いることができる。

【００４５】その結果、拡散領域上の第１層メタル配線
７Ａに、十分な数のコンタクトホール６を形成して、第
１層メタル配線７Ａと拡散領域との良好な電気的接続状
態を保つことができ、後工程の配線によってトランジス
タの動作特性が変化することもない。

【００４６】加えて、２入力ＮＡＮＤゲートの論理設定
は既になされているため、後の配線によりＮＡＮＤゲー
トを構成する必要はない。また、２入力ＮＡＮＤゲート
の入力線及び出力線を第２層メタル配線９を用いて実現
するため、第１層メタル配線７上に何等支障亡く配線を
行うことができるため、配置配線が容易になり集積度も
向上する。

【００４７】＜第３の実施例＞図４及び図５はこの発明
の第３の実施例であるゲートアレイ方式の半導体集積回
路に配置される３つの基本セルで構成されるマクロセル
の例を示す平面図である。なお、図４及び図５で示され
た第３の実施例の基本セル１は、第１及び第２の実施例
同様、図２に示すように、ゲートアレイチップ１８上の
論理ゲート領域２０内に規則正しく配置される。

【００４８】図４及び図５に示すように、個々の基本セ
ル１は、第１の実施例同様、ゲート電極２、Ｐ型拡散領
域３、ゲート電極４、Ｎ型拡散領域５、コンタクトホー
ル６及び第１の層に形成される第１層メタル配線７（７
Ａ及び７Ｂ）からなり、さらに、第１の層と異なる層で
ある第２の層及び第３の層にそれぞれ第２層メタル配線
５２及び第３層アルミ配線５３が形成される。これらの
第２層メタル配線５２及び第３層アルミ配線５３はトラ
ンジスタ部ＰＴ，ＮＴ用の配線（トランジスタ配線）と
して用いられる。

【００４９】第２層メタル配線５２は第１ビアホール８
を介して第１層メタル配線７との電気的接続が選択的に
施され、第３層アルミ配線５３は第１ビアホール８を介
して第１層メタル配線７との電気的接続が選択的に施さ
れる。そして、第２層メタル配線５２と第３層アルミ配
線５３との電気的接続が第２ビアホール５４を介して選
択的に施される。

【００５０】このように、第２層メタル配線５２及び第
３層アルミ配線５３による配線を施してレイアウトを行
うことにより、図６に示すような３入力ＳＡ〜ＳＣ、１
出力ＹのＡＮＤゲートＧ１とＮＯＲゲートＧ２との組合
せ論理回路のマクロセルが構成される。なお、図４及び
図５に入力信号ＳＡ〜ＳＣが付与される配線、出力信号
Ｙが現れる配線に信号名を記入している。

【００５１】このような構成の第３の実施例のゲートア
レイ方式の半導体集積回路は、第１及び第２の実施例同
様、第１層メタル配線７Ａが拡散領域上からさらに延長
して形成され、拡散領域外の領域上での電気的接続が可
能な拡散領域外接続領域を形成している。

【００５２】したがって、第１層メタル配線７Ａを介し
た拡散領域以外の接続対象物に対する電気的接続は、第
１層メタル配線７Ａの拡散領域外接続領域を介して行う
ことができるため、拡散領域上にある第１層メタル配線
７Ａの全領域を拡散領域との電気的接続に用いることが
できる。

【００５３】その結果、拡散領域上の第１層メタル配線
７Ａに、十分な数のコンタクトホール６を形成して、第
１層メタル配線７Ａと拡散領域との良好な電気的接続状
態を保つことができ、後工程で行う配線によってトラン
ジスタの動作特性が変化することもない。

【００５４】加えて、第３層アルミ配線５３を用いて、
図６に示すような、比較的複雑な組合せ論理回路のマク
ロセルを構成することができる。

【００５５】＜第４の実施例＞図７はこの発明の第４の
実施例であるゲートアレイ方式の半導体集積回路に配置
される複数の基本セルの一つを示す平面図である。図７
で示された第４の実施例の基本セル１は、第１〜第３の
実施例同様、図２に示すように、ゲートアレイチップ１
８上の論理ゲート領域２０内に規則正しく配置される。

【００５６】図７に示すように、第２層メタル配線９Ａ
〜９Ｃに置き換えて、第１層メタル配線７Ａ及び７Ｂと
同じ層に形成される第１層メタル配線パターン１２Ａ〜
１２Ｃを形成し、第１層メタル配線パターン１２Ａ及び
１２ＣはそれぞれＰＭＯＳトランジスタ部ＰＴの第１層
メタル配線７ＢとＮＭＯＳトランジスタ部ＮＴの第１層
メタル配線７Ｂとの間に介挿されて電気的に接続され、
第１層メタル配線パターン１２ＢはＰ型拡散領域３Ｂ上
の第１層メタル配線７Ａに電気的に接続されるととも
に、Ｎ型拡散領域５Ａ上の第１層メタル配線７Ａにも電
気的に接続される。すなわち、第１層メタル配線パター
ン１２Ａ〜１２Ｃはトランジスタ部ＰＴ，ＮＴ用の配線
（トランジスタ配線）として用いられる。

【００５７】このように構成すると、第４の実施例の基
本セル１は、カスタマイズ時に用いる第２層メタル配線
は、電源配線用の第２層メタル配線１０と接地配線用の
第２層メタル配線１１とで済ますことができるため、第
２層メタル配線の使用できる範囲が第２の実施例より増
加する分、第２の実施例に比べて基本セル１間の配線の
集積度を向上させることができる。

【００５８】＜第５の実施例＞図８はこの発明の第５の
実施例であるゲートアレイ方式の半導体集積回路におけ
る基本セルの製造方法で製造された基本セルを示す平面
図である。同図に示すように、ＰＭＯＳトランジスタ部
ＰＴにおいて、比較的大きなフィールド領域１５を設け
て、Ｐ型拡散領域１４（１４Ａ〜１４Ｃ）のゲート幅方
向の長さを、図３で示した第２の実施例の基本セル１の
Ｐ型拡散領域３より長くして、ゲート幅を大きく設定し
ている。同様に、ＮＭＯＳトランジスタ部ＮＴにおい
て、比較的大きなフィールド領域１７を設けて、Ｎ型拡
散領域１６（１６Ａ〜１６Ｃ）のゲート幅方向の長さ
を、第２の実施例の基本セル１のＮ型拡散領域５より長
くして、ゲート幅を大きくしている。

【００５９】第２の実施例の基本セル１と第５の実施例
の基本セル１３とは、ＰＭＯＳトランジスタ部ＰＴ及び
ＮＭＯＳトランジスタ部ＮＴのゲート幅が異なる点を除
き、全く同じマクロセルである２入力ＮＡＮＤゲートを
構成している。

【００６０】ただし、第２の実施例の基本セル１のトラ
ンジスタはゲート幅が比較的短いため低消費電力動作が
可能であり、第５の実施例の基本セル１３のトランジス
タはゲート幅が比較的長いため高速動作が可能である。

【００６１】図９〜図１３は第２の実施例の基本セル１
の製造方法（第１の製造方法）を示す断面図である。な
お、これらの図は図３のＢ−Ｂ断面に相当する。

【００６２】まず、図９に示すように、ゲートアレイチ
ップ１８の表面に既知の方法でフィールド酸化膜２２を
選択的に形成する。このとき、フィールド酸化膜２２，
２２間のゲートアレイチップ１８の表面がそれぞれフィ
ールド領域３５及び３７として規定される。

【００６３】次に、ゲートアレイチップ１８上に既知の
方法で選択的に薄い酸化膜（図示せず）を形成した後、
この薄い酸化膜上にゲート電極２及びゲート電極４を形
成する（図１０）。

【００６４】そして、図１１に示すように、ゲート電極
２及びゲート電極４をマスクとしてフィールド領域３５
及びフィールド領域３７内に既知の方法でＰ型拡散領域
３及びＮ型拡散領域５をそれぞれ形成する。

【００６５】その後、図１２に示すように、全面に層間
絶縁膜２３を形成し、層間絶縁膜２３にコンタクトホー
ル６を選択的に形成した後、全面にアルミ層を蒸着した
後にパターニングして第１層メタル配線７Ａ及び７Ｂを
形成する。

【００６６】そして、図１３に示すように、全面に層間
絶縁膜２４を形成し、層間絶縁膜２４に第１ビアホール
８を形成した後、全面にアルミ層を蒸着した後にパター
ニングして第２層メタル配線９〜１１を形成する。そし
て、層間絶縁膜２５を全面に形成する。

【００６７】図１４〜図１８は図８で示した基本セル１
３の製造方法（第２の製造方法）を示す断面図である。
なお、これらの図は図８のＣ−Ｃ断面に相当する。

【００６８】まず、図１４に示すように、ゲートアレイ
チップ１８の表面に既知の方法でフィールド酸化膜２２
を選択的に形成する。このとき、フィールド酸化膜２
２，２２間のゲートアレイチップ１８の表面がそれぞれ
フィールド領域１５及び１７として規定される。このフ
ィールド領域１５及び１７は基本セル１のフィールド領
域３５及び３７より大きく設定される。

【００６９】次に、図１５に示すように、ゲートアレイ
チップ１８上に既知の方法で選択的に薄い酸化膜（図示
せず）を形成した後、この薄い酸化膜上にゲート電極２
及びゲート電極４を形成する。

【００７０】そして、図１６に示すように、ゲート電極
２及びゲート電極４をマスクとしてフィールド領域１５
及びフィールド領域１７内に既知の方法でＰ型拡散領域
１４及びＮ型拡散領域１６をそれぞれ形成する。

【００７１】その後、図１７に示すように、全面に層間
絶縁膜２３を形成し、層間絶縁膜２３にコンタクトホー
ル６を選択的に形成した後、全面にアルミ層を蒸着した
後にパターニングして第１層メタル配線７Ａ及び７Ｂを
形成する。

【００７２】そして、図１８に示すように、全面に層間
絶縁膜２４を形成し、層間絶縁膜２４に第１ビアホール
８を形成した後、全面にアルミ層を蒸着した後にパター
ニングせて第２層メタル配線９〜１１を形成する。そし
て、層間絶縁膜２５を全面に形成する。

【００７３】上記説明を行った第１及び第２の製造方法
を比較した場合、フィールド領域３５及び３７の製造工
程（図９参照）とフィールド領域１５及び１７の製造工
程（図１４参照）とが異なっているだけで、他の工程は
全く同一である。

【００７４】すなわち、基本セル１を製造する第１の製
造方法を用いて、フィールド工程を変更するだけで簡単
にゲート幅の大きいトランジスタ部を有する基本セル１
３を製造する第２の製造方法を得ることができる。

【００７５】その結果、非常に簡単なフィールド工程内
容変更のみでゲート幅が異なるトランジスタ部を有する
複数の基本セルを製造することができる。

【００７６】＜第６の実施例＞図１９はこの発明の第６
の実施例であるゲートアレイ方式の半導体集積回路を示
す平面図である。同図に示すように、ゲートアレイチッ
プ１８上の論理ゲート領域２０内において、ゲート幅が
比較的短く低消費電力動作が可能な基本セル１が３列配
置され、ゲート幅が比較的長く高速動作が可能な基本セ
ル１３が２列配置される。なお、１９は入出力インター
フェース部である。

【００７７】このように、ゲート幅の異なる複数種の基
本セル（基本セル１，１３）をゲートアレイチップ１８
上に配置することにより、マクロセル内のレイアウト
（配線パターン）を変えることなくカスタマイズ時に所
望の動作特性（低消費電力動作、高速動作）に適合した
基本セルを選択できるため、同一論理のマクロセルのレ
イアウトライブラリとしては１種類ですますことがで
き、動作特性の最適化が図れた論理回路を比較的容易に
構成することができる。

【００７８】＜第７の実施例＞ 図２０はこの発明の第７の実施例であるゲートアレイ方
式の半導体集積回路の平面図である。同図に示すよう
に、ゲートアレイチップ１８上の論理ゲート領域２０内
において、ゲート幅が比較的短く低消費電力動作が可能
な複数の基本セル１とゲート幅が比較的長く高速動作が
可能な複数の基本セル１３とが混在して配置される。な
お、１９は入出力インターフェース部である。これらの
基本セル１及び基本セル１３は、所望の論理回路の動作
特性（低消費電力動作、高速動作）に適合するように混
在して配置されている。

【００７９】このように、ゲート幅の異なる複数種の基
本セル（基本セル１，１３）を所望の論理回路の動作特
性に適合してゲートアレイチップ１８上に混在して配置
することにより、マクロセル内のレイアウト（配線パタ
ーン）を変えることなくカスタマイズ時に所望の動作特
性（低消費電力動作、高速動作）を得ることができ、動
作特性を加味した所望の論理回路のマクロセルのレイア
ウトライブラリとしては１種類ですますことができ、動
作特性の最適化が図れた論理回路を容易に構成すること
ができる。

【００８０】また、図２０に示すように、基本セル１と
基本セル１３とを混在して製造することは、第５の実施
例で示したように、フィールドパターンの変更のみで他
の工程はすべて同一工程で製造することができるため、
比較的容易である。

【００８１】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体集積回路内の基本セルにおけるト
ランジスタ部の拡散領域配線は、要配線形成拡散領域上
からさらに延長して形成され、要配線形成拡散領域外の
領域上で電気的接続可能な拡散領域外接続領域を有する
ため、要配線拡散領域以外の接続対象物に対する電気的
接続は、拡散領域配線の拡散領域外接続領域を介して行
うことができ、拡散領域上にある拡散領域配線の全領域
を拡散領域との電気的接続に用いることができる。

【００８２】その結果、拡散領域と拡散領域配線とは常
に良好な電気的接続状態を保つことができ、マクロセル
を構成するための配線によってトランジスタ部の特性が
変化することはない。

【００８３】さらに、請求項２記載の半導体集積回路
は、トランジスタ配線と拡散領域配線との電気的接続を
行う少なくとも１つの第１のコンタクト手段とトランジ
スタ配線と制御電極配線との電気的接続を行う少なくと
も１つの第２のコンタクト手段により、複数のトランジ
スタ部のうち少なくとも２つのトランジスタ部が電気的
に接続されて所定の論理機能が設定されるため、所定の
論理機能設定のための配線を後で行う必要はない。

【００８４】さらに、請求項３記載の半導体集積回路
は、拡散領域配線、制御電極配線及びトランジスタ配線
のうちの一の配線と第２のトランジスタ配線との電気的
接続を行う少なくとも１つの第３のコンタクト手段をさ
らに備えることにより、さらに複雑な論理機能の設定が
可能な構成になっている。

【００８５】また、請求項４記載の半導体集積回路は、
第１の層に形成され、複数のトランジスタ部の制御電極
配線あるいは拡散領域配線に電気的に接続される他のト
ランジスタ配線を備えることにより、第１の層に形成さ
れる拡散領域配線、制御電極配線及び他のトランジスタ
配線のみで、所定の論理機能を設定することができる。

【００８６】その結果、第２の層に形成されるトランジ
スタ配線の使用できる範囲を増加させることにより基本
セル間の配線の集積度を向上させることができる。

【００８７】この発明のおける請求項５記載の半導体集
積回路は、各々が第１のトランジスタ部を有する複数の
第１の基本セルと各々が第２のトランジスタ部を有する
複数の第２の基本セルとが同一の半導体チップ上に形成
され、第１のトランジスタ部のゲート幅と第２のトラン
ジスタ部のゲート幅とが異なっている。

【００８８】したがって、マクロセル内のレイアウト
（配線パターン）を変えることなくカスタマイズ時に、
第１及び第２の基本セルのうち、所望のゲート幅のトラ
ンジスタ部を有する基本セルを選択することができる。

【００８９】その結果、マクロセルのレイアウトライブ
ラリとしては１種類ですますことができ、トランジスタ
部のゲート幅の違いに基づく特性の最適化が図れた論理
回路を比較的容易に構成することができる。

【００９０】この発明における請求項６記載の半導体集
積回路の製造方法は、ステップ(a)で形成されるフィー
ルド領域の大きさのみを変更することにより、トランジ
スタの拡散領域の大きさを変更して所定の動作特性が異
なるトランジスタ部を製造可能にしたため、トランジス
タ部の所定の動作特性を変化させる場合、ステップ(a)
の工程の内容のみ変更して、それ以外の工程は従前のま
ま用いることができる。

【００９１】その結果、非常に簡単な工程内容変更のみ
で所定の動作特性が異なる複数の基本セルを製造するこ
とができる。

【００９２】この発明における請求項７記載のセルの配
置方法は、第１のゲート幅のトランジスタ部を有する第
１の基本セル及び第１のゲート幅と異なる第２のゲート
幅のトランジスタ部を有する第２の基本セルを用いて、
所望の論理回路の動作特性に適合するように、複数の第
１の基本セルと複数の第２の基本セルとをチップ上に混
在して配置することにより、所望の論理回路を構成する
ためのレイアウト（配線パターン）を変えることなくカ
スタマイズ時に所望の動作特性を得ることができる。

【００９３】その結果、動作特性を加味した所望の論理
回路のレイアウトライブラリとしては１種類ですますこ
とができ、特性の最適化が図れた論理回路を容易に構成
可能なセル配置を実現することができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例であるゲートアレイ
方式の半導体集積回路の基本セルを示す平面図である。

【図２】 第１の実施例の半導体集積回路の全体構成を
示す説明図である。

【図３】 この発明の第２の実施例であるゲートアレイ
方式の半導体集積回路の基本セルを示す平面図である。

【図４】 この発明の第３の実施例であるゲートアレイ
方式の半導体集積回路の基本セルを示す平面図である。

【図５】 この発明の第３の実施例であるゲートアレイ
方式の半導体集積回路の基本セルを示す平面図である。

【図６】 図４及び図５で構成される論理回路を示す回
路図である。

【図７】 この発明の第４の実施例であるゲートアレイ
方式の半導体集積回路の基本セルを示す平面図である。

【図８】 この発明の第５の実施例であるゲートアレイ
方式の半導体集積回路の製造方法で製造される基本セル
例を示す平面図である。

【図９】 この発明の第５の実施例であるゲートアレイ
方式の半導体集積回路の製造方法を示す断面図である。

【図１０】 この発明の第５の実施例であるゲートアレ
イ方式の半導体集積回路の製造方法を示す断面図であ
る。

【図１１】 この発明の第５の実施例であるゲートアレ
イ方式の半導体集積回路の製造方法を示す断面図であ
る。

【図１２】 この発明の第５の実施例であるゲートアレ
イ方式の半導体集積回路の製造方法を示す断面図であ
る。

【図１３】 この発明の第５の実施例であるゲートアレ
イ方式の半導体集積回路の製造方法を示す断面図であ
る。

【図１４】 この発明の第５の実施例であるゲートアレ
イ方式の半導体集積回路の製造方法を示す断面図であ
る。

【図１５】 この発明の第５の実施例であるゲートアレ
イ方式の半導体集積回路の製造方法を示す断面図であ
る。

【図１６】 この発明の第５の実施例であるゲートアレ
イ方式の半導体集積回路の製造方法を示す断面図であ
る。

【図１７】 この発明の第５の実施例であるゲートアレ
イ方式の半導体集積回路の製造方法を示す断面図であ
る。

【図１８】 この発明の第５の実施例であるゲートアレ
イ方式の半導体集積回路の製造方法を示す断面図であ
る。

【図１９】 この発明の第６の実施例であるゲートアレ
イ方式の半導体集積回路を示す説明図である。

【図２０】 この発明の第７の実施例であるゲートアレ
イ方式の半導体集積回路におけるセル配置方法の説明用
の説明図である。

【図２１】 従来のゲートアレイ方式の半導体集積回路
の基本セル構成を示す平面図である。

【図２２】 図２１のＡ−Ａ断面図である。

【符号の説明】

１，１３ 基本セル、２，４ ゲート電極、３Ａ〜３Ｃ
Ｐ型拡散領域、５Ａ〜５Ｃ Ｎ型拡散領域、６ コン
タクトホール、７Ａ，７Ｂ 第１層メタル配線、８ 第
１ビアホール、９〜１１ 第２層メタル配線、１２Ａ〜
１２Ｃ 第１層メタル配線パターン、５２ 第２層メタ
ル配線、５３ 第３層アルミ配線。

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 半導体チップ上に複数の基本セルが配置
   されてなる半導体集積回路であって、 前記複数の基本セルはそれぞれ、 前記半導体チップ上に選択的に形成される所定の導電型
   の第１及び第２の拡散領域と、 前記第１及び第２拡散領域間上に形成される制御電極
   と、 前記第１及び第２の拡散領域のうち少なくとも一方の拡
   散領域である要配線形成拡散領域上に形成され、前記要
   配線形成拡散領域と電気的に接続される拡散領域配線と
   を備えて構成されるトランジスタ部を有し、 前記トランジスタ部の前記拡散領域配線は、前記要配線
   形成拡散領域上からさらに延長して形成され、前記要配
   線形成拡散領域外の領域上で電気的接続可能な拡散領域
   外接続領域を有することを特徴とする半導体集積回路。
2. 【請求項２】 前記拡散領域配線は第１の層に形成さ
   れ、 前記複数の基本セルはそれぞれ、 前記第１の層と異なる第２の層に形成されるトランジス
   タ配線と、 一端が前記トランジスタ配線に接続され、他端が前記拡
   散領域配線の前記拡散領域外接続領域に接続され、前記
   トランジスタ配線と前記拡散領域配線との電気的接続を
   行う少なくとも１つの第１のコンタクト手段とをさらに
   備え、 前記トランジスタ部は複数のトランジスタ部を有し、前
   記複数のトランジスタ部はそれぞれ、前記制御電極領域
   上における前記第１の層に形成される制御電極配線と、
   一端が前記トランジスタ配線に接続され、他端が前記制
   御電極配線に接続され、前記トランジスタ配線と前記制
   御電極配線との電気的接続を行う少なくとも１つの第２
   のコンタクト手段とをさらに備え、 前記少なくとも１つの第１及び第２のコンタクト手段
   は、前記複数のトランジスタ部のうち少なくとも２つの
   トランジスタ部を電気的に接続して所定の論理機能を設
   定することを特徴とする請求項１記載の半導体集積回
   路。
3. 【請求項３】 前記複数のトランジスタ部はそれぞれ、 前記第１の層及び前記第２の層と異なる第３の層に形成
   される他のトランジスタ配線と、 前記拡散領域配線、前記制御電極配線及び前記トランジ
   スタ配線のうちの一の配線と前記他のトランジスタ配線
   との電気的接続を行う少なくとも１つの第３のコンタク
   ト手段をさらに備え、 前記少なくとも１つの第１及び第２のコンタクト手段に
   加え、前記少なくとも１つの第３のコンタクト手段は、
   前記複数のトランジスタ部のうち少なくとも２つのトラ
   ンジスタ部を電気的に接続して所定の論理機能を設定す
   ることを特徴とする請求項２記載の半導体集積回路。
4. 【請求項４】 前記複数の基本セルはそれぞれ、 前記第１の層に形成され、前記複数のトランジスタ部の
   前記制御電極配線あるいは前記拡散領域配線にに電気的
   に接続される他のトランジスタ配線をさらに備え、 前記少なくとも１つの第１及び第２のコンタクト手段に
   加え、前記他のトランジスタ配線は、前記複数のトラン
   ジスタ部のうち少なくとも２つのトランジスタ部を電気
   的に接続して所定の論理機能を設定することを特徴とす
   る請求項２記載の半導体集積回路。
5. 【請求項５】 半導体チップと、 前記半導体チップ上に配置され、各々が第１のトランジ
   スタ部を有する複数の第１の基本セルと、 前記半導体チップ上に配置され、各々が第２のトランジ
   スタ部を有する複数の第２の基本セルとを備え、前記第１及び第２のトランジスタ部は、フィールド領域
   のゲート幅方向の形成幅の相違のみによってゲート幅が
   異なるように設けられた ことを特徴とする半導体集積回
   路。
6. 【請求項６】 半導体チップ上に複数の基本セルが配置
   されてなる半導体集積回路の基本セル内のトランジスタ
   部を製造する方法であって、 (a) 前記半導体チップ上にフィールド酸化膜を選択的に
   形成するステップを備え、前記フィールド酸化膜により
   前記半導体チップ上が分離されることによりフィールド
   領域が形成され、 (b) 前記フィールド領域上を含む前記半導体チップ上に
   選択的に制御電極を形成するステップと、 (c) 前記制御電極をマスクとして前記フィールド領域内
   に拡散領域を形成するステップと、 (d) 前記拡散領域上に電気的に接続して拡散領域配線を
   形成するステップとをさらに備え、前記制御電極、前記
   拡散領域及び前記拡散領域配線により前記トランジスタ
   部が構成され、 前記ステップ(a)で形成される前記フィールド領域の大
   きさのみを変更することにより、前記トランジスタの前
   記拡散領域の大きさを変更して動作特性が異なる前記ト
   ランジスタ部を製造可能にしたことを特徴とする半導体
   集積回路の製造方法。
7. 【請求項７】 各々が第１のゲート幅のトランジスタ部
   を有する複数の第１の基本セルと、各々が前記第１のゲ
   ート幅と異なる第２のゲート幅のトランジスタ部を有す
   る複数の第２の基本セルとを半導体チップ上に配置する
   セル配置方法であって、 所望の論理回路の動作特性に適合するように、前記複数
   の第１の基本セルと前記複数の第２の基本セルとを前記
   半導体チップ上に混在して配置し、 前記第１及び第２のトランジスタ部を、フィールド領域
   のゲート幅方向の形成幅の相違のみによって前記第１及
   び第２のゲート幅が異なるように設けた ことを特徴とす
   る半導体集積回路。ことを特徴とするセルの配置方法。