JP2005197428A - 半導体集積回路 - Google Patents

Abstract

【課題】 半導体集積回路の基本セル内の配線はグリッド間をむすんで設けられ、基本セルと外部配線の接続を容易にする。
【解決手段】 半導体集積回路の基本セルＡＡ１は、拡散領域１、ゲートポリ２、コンタクト３、及び１層目配線４のレイヤを含み、マスタースライス方式のＩＣ／ＬＳＩに用いられる。 そして、ゲートポリ４、Ｐｃｈ ＭＯＳトランジスタ部６、及びＮｃｈ ＭＯＳトランジスタ部７内には、コンタクト３が設けられ、コンタクト３上にはグリッド間をむすんで１層目配線が設けられている。
【選択図】 図１

Description

本発明は、ゲートアレイやエンベデッドアレイ等のマスタースライス方式の半導体集積回路に関する。

通常、ゲートアレイやエンベデッドアレイ等のマスタースライス方式の半導体集積回路は、トランジスタの形成工程までを共通とし、メタル配線工程においてカスタマイズされる。そして、共通となるトランジスタ領域には、複数個のトランジスタを基本単位とした基本セルが規則正しくＬＳＩチップ上に配置されている。

近年、ＤｅｅｐサブミクロンＬＳＩにおいては、トランジスタの微細化よりも配線の微細化の進展が早く、それとともに、マスタースライス方式の半導体集積回路では、自由に基本セル内の配線と外部配線を接続できなくなっている。このため、外部配線との接続に、基本セルのフィールド上の１層目金属配線を用いたり、基本セルのトランジスタ内のコンタクトとは別な個所に第1のビアを設けたりしている（例えば、特許文献１参照。）。更に、基本セルの横方向では、ソース・ドレインの拡散領域が３つ設けられ、それぞれ端子として配線を接続すると３本配置することができる。ところが、配線間の間隔を更に狭めることができるが、拡散領域と接続する本数を３本以上にできない。
特開平８−５１１９４号公報（頁１０、図３、４、及び頁１１、図５乃至８）

上述した半導体集積回路においては、基本セルと外部配線との接続に自由度がなく、基本セル内の外部配線と接続するための配線端子位置に制限が生じ、且つ基本セルのコンパクト化が困難という問題点がある。

更に、基本セルが１層目金属配線まで固定化されているので、異なる動作を要求され、この要求に対して２層目配線以降で対応できない場合には、トランジスタ形成や１層目金属配線の修正ワークが生じるという問題点がある。

本発明は、上記問題に鑑みてなされたもので、その目的とするところは、基本セル内の配線をゲート・ソース・ドレインのピッチより狭いピッチの配線グリッド間をむすんで設け、基本セルと外部配線との接続を容易にし、且つ１層目配線までのトランジスタ形成を固定化した基本セルをベースにし、異なる動作要求に対して第１のビア以降を修正した基本セルを用意した半導体集積回路を提供することにある。

上記目的を達成するために、本発明の一態様の半導体集積回路は、半導体チップ上に複数の基本セルが配置されたマスタースライス方式の半導体集積回路であって、前記基本セル内のトランジスタのゲート、ソース、及びドレイン端子として用いられ、ゲート・ソース・ドレインのピッチよりも狭いピッチの配線グリッドに配置された第1の配線と、前記基本セル内に設けられ、前記第1の配線と第1のビアを介して接続し、前記第1の配線よりも１層以上上層の前記配線グリッド間をむすんで設けられた第２の配線とを具備し、前記第１の配線と前記第1のビアと前記第２の配線が接続されて論理回路を構成することを特徴とする。

更に、上記目的を達成するために、本発明の他態様の半導体集積回路は、半導体チップ上に複数の基本セルが配置されたマスタースライス方式の半導体集積回路であって、前記基本セル内のトランジスタのゲート、ソース、及びドレイン端子として用いられ、ゲート・ソース・ドレインのピッチよりも狭いピッチの配線グリッドに配置された第1の配線と、前記基本セル内に設けられ、前記第1の配線と第1のビアを介して接続し、前記第1の配線よりも１層以上上層の前記配線グリッド間をむすんで設けられた第２の配線と、前記基本セル内に設けられ、前記第２の配線と第２のビアを介して接続し、前記配線グリッド間をむすんで設けられ、前記第２の配線よりも１層以上上層の第３の配線とを具備し、前記第１の配線と前記第２の配線は同一形状、或いは別形状に配線グリッドに配置され、前記第１の配線、前記第１のビア、前記第２の配線、前記第２のビア、及び前記第３の配線が接続されて論理回路を構成することを特徴とする。

本発明によれば、基本セル内の配線をゲート・ソース・ドレインのピッチより狭いピッチの配線グリッド上に設け、基本セル内の配線を配線グリッド間をむすんで設け、基本セルと外部配線との接続を容易にし、且つ基本セル内の配線リソースを多くし、コンタクトまでのトランジスタ形成を固定化した基本セルをベースにし、異なる動作要求に対して第１のビア以降を修正した基本セルを用意した半導体集積回路を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１はマスタースライス方式の半導体集積回路の基本セルを示す平面図である。

図１に示すように、半導体集積回路の基本セルＡＡ１は、拡散領域１、ゲートポリ２、コンタクト３、及び１層目配線４のレイヤを含み、そのサイズは、縦方向が９グリッド、横方向が４グリッドであり、マスタースライス方式のＩＣ／ＬＳＩに用いられる。

そして、ゲートポリ４、Ｐｃｈ ＭＯＳトランジスタ部６、及びＮｃｈ ＭＯＳトランジスタ部７内には、コンタクト３が設けられ、コンタクト３上には１層目配線が設けられている。

次に、半導体集積回路の基本セルのレイヤ構成について説明する。図２は、拡散領域及びゲートポリのレイヤを示す図、図３はコンタクトのレイヤを示す図、図４は１層目配線のレイヤを示す図である。

図２に示すように、拡散領域１は、Ｐｃｈ ＭＯＳトランジスタ部６及びＮｃｈ ＭＯＳトランジスタ部７からなる。ゲートポリ２は、Ｐｃｈ ＭＯＳトランジスタ部６及びＮｃｈ ＭＯＳトランジスタ部７をそれぞれ３分割するように設けられ、Ｐｃｈ ＭＯＳトランジスタとＮｃｈ ＭＯＳトランジスタのゲート電極部分、及びＰｃｈ ＭＯＳトランジスタの電極とＮｃｈ ＭＯＳトランジスタ電極を接続するゲートポリ配線部分からなる。

図３に示すように、コンタクト３の中央部は、グリッド５上、グリッド５間の横方向の直線上、及びグリッド５間の縦方向の直線上に設けられている。

図４に示すように、１層目配線ラインシンボル８は、グリッド５間を接続するように設計配置され、また、グリッド５部以外の配線間を接続する目的にも使用されている。そして、１層目配線４は、この１層目配線ラインシンボル８データを自動合成することによりリアルデータとしている。ここで、１層目配線４は、トランジスタのゲート、ソース、及びドレインの配線端子として用いられる。

この基本セルＡＡ１は、１層目配線４まで固定化されている。そして、実際の回路動作に用いる場合には、第１のビア以降のビアと２層目配線以降の配線を基本セルＡＡ１に設けて使用する。

上述したように、本実施例の半導体集積回路では、基本セルＡＡ１内の１層目配線４はグリッド５上に配置されている。そして、マスタースライス方式のＩＣ／ＬＳＩでは、グリッド５と機能動作するために設けられる基本セル外の外部配線のグリッドは、同一ピッチで設けられている。このため、接続場所の限定を受けずに基本セルＡＡ１内の１層目配線４と外部配線との接続を容易に行うことができる。従って、基本セルＡＡ１を基本単位として、第１のビア以降のビアと２層目配線以降の配線を変更することにより各論理回路を構成することができる。

更に、基本セルの横方向では、拡散領域から端子として３本取り出されているが、配線グリッドは４本設けられているので配線リソースを多くすることができ従来よりも集積度を向上することができる。

次に、本発明の実施例２に係る半導体集積回路について図面を参照して説明する。図５は、マスタースライス方式の半導体集積回路の基本セルを示す平面図である。

以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。

図５に示すように、半導体集積回路の基本セルＡＡ２は、拡散領域１、ゲートポリ２、コンタクト３、１層目配線４、第1のビア９、及び２層目配線１０のレイヤを含み、そのサイズは、縦方向が９グリッド、横方向が４グリッドである。そして、２つの入力部３１、３２と１つの出力部３３を有する２入力ＮＡＮＤ回路として機能する。

次に、半導体集積回路の基本セルのレイヤ構成について説明する。図６は第1のビアのレイヤを示す図、図７は２層目配線のレイヤを示す図である。ここで、１層目配線４までは、実施例１と同じレイヤ構成及び配置をしている。

図６に示すように、第1のビア９の中央部は、グリッド５上、グリッド５間の横方向の直線上、及びグリッド５間の縦方向の直線上に設けられている。

図７に示すように、２層目配線ラインシンボル１１は、グリッド５間を接続するように設計配置されている。そして、２層目配線１０は、この２層目配線ラインシンボル１１データを自動合成させることによりリアルデータとしている。

上述したように、本実施例の半導体集積回路では、基本セルＡＡ２内の２層目配線１０はグリッド５間をむすんで設けられている。このため、グリッド５間を結んで設けられた１層目配線４との接続が容易にできる。

更に、２入力ＮＡＮＤ回路の入力部３１、３２、出力部３３、高電位側電源ＶＤＤ、及び低電位側電源ＶＳＳがグリッド５間を結んで設けられた２層目配線１０で形成されている。そして、マスタースライス方式のＩＣ／ＬＳＩでは、グリッド５と機能動作するために設けられる基本セル外の外部配線のグリッドは、同一ピッチで設けられている。このため、基本セルＡＡ２内の２層目配線１０と外部配線との接続を容易に行うことができる。

次に、本発明の実施例３に係る半導体集積回路について図面を参照して説明する。図８は、マスタースライス方式の半導体集積回路の基本セルを示す平面図である。

以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。

図８に示すように、半導体集積回路の基本セルＡＡ３は、拡散領域１、ゲートポリ２、コンタクト３、１層目配線４、第1のビア９、及び２層目配線１０のレイヤを含み、そのサイズは、縦方向が９グリッド、横方向が４グリッドである。

次に、半導体集積回路の基本セルのレイヤ構成について説明する。図９は第1のビアのレイヤを示す図、図１０は２層目配線のレイヤを示す図である。ここで、１層目配線４までは、実施例１と同じレイヤ構成及び配置をしている。

図９に示すように、１層目配線４と２層目配線１０を接続するように第１のビア９が配置されている。

図１０に示すように、２層目配線ラインシンボル１１は、グリッド５間を接続するように設計配置されている。そして、２層目配線１０は、実施例１の１層目配線４と同一の場所に配置されている。

この基本セルＡＡ３は、２層目配線１０まで固定化されている。そして、実際の回路動作に用いる場合には、第２のビア以降のビアと３層目配線以降の配線を基本セルＡＡ３に設けて使用する。

上述したように、本実施例の半導体集積回路では、基本セルＡＡ３内の２層目配線１０はグリッド５間をむすんで設けられている。そして、マスタースライス方式のＩＣ／ＬＳＩでは、グリッド５と機能動作するために設けられる基本セル外の外部配線のグリッドは、同一ピッチで設けられている。このため、接続場所の限定を受けず基本セルＡＡ３内の２層目配線１０と外部配線との接続を容易に行うことができる。従って、基本セルＡＡ３を基本単位として、３層目配線以降の配線を変更することにより各論理回路を構成することができる。

更に、実施例１と同様に、基本セルの横方向では、拡散領域から端子として３本取り出されているが、配線グリッドは４本設けられているので配線リソースを多くすることができ従来よりも集積度を向上することができる。

次に、本発明の実施例４に係る半導体集積回路について図面を参照して説明する。図１１は、マスタースライス方式の半導体集積回路の基本セルを示す平面図である。

以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。

図１１に示すように、半導体集積回路の基本セルＡＡ４は、拡散領域１、ゲートポリ２、コンタクト３、１層目配線４、第1のビア９、及び２層目配線１０のレイヤを含み、そのサイズは、縦方向が９グリッド、横方向が４グリッドである。

次に、半導体集積回路の基本セルのレイヤ構成について説明する。図１２は１層目配線のレイヤを示す図、図１３は第1のビアのレイヤを示す図、図１４は２層目配線のレイヤを示す図である。ここで、コンタクトまでは、実施例１と同じレイヤ構成及び配置をしている。

図１２に示すように、１層目配線ラインシンボル８は、実施例１と同様な手法により設計配置され、１層目配線４はこの１層目配線ラインシンボル８データを自動合成して作成している。なお、１層目配線４の配置場所は実施例１と異なる。

図１３に示すように、第1のビア９の中央部は、実施例２と同様な手法により設計配置され、実施例２及び３の第1のビア９の配置とは異なる。

図１４に示すように、２層目配線ラインシンボル１１は、グリッド５間を接続するように設計配置されている。そして、２層目配線１０は、実施例２と同様な手法により形成されている。なお、２層目配線１０の配置場所は、実施例２及び３とは異なる。

この基本セルＡＡ４は、２層目配線１０まで固定化されている。そして、外部配線との接続には第２のビア以降のビアと３層目配線以降の配線を使用する。

上述したように、本実施例の半導体集積回路では、基本セルＡＡ３内の２層目配線１０はグリッド５間をむすんで設けられている。このため、外部配線との接続を容易に行うことができる。

次に、本発明の実施例５に係る半導体集積回路について図面を参照して説明する。図１５は、マスタースライス方式のＬＳＩチップの構成を示す概略図である。

以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。

図１５に示すように、マスタースライス方式のＬＳＩチップには、フリップフロップ等の順序回路ＦＦ１とＦＦ２の間にロジック動作を行うゲート回路ＧＡＴＥＣ１が設けられ、順序回路ＦＦ２とＦＦ３の間にゲート回路ＧＡＴＥＣ２が設けられ、順序回路とゲート回路が繰り返し隣接配置されている。順序回路ＦＦ１、ＦＦ２、ＦＦ３及びゲート回路ＧＡＴＥＣ１、ＧＡＴＥＣ２は、それぞれ同一のサイズを有するセルが繰り返し隣接配置されている。そして、このセルは、実施例１乃至４で説明した基本セルＡＡ１〜４と同一セルサイズを有している。なお、順序回路は、インバータなどの単純なゲート回路に比べてセルサイズが大きくなりやすいので、フリップフロップＦＦ１からＦＦ３のセルサイズを順序回路に適した基本セルにし、ゲート回路で使用される基本セルよりも小さな基本セルにし、複数使用することで順序回路を構成してもよい。

順序回路ＦＦ１〜ＦＦ３には、閾値電圧−０．４Ｖ程度に設定されたＰｃｈ ＭＯＳトランジスタと閾値電圧０．４Ｖ程度に設定されたＮｃｈ ＭＯＳトランジスタで構成される基準ＶｔｈセルＡＡＡ２、及び閾値電圧−０．６Ｖ程度に設定されたＰｃｈ ＭＯＳトランジスタと閾値電圧０．６Ｖ程度に設定されたＮｃｈ ＭＯＳトランジスタで構成される高ＶｔｈセルＢＢＢ２が配置されている。

一方、ゲート回路ＧＡＴＥＣ１、ＧＡＴＥＣ２には、閾値電圧−０．４Ｖ程度に設定されたＰｃｈ ＭＯＳトランジスタと閾値電圧０．４Ｖ程度に設定されたＮｃｈ ＭＯＳトランジスタで構成される基準ＶｔｈセルＡＡＡ１、及び閾値電圧−０．６Ｖ程度に設定されたＰｃｈ ＭＯＳトランジスタと閾値電圧０．６Ｖ程度に設定されたＮｃｈ ＭＯＳトランジスタで構成される高ＶｔｈセルＢＢＢ１が配置されている。ここで、高ＶｔｈセルＢＢＢ１、ＢＢＢ２は、マスタースライス方式のＬＳＩの消費電流を抑制するために設けられている。

次に、半導体集積回路の基本セルのレイヤ構成について図１５に示した領域Ａの部分を参照して説明する。図１６は基準閾値電圧形成用のＰｃｈ ＭＯＳトランジスタイオン注入のマスクのレイヤを示す図、図１７は基準閾値電圧形成用のＮｃｈ ＭＯＳトランジスタイオン注入のマスクのレイヤを示す図、図１８は高閾値電圧形成用のＰｃｈ ＭＯＳトランジスタイオン注入のマスクのレイヤを示す図、図１９は高閾値電圧形成用のＮｃｈ ＭＯＳトランジスタイオン注入のマスクのレイヤを示す図である。なお、領域Ａには、高ＶｔｈセルＢＢＢ１が菱形状に４個配置されている。

図１６に示すように、上段部には、基準ＶｔｈセルＡＡＡ１及び高ＶｔｈセルＢＢＢ１が左下をセルの原点として配置されている。中段部には、中段部の基準ＶｔｈセルＡＡＡ１及び高ＶｔｈセルＢＢＢ１を反転した形状で、左上をセルの原点として配置されている。下段部には、基準ＶｔｈセルＡＡＡ１及び高ＶｔｈセルＢＢＢ１が左下をセルの原点とした配置されている。

そして、基準閾値電圧形成用のＰｃｈ ＭＯＳトランジスタイオン注入のマスクのレイヤは、複数工程のイオン注入が行われる共通Ｉ／Ｉ領域２０と、基準ＶｔｈセルＡＡＡ１のＰｃｈ ＭＯＳトランジスタ部６にイオン注入を行うためのＰｃｈ ＭＯＳトランジスタＣｈＩ／Ｉ領域２１から構成されている。

図１７に示すように、基準閾値電圧形成用のＮｃｈ ＭＯＳトランジスタイオン注入のマスクのレイヤは、複数工程のイオン注入が行われる共通Ｉ／Ｉ領域２０と、基準ＶｔｈセルＡＡＡ１のＮｃｈ ＭＯＳトランジスタ部７にイオン注入を行うためのＮｃｈ ＭＯＳトランジスタＣｈＩ／Ｉ領域２２から構成されている。

図１８に示すように、高閾値電圧形成用のＰｃｈ ＭＯＳトランジスタイオン注入のマスクのレイヤは、複数工程のイオン注入が行われる共通Ｉ／Ｉ領域２０と高ＶｔｈセルＢＢＢ１のＰｃｈ ＭＯＳトランジスタ部６にイオン注入を行うためのＰｃｈ ＭＯＳトランジスタ高ＶｔｈＩ／Ｉ領域２３から構成されている。

図１９に示すように、高閾値電圧形成用のＮｃｈ ＭＯＳトランジスタイオン注入のマスクのレイヤは、複数工程のイオン注入が行われる共通Ｉ／Ｉ領域２０と高ＶｔｈセルＢＢＢ１のＮｃｈ ＭＯＳトランジスタ部７にイオン注入を行うためのＮｃｈ ＭＯＳトランジスタ高ＶｔｈＩ／Ｉ領域２４から構成されている。

次に、マスタースライス方式のＬＳＩチップのレイヤの領域間隔について図１８に示した領域Ｂを参照にして説明する。図２０は、ＬＳＩチップのレイヤの領域間隔を示す比較図であり、図２０（ａ）は本実施例のレイヤの領域を示し、図２０（ｂ）及び（ｃ）は従来のレイヤの領域間隔を示す。

この比較図から明白なように、従来では、共通Ｉ／Ｉ領域２０が設けられていないので、Ｐｃｈ ＭＯＳトランジスタ高ＶｔｈＩ／Ｉ領域２３間が矩形で点接触したり、Ｐｃｈ ＭＯＳトランジスタ高ＶｔｈＩ／Ｉ領域２３間が設計基準以下で離間配置されるので、レイアウト設計やマスク作成時に設計違反となりこの部分の修正作業が生じる。一方、本実施例では、Ｐｃｈ ＭＯＳトランジスタ高ＶｔｈＩ／Ｉ領域２３間に設計基準以上の寸法を有する共通Ｉ／Ｉ領域２０が設けられているので、レイアウト設計やマスク作成時に設計違反が生じない。

ここでは、消費電流を抑制するための高ＶｈセルＢＢＢ１、ＢＢＢ２と基準ＶｔｈセルＡＡＡ１、ＡＡＡ２を設けているが、回路動作を高速にするための−０．２Ｖ程度に設定された低閾値電圧のＰｃｈ ＭＯＳトランジスタ及び−０．２Ｖ程度に設定された低閾値電圧のＮｃｈ ＭＯＳトランジスタを有する低Ｖｔｈセルと基準Ｖｔｈセルを設けてもよい。更に、消費電流を抑制するための高Ｖｈセル、回路動作を高速にするための低Ｖｔｈセル、及び基準Ｖｔｈセルをマスタースライス方式のＬＳＩチップ内に設けてもよい。

上述したように、本実施例の半導体集積回路では、マスタースライス方式に用いられるセル内に共通Ｉ／Ｉ領域２０を設けている。このため、高閾値電圧のトランジスタを有するセルや低閾値電圧のトランジスタを有するセルを、基準閾値電圧のトランジスタを有するセルの代わりにＬＳＩチップ内に自由に設計配置できる。

従って、高閾値電圧のトランジスタを有するセルを用いて、回路の一部分を低消費電力化したり、低閾値電圧のトランジスタを有するセルを用いて、回路の一部分を高速動作することが設計配置の制限なく自由に行うことができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例５では、マスタースライス方式のＬＳＩに適用したが、ロジック動作をする一般のＬＳＩやアナログ・デジタル混載のＬＳＩのロジック部分にも適用できる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体チップ上に複数の基本セルが配置されたマスタースライス方式の半導体集積回路であって、前記基本セル内のＰｃｈ ＭＯＳトランジスタとＮｃｈ ＭＯＳトランジスタのゲート、ソース、及びドレイン端子として用いられ、ゲート・ソース・ドレインのピッチよりも狭いピッチの配線グリッドに配置された第1の配線と、前記基本セル内に設けられ、前記第1の配線と第1のビアを介して接続し、前記第1の配線よりも１層以上上層の前記配線グリッド間をむすんで設けられた第２の配線と、を有し、前記第１の配線と前記第1のビアと前記第２の配線が接続されて論理回路を構成する半導体集積回路。

（付記２） 半導体チップ上に複数の基本セルが配置されたマスタースライス方式の半導体集積回路であって、前記基本セル内のＰｃｈ ＭＯＳトランジスタとＮｃｈ ＭＯＳトランジスタのゲート、ソース、及びドレイン端子として用いられ、ゲート・ソース・ドレインのピッチよりも狭いピッチの配線グリッドに配置された第1の配線と、前記基本セル内に設けられ、前記第1の配線と第1のビアを介して接続し、前記第1の配線よりも１層以上上層の前記配線グリッド間をむすんで設けられた第２の配線と、前記基本セル内に設けられ、前記第２の配線と第２のビアを介して接続し、前記配線グリッド間をむすんで設けられ、前記第２の配線よりも１層以上上層の第３の配線と、を有し、前記第１の配線と前記第２の配線は同一形状、或いは別形状に配線グリッドに配置され、前記第１の配線、前記第１のビア、前記第２の配線、前記第２のビア、及び前記第３の配線が接続されて論理回路を構成する半導体集積回路。

（付記３） 前記基本セルを用いて構成された順序回路の列と、前記基本セルを用いて別に構成されたゲート回路の列が交互に隣接配置されている付記１又は２に記載の半導体集積回路。

（付記４） 前記順序回路及びゲート回路には、閾値電圧の絶対値が異なる基本セルがランダムに配置されている付記３に記載の半導体集積回路。

（付記５） 前記順序回路及びゲート回路には、基準の閾値電圧の絶対値を有する第１の基本セルと、前記基準の閾値電圧の絶対値よりも高い閾値電圧を有する第２の基本セルと、前記基準の閾値電圧の絶対値よりも低い閾値電圧を有する第３の基本セルを有し、第１乃至３の基本セルがランダムに配置している付記３に記載の半導体集積回路。

（付記６） 前記基本セル内の一部には、共通イオン注入領域が設けられている付記１乃至５のいずれかに記載の半導体集積回路。

本発明の実施例１に係るマスタースライス方式の半導体集積回路の基本セルを示す平面図。 本発明の実施例１に係る基本セルの拡散領域及びゲートポリのレイヤを示す図。 本発明の実施例１に係る基本セルのコンタクトのレイヤを示す図。 本発明の実施例１に係る基本セルの１層目配線のレイヤを示す図。 本発明の実施例２に係るマスタースライス方式の半導体集積回路の基本セルを示す平面図。 本発明の実施例２に係る基本セルの第1のビアのレイヤを示す図。 本発明の実施例２に係る基本セルの２層目配線のレイヤを示す図。 本発明の実施例３に係るマスタースライス方式の半導体集積回路の基本セルを示す平面図。 本発明の実施例３に係る基本セルの第1のビアのレイヤを示す図。 本発明の実施例３に係る基本セルの２層目配線のレイヤを示す図。 本発明の実施例４に係るマスタースライス方式の半導体集積回路の基本セルを示す平面図。 本発明の実施例４に係る基本セルの１層目配線のレイヤを示す図。 本発明の実施例４に係る基本セルの第1のビアのレイヤを示す図。 本発明の実施例４に係る基本セルの２層目配線のレイヤを示す図。 本発明の実施例５に係るマスタースライス方式のＬＳＩチップ構成を示す概略図。 本発明の実施例５に係るＬＳＩチップのレイヤを示す図。 本発明の実施例５に係るＬＳＩチップのレイヤを示す図。 本発明の実施例５に係るＬＳＩチップのレイヤを示す図。 本発明の実施例５に係るＬＳＩチップのレイヤを示す図。 本発明の実施例５に係るＬＳＩチップのレイヤの領域間隔を示す比較図。

符号の説明

１ 拡散領域
２ ゲートポリ
３ コンタクト
４ 一層目配線
５ グリッド
６ Ｐｃｈ ＭＯＳトランジスタ部
７ Ｎｃｈ ＭＯＳトランジスタ部
８ １層目配線ラインシンボル
９ 第1のビア
１０ ２層目配線
１１ ２層目配線ラインシンボル
２０ 共通Ｉ／Ｉ領域
２１ Ｐｃｈ ＭＯＳトランジスタＣｈＩ／Ｉ領域
２２ Ｎｃｈ ＭＯＳトランジスタＣｈＩ／Ｉ領域
２３ Ｐｃｈ ＭＯＳトランジスタ高ＶｔｈＩ／Ｉ領域
２４ Ｎｃｈ ＭＯＳトランジスタ高ＶｔｈＩ／Ｉ領域
３１、３２ 入力部
３３ 出力部
ＡＡ１〜ＡＡ４ 基本セル
ＡＡＡ１、ＡＡＡ２ 基準Ｖｔｈセル
ＢＢＢ１、ＢＢＢ２ 高Ｖｔｈセル
ＦＦ１〜ＦＦ３ 順序回路
ＧＡＴＥＣ１、ＧＡＴＥＣ２ ゲート回路
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源

Claims (5)

1. 半導体チップ上に複数の基本セルが配置されたマスタースライス方式の半導体集積回路であって、
   前記基本セル内のトランジスタのゲート、ソース、及びドレイン端子として用いられ、ゲート・ソース・ドレインのピッチよりも狭いピッチの配線グリッドに配置された第1の配線と、
   前記基本セル内に設けられ、前記第1の配線と第1のビアを介して接続し、前記第1の配線よりも１層以上上層の前記配線グリッド間をむすんで設けられた第２の配線と、
   を具備し、前記第１の配線と前記第1のビアと前記第２の配線が接続されて論理回路を構成することを特徴とする半導体集積回路。
2. 半導体チップ上に複数の基本セルが配置されたマスタースライス方式の半導体集積回路であって、
   前記基本セル内のトランジスタのゲート、ソース、及びドレイン端子として用いられ、ゲート・ソース・ドレインのピッチよりも狭いピッチの配線グリッドに配置された第1の配線と、
   前記基本セル内に設けられ、前記第1の配線と第1のビアを介して接続し、前記第1の配線よりも１層以上上層の前記配線グリッド間をむすんで設けられた第２の配線と、
   前記基本セル内に設けられ、前記第２の配線と第２のビアを介して接続し、前記配線グリッド間をむすんで設けられ、前記第２の配線よりも１層以上上層の第３の配線と、
   を具備し、前記第１の配線と前記第２の配線は同一形状、或いは別形状に配線グリッドに配置され、前記第１の配線、前記第１のビア、前記第２の配線、前記第２のビア、及び前記第３の配線が接続されて論理回路を構成することを特徴とする半導体集積回路。
3. 前記基本セルを用いて構成された順序回路の列と、前記基本セルを用いて別に構成されたゲート回路の列が交互に隣接配置されていることを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記順序回路及びゲート回路には、閾値電圧が異なる基本セルがランダムに配置されていることを特徴とする請求項３に記載の半導体集積回路。
5. 前記基本セル内の一部には、共通イオン注入領域が設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。

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