JP2000332118A - スタンダードセルと半導体集積回路装置とそのレイアウト設計方法 - Google Patents
スタンダードセルと半導体集積回路装置とそのレイアウト設計方法Info
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- JP2000332118A JP2000332118A JP11142951A JP14295199A JP2000332118A JP 2000332118 A JP2000332118 A JP 2000332118A JP 11142951 A JP11142951 A JP 11142951A JP 14295199 A JP14295199 A JP 14295199A JP 2000332118 A JP2000332118 A JP 2000332118A
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Abstract
(57)【要約】
【課題】 スタンダードセル方式による半導体集積回路
装置のレイアウト設計において、従来、セル内のトラン
ジスタのしきい値電圧を制御することができなかった。 【解決手段】 Ｐチャネルトランジスタのソース領域に
第１の電源電位を供給する電源線１５と電気的に非接続
であるＮウェル領域用のピン２３を設けているため、Ｎ
ウェル領域１９にＰチャネルトランジスタのソース領域
とは異なる電位の供給が可能となり、しきい値電圧を制
御できる。また、Ｎチャネルトランジスタのソース領域
に第２の電源電位（接地電位）を供給する接地線１６と
電気的に非接続であるＰウェル領域用のピン２４を設け
ているため、Ｐウェル領域２０にＮチャネルトランジス
タのソース領域とは異なる電位の供給が可能となり、し
きい値電圧を制御できる。
装置のレイアウト設計において、従来、セル内のトラン
ジスタのしきい値電圧を制御することができなかった。 【解決手段】 Ｐチャネルトランジスタのソース領域に
第１の電源電位を供給する電源線１５と電気的に非接続
であるＮウェル領域用のピン２３を設けているため、Ｎ
ウェル領域１９にＰチャネルトランジスタのソース領域
とは異なる電位の供給が可能となり、しきい値電圧を制
御できる。また、Ｎチャネルトランジスタのソース領域
に第２の電源電位（接地電位）を供給する接地線１６と
電気的に非接続であるＰウェル領域用のピン２４を設け
ているため、Ｐウェル領域２０にＮチャネルトランジス
タのソース領域とは異なる電位の供給が可能となり、し
きい値電圧を制御できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計に用いられるスタンダードセルと半導体
集積回路装置とそのレイアウト設計方法に関するもので
ある。
レイアウト設計に用いられるスタンダードセルと半導体
集積回路装置とそのレイアウト設計方法に関するもので
ある。
【０００２】
【従来の技術】従来、半導体集積回路のレイアウト設計
に用いられるスタンダードセルにおいては、セルに供給
される電源電位用のピンとして、トランジスタに供給さ
れる電源電位とウェル領域に供給される電位とで共通な
ピンを持つのみであった。
に用いられるスタンダードセルにおいては、セルに供給
される電源電位用のピンとして、トランジスタに供給さ
れる電源電位とウェル領域に供給される電位とで共通な
ピンを持つのみであった。
【０００３】図４に従来のスタンダードセルの一例とし
てＣＭＯＳのインバータセルのレイアウトを示す。図４
において、６１はゲート電極、６２はＰチャネルトラン
ジスタのソース領域およびドレイン領域となるＰ型拡散
領域、６３はＮチャネルトランジスタのソース領域およ
びドレイン領域となるＮ型拡散領域、６４はＰチャネル
トランジスタのドレイン領域のＰ型拡散領域６２および
Ｎチャネルトランジスタのドレイン領域のＮ型拡散領域
６３とそれぞれコンタクトを介して接続されたインバー
タの出力配線である。
てＣＭＯＳのインバータセルのレイアウトを示す。図４
において、６１はゲート電極、６２はＰチャネルトラン
ジスタのソース領域およびドレイン領域となるＰ型拡散
領域、６３はＮチャネルトランジスタのソース領域およ
びドレイン領域となるＮ型拡散領域、６４はＰチャネル
トランジスタのドレイン領域のＰ型拡散領域６２および
Ｎチャネルトランジスタのドレイン領域のＮ型拡散領域
６３とそれぞれコンタクトを介して接続されたインバー
タの出力配線である。
【０００４】６５は高電位側の第１の電源電位が供給さ
れる電源線、６６は低電位側の第２の電源電位（ここで
は接地電位）が供給される接地線、６７はゲート電極１
１とコンタクトを介して接続されるインバータの入力端
子、６８はＰチャネルトランジスタ形成のためのＮウェ
ル領域、６９はＮチャネルトランジスタ形成のためのＰ
ウェル領域、７０はＮウェル領域６８上に形成されコン
タクトを介して電源線６５に接続された配線７２と接続
される高濃度Ｎ型拡散領域、７１はＰウェル領域６９上
に形成されコンタクトを介して接地線６６に接続された
配線７３と接続される高濃度Ｐ型拡散領域である。出力
配線６４，電源線６５，接地線６６，インバータの入力
端子６７および配線７２，７３は同一の配線層により形
成される。
れる電源線、６６は低電位側の第２の電源電位（ここで
は接地電位）が供給される接地線、６７はゲート電極１
１とコンタクトを介して接続されるインバータの入力端
子、６８はＰチャネルトランジスタ形成のためのＮウェ
ル領域、６９はＮチャネルトランジスタ形成のためのＰ
ウェル領域、７０はＮウェル領域６８上に形成されコン
タクトを介して電源線６５に接続された配線７２と接続
される高濃度Ｎ型拡散領域、７１はＰウェル領域６９上
に形成されコンタクトを介して接地線６６に接続された
配線７３と接続される高濃度Ｐ型拡散領域である。出力
配線６４，電源線６５，接地線６６，インバータの入力
端子６７および配線７２，７３は同一の配線層により形
成される。
【０００５】この従来のスタンダードセルでは、電源線
６５に接続された配線７２は、コンタクトを介してＰチ
ャネルトランジスタのソース領域のＰ型拡散領域６２に
接続されるとともに、コンタクトを介してＮウェル領域
６８上の高濃度Ｎ型拡散領域７０に接続されている。ま
た、接地線６６に接続された配線７３は、コンタクトを
介してＮチャネルトランジスタのソース領域のＮ型拡散
領域６３に接続されるとともに、コンタクトを介してＰ
ウェル領域６９上の高濃度Ｐ型拡散領域７１に接続され
ている。
６５に接続された配線７２は、コンタクトを介してＰチ
ャネルトランジスタのソース領域のＰ型拡散領域６２に
接続されるとともに、コンタクトを介してＮウェル領域
６８上の高濃度Ｎ型拡散領域７０に接続されている。ま
た、接地線６６に接続された配線７３は、コンタクトを
介してＮチャネルトランジスタのソース領域のＮ型拡散
領域６３に接続されるとともに、コンタクトを介してＰ
ウェル領域６９上の高濃度Ｐ型拡散領域７１に接続され
ている。
【０００６】また、Ｎウェル領域６８およびＰウェル領
域６９はそれぞれ矩形セル領域の境界上まで形成されて
いる。このようなスタンダードセルを複数隣接配置した
半導体集積回路装置では、隣接したスタンダードセルの
互いのＮウェル領域が接することになり、同様に、互い
のＰウェル領域も接することになる。
域６９はそれぞれ矩形セル領域の境界上まで形成されて
いる。このようなスタンダードセルを複数隣接配置した
半導体集積回路装置では、隣接したスタンダードセルの
互いのＮウェル領域が接することになり、同様に、互い
のＰウェル領域も接することになる。
【０００７】
【発明が解決しようとする課題】上記従来の構成では、
スタンダードセル内においては、Ｐチャネルトランジス
タのソース領域（一方のＰ型拡散領域６２）とＮウェル
領域６８とは、同一の電源線６５から共通のピン７４を
介した電位供給により同電位となり、双方に対して別々
の電位を供給するということができなかった。また、Ｎ
チャネルトランジスタのソース領域（一方のＮ型拡散領
域６３）とＰウェル領域６９とは、同一の接地線６６か
ら共通のピン７５を介した電位供給により同電位とな
り、双方に対して別々の電位を供給するということがで
きなかった。また、隣接配置するスタンダードセル同士
の間で、ウェル領域が接するようなレイアウト構造であ
った。このような従来構造のセルでは、レイアウト設計
時にセル単位でのしきい値電圧の制御を行なうことはで
きなかった。
スタンダードセル内においては、Ｐチャネルトランジス
タのソース領域（一方のＰ型拡散領域６２）とＮウェル
領域６８とは、同一の電源線６５から共通のピン７４を
介した電位供給により同電位となり、双方に対して別々
の電位を供給するということができなかった。また、Ｎ
チャネルトランジスタのソース領域（一方のＮ型拡散領
域６３）とＰウェル領域６９とは、同一の接地線６６か
ら共通のピン７５を介した電位供給により同電位とな
り、双方に対して別々の電位を供給するということがで
きなかった。また、隣接配置するスタンダードセル同士
の間で、ウェル領域が接するようなレイアウト構造であ
った。このような従来構造のセルでは、レイアウト設計
時にセル単位でのしきい値電圧の制御を行なうことはで
きなかった。
【０００８】本発明の目的はかかる点に鑑み、スタンダ
ードセルを用いた半導体集積回路の設計において、トラ
ンジスタのソース領域とウェル領域とにそれぞれ独立し
た電位を供給でき、レイアウト設計時にセル単位でのし
きい値電圧の制御を行なうことのできるスタンダードセ
ルを提供し、また、それによって自動配置配線レイアウ
トによる設計においても、個別のセル単位でのしきい値
電圧の制御が可能となる半導体集積回路装置およびその
設計方法を提供することである。
ードセルを用いた半導体集積回路の設計において、トラ
ンジスタのソース領域とウェル領域とにそれぞれ独立し
た電位を供給でき、レイアウト設計時にセル単位でのし
きい値電圧の制御を行なうことのできるスタンダードセ
ルを提供し、また、それによって自動配置配線レイアウ
トによる設計においても、個別のセル単位でのしきい値
電圧の制御が可能となる半導体集積回路装置およびその
設計方法を提供することである。
【０００９】
【課題を解決するための手段】請求項１記載のスタンダ
ードセルは、Ｐ型半導体基板を用いた半導体集積回路の
設計に使用され、矩形セル領域内に形成したＮウェル領
域と、Ｎウェル領域に形成したＰ型のソース領域および
ドレイン領域を有するＰチャネルトランジスタとを備え
たスタンダードセルであって、Ｐチャネルトランジスタ
のソース領域と電気的に接続され電源電位が供給される
電源電位用のピンを設け、Ｎウェル領域と電気的に接続
されかつ電源電位用のピンと電気的に非接続であるＮウ
ェル領域用のピンを設け、Ｎウェル領域を、隣接配置さ
れる他のスタンダードセルのＮウェル領域と接しないよ
うに矩形セル領域の境界から離して配置したことを特徴
とする。
ードセルは、Ｐ型半導体基板を用いた半導体集積回路の
設計に使用され、矩形セル領域内に形成したＮウェル領
域と、Ｎウェル領域に形成したＰ型のソース領域および
ドレイン領域を有するＰチャネルトランジスタとを備え
たスタンダードセルであって、Ｐチャネルトランジスタ
のソース領域と電気的に接続され電源電位が供給される
電源電位用のピンを設け、Ｎウェル領域と電気的に接続
されかつ電源電位用のピンと電気的に非接続であるＮウ
ェル領域用のピンを設け、Ｎウェル領域を、隣接配置さ
れる他のスタンダードセルのＮウェル領域と接しないよ
うに矩形セル領域の境界から離して配置したことを特徴
とする。
【００１０】この構成によれば、Ｎウェル領域用のピン
からＮウェル領域に、Ｐチャネルトランジスタのソース
領域に供給される電源電位とは異なる電位を供給するこ
とができ、Ｐチャネルトランジスタのしきい値電圧の制
御を行うことが可能になる。
からＮウェル領域に、Ｐチャネルトランジスタのソース
領域に供給される電源電位とは異なる電位を供給するこ
とができ、Ｐチャネルトランジスタのしきい値電圧の制
御を行うことが可能になる。
【００１１】請求項２記載のスタンダードセルは、Ｎ型
半導体基板を用いた半導体集積回路の設計に使用され、
矩形セル領域内に形成したＰウェル領域と、Ｐウェル領
域に形成したＮ型のソース領域およびドレイン領域を有
するＮチャネルトランジスタとを備えたスタンダードセ
ルであって、Ｎチャネルトランジスタのソース領域と電
気的に接続され電源電位が供給される電源電位用のピン
を設け、Ｐウェル領域と電気的に接続されかつ電源電位
用のピンと電気的に非接続であるＰウェル領域用のピン
を設け、Ｐウェル領域を、隣接配置される他のスタンダ
ードセルのＰウェル領域と接しないように矩形セル領域
の境界から離して配置したことを特徴とする。
半導体基板を用いた半導体集積回路の設計に使用され、
矩形セル領域内に形成したＰウェル領域と、Ｐウェル領
域に形成したＮ型のソース領域およびドレイン領域を有
するＮチャネルトランジスタとを備えたスタンダードセ
ルであって、Ｎチャネルトランジスタのソース領域と電
気的に接続され電源電位が供給される電源電位用のピン
を設け、Ｐウェル領域と電気的に接続されかつ電源電位
用のピンと電気的に非接続であるＰウェル領域用のピン
を設け、Ｐウェル領域を、隣接配置される他のスタンダ
ードセルのＰウェル領域と接しないように矩形セル領域
の境界から離して配置したことを特徴とする。
【００１２】この構成によれば、Ｐウェル領域用のピン
からＰウェル領域に、Ｎチャネルトランジスタのソース
領域に供給される電源電位とは異なる電位を供給するこ
とができ、Ｎチャネルトランジスタのしきい値電圧の制
御を行うことが可能になる。
からＰウェル領域に、Ｎチャネルトランジスタのソース
領域に供給される電源電位とは異なる電位を供給するこ
とができ、Ｎチャネルトランジスタのしきい値電圧の制
御を行うことが可能になる。
【００１３】請求項３記載のスタンダードセルは、半導
体集積回路の設計に使用され、矩形セル領域内に形成し
たＮウェル領域およびＰウェル領域と、Ｎウェル領域に
形成したＰ型のソース領域およびドレイン領域を有する
Ｐチャネルトランジスタと、Ｐウェル領域に形成したＮ
型のソース領域およびドレイン領域を有するＮチャネル
トランジスタとを備えたスタンダードセルであって、Ｐ
チャネルトランジスタのソース領域と電気的に接続され
第１の電源電位が供給される第１の電源電位用のピンを
設け、Ｎウェル領域と電気的に接続されかつ第１の電源
電位用のピンと電気的に非接続であるＮウェル領域用の
ピンを設け、Ｎチャネルトランジスタのソース領域と電
気的に接続され第２の電源電位が供給される第２の電源
電位用のピンを設け、Ｐウェル領域と電気的に接続され
かつ第２の電源電位用のピンと電気的に非接続であるＰ
ウェル領域用のピンを設け、Ｎウェル領域を、隣接配置
される他のスタンダードセルのＮウェル領域と接しない
ように矩形セル領域の境界から離して配置し、Ｐウェル
領域を、隣接配置される他のスタンダードセルのＰウェ
ル領域と接しないように矩形セル領域の境界から離して
配置したことを特徴とする。
体集積回路の設計に使用され、矩形セル領域内に形成し
たＮウェル領域およびＰウェル領域と、Ｎウェル領域に
形成したＰ型のソース領域およびドレイン領域を有する
Ｐチャネルトランジスタと、Ｐウェル領域に形成したＮ
型のソース領域およびドレイン領域を有するＮチャネル
トランジスタとを備えたスタンダードセルであって、Ｐ
チャネルトランジスタのソース領域と電気的に接続され
第１の電源電位が供給される第１の電源電位用のピンを
設け、Ｎウェル領域と電気的に接続されかつ第１の電源
電位用のピンと電気的に非接続であるＮウェル領域用の
ピンを設け、Ｎチャネルトランジスタのソース領域と電
気的に接続され第２の電源電位が供給される第２の電源
電位用のピンを設け、Ｐウェル領域と電気的に接続され
かつ第２の電源電位用のピンと電気的に非接続であるＰ
ウェル領域用のピンを設け、Ｎウェル領域を、隣接配置
される他のスタンダードセルのＮウェル領域と接しない
ように矩形セル領域の境界から離して配置し、Ｐウェル
領域を、隣接配置される他のスタンダードセルのＰウェ
ル領域と接しないように矩形セル領域の境界から離して
配置したことを特徴とする。
【００１４】この構成によれば、Ｎウェル領域用のピン
からＮウェル領域に、Ｐチャネルトランジスタのソース
領域に供給される第１の電源電位とは異なる電位を供給
することができ、Ｐチャネルトランジスタのしきい値電
圧の制御を行うことが可能になる。また、Ｐウェル領域
用のピンからＰウェル領域に、Ｎチャネルトランジスタ
のソース領域に供給される第２の電源電位とは異なる電
位を供給することができ、Ｎチャネルトランジスタのし
きい値電圧の制御を行うことが可能になる。
からＮウェル領域に、Ｐチャネルトランジスタのソース
領域に供給される第１の電源電位とは異なる電位を供給
することができ、Ｐチャネルトランジスタのしきい値電
圧の制御を行うことが可能になる。また、Ｐウェル領域
用のピンからＰウェル領域に、Ｎチャネルトランジスタ
のソース領域に供給される第２の電源電位とは異なる電
位を供給することができ、Ｎチャネルトランジスタのし
きい値電圧の制御を行うことが可能になる。
【００１５】請求項４記載の半導体集積回路装置は、請
求項１記載のスタンダードセルを１つ以上備えた半導体
集積回路装置であって、スタンダードセルの電源電位用
のピンに電源電位を供給するための電源配線と、スタン
ダードセルのＮウェル領域用のピンに電源電位とは異な
る電位を供給するための配線とを設けたことを特徴とす
る。
求項１記載のスタンダードセルを１つ以上備えた半導体
集積回路装置であって、スタンダードセルの電源電位用
のピンに電源電位を供給するための電源配線と、スタン
ダードセルのＮウェル領域用のピンに電源電位とは異な
る電位を供給するための配線とを設けたことを特徴とす
る。
【００１６】この構成によれば、半導体集積回路装置内
の請求項１記載のスタンダードセルのＮウェル領域用の
ピンに、Ｐチャネルトランジスタのソース領域に供給さ
れる電源電位とは異なる電位を供給することができ、Ｐ
チャネルトランジスタのしきい値電圧の制御を行うこと
が可能になる。
の請求項１記載のスタンダードセルのＮウェル領域用の
ピンに、Ｐチャネルトランジスタのソース領域に供給さ
れる電源電位とは異なる電位を供給することができ、Ｐ
チャネルトランジスタのしきい値電圧の制御を行うこと
が可能になる。
【００１７】請求項５記載の半導体集積回路装置は、請
求項２記載のスタンダードセルを１つ以上備えた半導体
集積回路装置であって、スタンダードセルの電源電位用
のピンに電源電位を供給するための電源配線と、スタン
ダードセルのＰウェル領域用のピンに電源電位とは異な
る電位を供給するための配線とを設けたことを特徴とす
る。
求項２記載のスタンダードセルを１つ以上備えた半導体
集積回路装置であって、スタンダードセルの電源電位用
のピンに電源電位を供給するための電源配線と、スタン
ダードセルのＰウェル領域用のピンに電源電位とは異な
る電位を供給するための配線とを設けたことを特徴とす
る。
【００１８】この構成によれば、半導体集積回路装置内
の請求項２記載のスタンダードセルのＰウェル領域用の
ピンに、Ｎチャネルトランジスタのソース領域に供給さ
れる電源電位とは異なる電位を供給することができ、Ｎ
チャネルトランジスタのしきい値電圧の制御を行うこと
が可能になる。
の請求項２記載のスタンダードセルのＰウェル領域用の
ピンに、Ｎチャネルトランジスタのソース領域に供給さ
れる電源電位とは異なる電位を供給することができ、Ｎ
チャネルトランジスタのしきい値電圧の制御を行うこと
が可能になる。
【００１９】請求項６記載の半導体集積回路装置は、請
求項３記載のスタンダードセルを１つ以上備えた半導体
集積回路装置であって、スタンダードセルの第１の電源
電位用のピンに第１の電源電位を供給するための第１の
電源配線と、スタンダードセルのＮウェル領域用のピン
に第１の電源電位とは異なる電位を供給するための配線
と、スタンダードセルの第２の電源電位用のピンに第２
の電源電位を供給するための第２の電源配線と、スタン
ダードセルのＰウェル領域用のピンに第２の電源電位と
は異なる電位を供給するための配線とを設けたことを特
徴とする。
求項３記載のスタンダードセルを１つ以上備えた半導体
集積回路装置であって、スタンダードセルの第１の電源
電位用のピンに第１の電源電位を供給するための第１の
電源配線と、スタンダードセルのＮウェル領域用のピン
に第１の電源電位とは異なる電位を供給するための配線
と、スタンダードセルの第２の電源電位用のピンに第２
の電源電位を供給するための第２の電源配線と、スタン
ダードセルのＰウェル領域用のピンに第２の電源電位と
は異なる電位を供給するための配線とを設けたことを特
徴とする。
【００２０】この構成によれば、半導体集積回路装置内
の請求項３記載のスタンダードセルのＮウェル領域用の
ピンに、Ｐチャネルトランジスタのソース領域に供給さ
れる第１の電源電位とは異なる電位を供給することがで
き、Ｐチャネルトランジスタのしきい値電圧の制御を行
うことが可能になる。また、請求項３記載のスタンダー
ドセルのＰウェル領域用のピンに、Ｎチャネルトランジ
スタのソース領域に供給される第２の電源電位とは異な
る電位を供給することができ、Ｎチャネルトランジスタ
のしきい値電圧の制御を行うことが可能になる。
の請求項３記載のスタンダードセルのＮウェル領域用の
ピンに、Ｐチャネルトランジスタのソース領域に供給さ
れる第１の電源電位とは異なる電位を供給することがで
き、Ｐチャネルトランジスタのしきい値電圧の制御を行
うことが可能になる。また、請求項３記載のスタンダー
ドセルのＰウェル領域用のピンに、Ｎチャネルトランジ
スタのソース領域に供給される第２の電源電位とは異な
る電位を供給することができ、Ｎチャネルトランジスタ
のしきい値電圧の制御を行うことが可能になる。
【００２１】請求項７記載の半導体集積回路装置のレイ
アウト設計方法は、スタンダードセルを用いて設計され
る半導体集積回路装置のレイアウト設計方法であって、
レイアウトの自動配置配線を一度実行した結果に対して
実レイアウトに基づいた遅延情報を抽出するステップ
と、予め与えられた遅延制約と遅延情報とを比較するス
テップと、比較の結果、遅延情報が遅延制約を満たして
いない場合に、それに関連するスタンダードセルを、こ
のスタンダードセルと論理的動作が同一である請求項
１，２または３記載のスタンダードセルと置換するステ
ップと、置換された請求項１，２または３記載のスタン
ダードセルのウェル領域へ電源電位とは異なる電位を供
給するための配線を行なうステップとを含むことを特徴
とする。
アウト設計方法は、スタンダードセルを用いて設計され
る半導体集積回路装置のレイアウト設計方法であって、
レイアウトの自動配置配線を一度実行した結果に対して
実レイアウトに基づいた遅延情報を抽出するステップ
と、予め与えられた遅延制約と遅延情報とを比較するス
テップと、比較の結果、遅延情報が遅延制約を満たして
いない場合に、それに関連するスタンダードセルを、こ
のスタンダードセルと論理的動作が同一である請求項
１，２または３記載のスタンダードセルと置換するステ
ップと、置換された請求項１，２または３記載のスタン
ダードセルのウェル領域へ電源電位とは異なる電位を供
給するための配線を行なうステップとを含むことを特徴
とする。
【００２２】この方法により、請求項４，５または６記
載の半導体集積回路装置の自動レイアウト設計が可能と
なり、個別のセル単位でのしきい値電圧の制御が可能と
なり、一部のセルの動作速度を向上させ、遅延制約を満
たすレイアウトを得ることができる。
載の半導体集積回路装置の自動レイアウト設計が可能と
なり、個別のセル単位でのしきい値電圧の制御が可能と
なり、一部のセルの動作速度を向上させ、遅延制約を満
たすレイアウトを得ることができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。
て、図を用いて説明する。
【００２４】図１は本発明の第１の実施の形態における
スタンダードセルの一例であるＣＭＯＳのインバータセ
ルのレイアウト図であり、１１はゲート電極、１２はＰ
チャネルトランジスタのソース領域およびドレイン領域
となるＰ型拡散領域、１３はＮチャネルトランジスタの
ソース領域およびドレイン領域となるＮ型拡散領域、１
４はＰチャネルトランジスタのドレイン領域のＰ型拡散
領域１２およびＮチャネルトランジスタのドレイン領域
のＮ型拡散領域１３とそれぞれコンタクトを介して接続
されたインバータの出力配線、１５は高電位側の第１の
電源電位が供給される電源線、１６は低電位側の第２の
電源電位（ここでは接地電位）が供給される接地線、１
７はゲート電極１１とコンタクトを介して接続されるイ
ンバータの入力端子、１８は本スタンダードセルの矩形
セル領域の境界、１９はＰチャネルトランジスタ形成の
ためのＮウェル領域、２０はＮチャネルトランジスタ形
成のためのＰウェル領域である。Ｎウェル領域１９およ
びＰウェル領域２０は、Ｎ型またはＰ型の半導体基板に
形成する。
スタンダードセルの一例であるＣＭＯＳのインバータセ
ルのレイアウト図であり、１１はゲート電極、１２はＰ
チャネルトランジスタのソース領域およびドレイン領域
となるＰ型拡散領域、１３はＮチャネルトランジスタの
ソース領域およびドレイン領域となるＮ型拡散領域、１
４はＰチャネルトランジスタのドレイン領域のＰ型拡散
領域１２およびＮチャネルトランジスタのドレイン領域
のＮ型拡散領域１３とそれぞれコンタクトを介して接続
されたインバータの出力配線、１５は高電位側の第１の
電源電位が供給される電源線、１６は低電位側の第２の
電源電位（ここでは接地電位）が供給される接地線、１
７はゲート電極１１とコンタクトを介して接続されるイ
ンバータの入力端子、１８は本スタンダードセルの矩形
セル領域の境界、１９はＰチャネルトランジスタ形成の
ためのＮウェル領域、２０はＮチャネルトランジスタ形
成のためのＰウェル領域である。Ｎウェル領域１９およ
びＰウェル領域２０は、Ｎ型またはＰ型の半導体基板に
形成する。
【００２５】また、２１はＮウェル領域１９上に形成さ
れＮウェル領域用のピン２３とコンタクトを介して接続
される高濃度Ｎ型拡散領域、２２はＰウェル領域２０上
に形成されＰウェル領域用のピン２４とコンタクトを介
して接続される高濃度Ｐ型拡散領域、２５は電源線１５
と接続されかつＰチャネルトランジスタのソース領域の
Ｐ型拡散領域１２とコンタクトを介して接続される配
線、２６は接地線１６と接続されかつＮチャネルトラン
ジスタのソース領域のＮ型拡散領域１３とコンタクトを
介して接続される配線である。出力配線１４，電源線１
５，接地線１６，インバータの入力端子１７，Ｎウェル
領域用のピン２３，Ｐウェル領域用のピン２４および配
線２５，２６は同一の配線層により形成される。Ｎウェ
ル領域用のピン２３はコンタクトおよび高濃度Ｎ型拡散
領域２１を介してＮウェル領域１９へ電位を供給するた
めに設けられ、Ｐウェル領域用のピン２４はコンタクト
および高濃度Ｐ型拡散領域２２を介してＰウェル領域２
０へ電位を供給するために設けられている。また、電源
線１５にはＰチャネルトランジスタのソース領域のＰ型
拡散領域１２に第１の電源電位を供給するための第１の
電源電位用のピン２７が設けられ、接地線１６にはＮチ
ャネルトランジスタのソース領域のＮ型拡散領域１３に
第２の電源電位（接地電位）を供給するための第２の電
源電位用のピン２８が設けられている。
れＮウェル領域用のピン２３とコンタクトを介して接続
される高濃度Ｎ型拡散領域、２２はＰウェル領域２０上
に形成されＰウェル領域用のピン２４とコンタクトを介
して接続される高濃度Ｐ型拡散領域、２５は電源線１５
と接続されかつＰチャネルトランジスタのソース領域の
Ｐ型拡散領域１２とコンタクトを介して接続される配
線、２６は接地線１６と接続されかつＮチャネルトラン
ジスタのソース領域のＮ型拡散領域１３とコンタクトを
介して接続される配線である。出力配線１４，電源線１
５，接地線１６，インバータの入力端子１７，Ｎウェル
領域用のピン２３，Ｐウェル領域用のピン２４および配
線２５，２６は同一の配線層により形成される。Ｎウェ
ル領域用のピン２３はコンタクトおよび高濃度Ｎ型拡散
領域２１を介してＮウェル領域１９へ電位を供給するた
めに設けられ、Ｐウェル領域用のピン２４はコンタクト
および高濃度Ｐ型拡散領域２２を介してＰウェル領域２
０へ電位を供給するために設けられている。また、電源
線１５にはＰチャネルトランジスタのソース領域のＰ型
拡散領域１２に第１の電源電位を供給するための第１の
電源電位用のピン２７が設けられ、接地線１６にはＮチ
ャネルトランジスタのソース領域のＮ型拡散領域１３に
第２の電源電位（接地電位）を供給するための第２の電
源電位用のピン２８が設けられている。
【００２６】本実施の形態におけるスタンダードセル
は、電源線１５と電気的に非接続であるＮウェル領域用
のピン２３を設けている。すなわち、Ｐチャネルトラン
ジスタのソース領域に第１の電源電位を供給するための
第１の電源電位用のピンとは別に、Ｎウェル領域用のピ
ン２３を設けているため、Ｎウェル領域１９にＰチャネ
ルトランジスタのソース領域とは異なる電位の供給が可
能となる。また、接地線１６と電気的に非接続であるＰ
ウェル領域用のピン２４を設けている。すなわち、Ｎチ
ャネルトランジスタのソース領域に第２の電源電位（接
地電位）を供給するための第２の電源電位用のピンとは
別に、Ｐウェル領域用のピン２４を設けているため、Ｐ
ウェル領域２０にＮチャネルトランジスタのソース領域
とは異なる電位の供給が可能となる。
は、電源線１５と電気的に非接続であるＮウェル領域用
のピン２３を設けている。すなわち、Ｐチャネルトラン
ジスタのソース領域に第１の電源電位を供給するための
第１の電源電位用のピンとは別に、Ｎウェル領域用のピ
ン２３を設けているため、Ｎウェル領域１９にＰチャネ
ルトランジスタのソース領域とは異なる電位の供給が可
能となる。また、接地線１６と電気的に非接続であるＰ
ウェル領域用のピン２４を設けている。すなわち、Ｎチ
ャネルトランジスタのソース領域に第２の電源電位（接
地電位）を供給するための第２の電源電位用のピンとは
別に、Ｐウェル領域用のピン２４を設けているため、Ｐ
ウェル領域２０にＮチャネルトランジスタのソース領域
とは異なる電位の供給が可能となる。
【００２７】さらに、図１のスタンダードセルを図示し
ない他のスタンダードセルと隣接配置したときに、Ｎウ
ェル領域１９が他のスタンダードセルのＮウェル領域と
接しないようにＮウェル領域１９を矩形セル領域の境界
１８から離して設けている。同様に、Ｐウェル領域２０
も隣接配置される他のスタンダードセルのＰウェル領域
と接しないようにＰウェル領域２０を矩形セル領域の境
界１８から離して設けている。これにより、Ｎウェル領
域１９は他のスタンダードセルのＮウェル領域とは異な
る電位を保持でき、また、Ｐウェル領域２０は他のスタ
ンダードセルのＰウェル領域とは異なる電位を保持でき
る。
ない他のスタンダードセルと隣接配置したときに、Ｎウ
ェル領域１９が他のスタンダードセルのＮウェル領域と
接しないようにＮウェル領域１９を矩形セル領域の境界
１８から離して設けている。同様に、Ｐウェル領域２０
も隣接配置される他のスタンダードセルのＰウェル領域
と接しないようにＰウェル領域２０を矩形セル領域の境
界１８から離して設けている。これにより、Ｎウェル領
域１９は他のスタンダードセルのＮウェル領域とは異な
る電位を保持でき、また、Ｐウェル領域２０は他のスタ
ンダードセルのＰウェル領域とは異なる電位を保持でき
る。
【００２８】したがって本実施の形態によれば、Ｎウェ
ル領域用のピン２３からＮウェル領域１９に、Ｐチャネ
ルトランジスタのソース領域に供給される第１の電源電
位とは異なる電位を供給することができ、Ｐチャネルト
ランジスタのしきい値電圧の制御を行うことが可能にな
る。また、Ｐウェル領域用のピン２４からＰウェル領域
２０に、Ｎチャネルトランジスタのソース領域に供給さ
れる第２の電源電位とは異なる電位を供給することがで
き、Ｎチャネルトランジスタのしきい値電圧の制御を行
うことが可能になる。
ル領域用のピン２３からＮウェル領域１９に、Ｐチャネ
ルトランジスタのソース領域に供給される第１の電源電
位とは異なる電位を供給することができ、Ｐチャネルト
ランジスタのしきい値電圧の制御を行うことが可能にな
る。また、Ｐウェル領域用のピン２４からＰウェル領域
２０に、Ｎチャネルトランジスタのソース領域に供給さ
れる第２の電源電位とは異なる電位を供給することがで
き、Ｎチャネルトランジスタのしきい値電圧の制御を行
うことが可能になる。
【００２９】ここで、Ｎウェル領域用のピン２３に供給
する電位を電源線１５に供給される第１の電源電位より
も低くすることにより、Ｐチャネルトランジスタのしき
い値電圧が下がり、Ｐチャネルトランジスタの動作速度
が上がる。また、Ｐウェル領域用のピン２４に供給する
電位を接地線１６に供給される第２の電源電位（接地電
位）よりも高くすることにより、Ｎチャネルトランジス
タのしきい値電圧が下がり、Ｎチャネルトランジスタの
動作速度が上がる。
する電位を電源線１５に供給される第１の電源電位より
も低くすることにより、Ｐチャネルトランジスタのしき
い値電圧が下がり、Ｐチャネルトランジスタの動作速度
が上がる。また、Ｐウェル領域用のピン２４に供給する
電位を接地線１６に供給される第２の電源電位（接地電
位）よりも高くすることにより、Ｎチャネルトランジス
タのしきい値電圧が下がり、Ｎチャネルトランジスタの
動作速度が上がる。
【００３０】また、Ｎウェル領域用のピン２３に供給す
る電位を電源線１５に供給される第１の電源電位よりも
高くすることにより、Ｐチャネルトランジスタのしきい
値電圧が上がり、Ｐチャネルトランジスタについてのリ
ーク電流を低減できる。また、Ｐウェル領域用のピン２
４に供給する電位を接地線１６に供給される第２の電源
電位（接地電位）よりも低くすることにより、Ｎチャネ
ルトランジスタのしきい値電圧が上がり、Ｎチャネルト
ランジスタについてのリーク電流を低減できる。
る電位を電源線１５に供給される第１の電源電位よりも
高くすることにより、Ｐチャネルトランジスタのしきい
値電圧が上がり、Ｐチャネルトランジスタについてのリ
ーク電流を低減できる。また、Ｐウェル領域用のピン２
４に供給する電位を接地線１６に供給される第２の電源
電位（接地電位）よりも低くすることにより、Ｎチャネ
ルトランジスタのしきい値電圧が上がり、Ｎチャネルト
ランジスタについてのリーク電流を低減できる。
【００３１】なお、上記第１の実施の形態では、１つの
スタンダードセル内にＰチャネルトランジスタとＮチャ
ネルトランジスタとの両方を有し、その両方のしきい値
電圧を制御可能とする構成について説明したが、Ｐチャ
ネルトランジスタとＮチャネルトランジスタとのうちい
ずれかを有しそのしきい値電圧を制御可能とする構成、
あるいは両方を有しそのうちいずれか一方のしきい値電
圧を制御可能とする構成についても同様に適用できる。
スタンダードセル内にＰチャネルトランジスタとＮチャ
ネルトランジスタとの両方を有し、その両方のしきい値
電圧を制御可能とする構成について説明したが、Ｐチャ
ネルトランジスタとＮチャネルトランジスタとのうちい
ずれかを有しそのしきい値電圧を制御可能とする構成、
あるいは両方を有しそのうちいずれか一方のしきい値電
圧を制御可能とする構成についても同様に適用できる。
【００３２】例えば、Ｐチャネルトランジスタを有し、
そのしきい値電圧を制御可能とするスタンダードセルに
ついては、概略、Ｐ型半導体基板にＮウェル領域（１
９）を形成し、Ｎウェル領域内にＰ型のソース領域（１
２）およびドレイン領域（１２）を形成し、Ｎウェル領
域（１９）と電気的に接続され、かつソース領域（１
２）と電気的に接続される電源線（１５）とは電気的に
非接続であるＮウェル領域用のピン（２３）を設け、Ｎ
ウェル領域（１９）を、隣接配置される他のスタンダー
ドセルのＮウェル領域と接しないように矩形セル領域の
境界（１８）から離して設けた構成となる。以降、この
構成のものをスタンダードセルＡという。
そのしきい値電圧を制御可能とするスタンダードセルに
ついては、概略、Ｐ型半導体基板にＮウェル領域（１
９）を形成し、Ｎウェル領域内にＰ型のソース領域（１
２）およびドレイン領域（１２）を形成し、Ｎウェル領
域（１９）と電気的に接続され、かつソース領域（１
２）と電気的に接続される電源線（１５）とは電気的に
非接続であるＮウェル領域用のピン（２３）を設け、Ｎ
ウェル領域（１９）を、隣接配置される他のスタンダー
ドセルのＮウェル領域と接しないように矩形セル領域の
境界（１８）から離して設けた構成となる。以降、この
構成のものをスタンダードセルＡという。
【００３３】また、例えば、Ｎチャネルトランジスタを
有し、そのしきい値電圧を制御可能とするスタンダード
セルについては、概略、Ｎ型半導体基板にＰウェル領域
（２０）を形成し、Ｐウェル領域内にＮ型のソース領域
（１３）およびドレイン領域（１３）を形成し、Ｐウェ
ル領域（２０）と電気的に接続され、かつソース領域
（１３）と電気的に接続される接地線（１６）とは電気
的に非接続であるＰウェル領域用のピン（２４）を設
け、Ｐウェル領域（２０）を、隣接配置される他のスタ
ンダードセルのＰウェル領域と接しないように矩形セル
領域の境界（１８）から離して設けた構成となる。以
降、この構成のものをスタンダードセルＢという。な
お、以上の説明中、図１と対応するものについて、かっ
こ書きでその符号を記載した。
有し、そのしきい値電圧を制御可能とするスタンダード
セルについては、概略、Ｎ型半導体基板にＰウェル領域
（２０）を形成し、Ｐウェル領域内にＮ型のソース領域
（１３）およびドレイン領域（１３）を形成し、Ｐウェ
ル領域（２０）と電気的に接続され、かつソース領域
（１３）と電気的に接続される接地線（１６）とは電気
的に非接続であるＰウェル領域用のピン（２４）を設
け、Ｐウェル領域（２０）を、隣接配置される他のスタ
ンダードセルのＰウェル領域と接しないように矩形セル
領域の境界（１８）から離して設けた構成となる。以
降、この構成のものをスタンダードセルＢという。な
お、以上の説明中、図１と対応するものについて、かっ
こ書きでその符号を記載した。
【００３４】次に、本発明の第２の実施の形態について
説明する。この第２の実施の形態では、図１に示される
スタンダードセルを用いた半導体集積回路装置について
説明する。
説明する。この第２の実施の形態では、図１に示される
スタンダードセルを用いた半導体集積回路装置について
説明する。
【００３５】図２は本発明の第２の実施の形態における
半導体集積回路装置の一例の全体レイアウト図であり、
３１は図１に示した構造のスタンダードセル、３２と３
３は第１の電源電位用パッド、３４と３５は第２の電源
電位（接地電位）用パッド、３６はスタンダードセル３
１のＰウェル領域２０（図１）に電位を供給するための
Ｐウェル領域電位用パッド、３７はスタンダードセル３
１のＮウェル領域１９（図１）に電位を供給するための
Ｎウェル領域電位用パッド、５１はスタンダードセル３
１に隣接配置された従来のスタンダードセル（ここでは
図４に示した構造のセルとする）、５２は高電位側の第
１の電源配線、５３は低電位側の第２の電源配線、５４
はスタンダードセル３１のＮウェル領域用の配線、５５
はスタンダードセル３１のＰウェル領域用の配線であ
る。なお、スタンダードセル５１と同様の矩形領域で示
された他のスタンダードセルは従来の所定の構造を有す
るものとする。
半導体集積回路装置の一例の全体レイアウト図であり、
３１は図１に示した構造のスタンダードセル、３２と３
３は第１の電源電位用パッド、３４と３５は第２の電源
電位（接地電位）用パッド、３６はスタンダードセル３
１のＰウェル領域２０（図１）に電位を供給するための
Ｐウェル領域電位用パッド、３７はスタンダードセル３
１のＮウェル領域１９（図１）に電位を供給するための
Ｎウェル領域電位用パッド、５１はスタンダードセル３
１に隣接配置された従来のスタンダードセル（ここでは
図４に示した構造のセルとする）、５２は高電位側の第
１の電源配線、５３は低電位側の第２の電源配線、５４
はスタンダードセル３１のＮウェル領域用の配線、５５
はスタンダードセル３１のＰウェル領域用の配線であ
る。なお、スタンダードセル５１と同様の矩形領域で示
された他のスタンダードセルは従来の所定の構造を有す
るものとする。
【００３６】第１の電源電位用パッド３２，３３に供給
される第１の電源電位は、第１の電源配線５２を介して
各スタンダードセル内の高電位側の電源線に供給され
る。この高電位側の電源線は、スタンダードセル３１で
は電源線１５（図１）であり、スタンダードセル５１で
は電源線６５（図４）である。第２の電源電位用パッド
３４，３５に供給される第２の電源電位は、第２の電源
配線５３を介して各スタンダードセル内の低電位側の電
源線（接地線）に供給される。この低電位側の電源線
は、スタンダードセル３１では接地線１６（図１）であ
り、スタンダードセル５１では接地線６６（図４）であ
る。
される第１の電源電位は、第１の電源配線５２を介して
各スタンダードセル内の高電位側の電源線に供給され
る。この高電位側の電源線は、スタンダードセル３１で
は電源線１５（図１）であり、スタンダードセル５１で
は電源線６５（図４）である。第２の電源電位用パッド
３４，３５に供給される第２の電源電位は、第２の電源
配線５３を介して各スタンダードセル内の低電位側の電
源線（接地線）に供給される。この低電位側の電源線
は、スタンダードセル３１では接地線１６（図１）であ
り、スタンダードセル５１では接地線６６（図４）であ
る。
【００３７】さらに、スタンダードセル３１について
は、Ｎウェル領域用の配線５４をＮウェル領域用のピン
２３（図１）に接続してあり、Ｎウェル領域電位用パッ
ド３７からＮウェル領域１９（図１）に所望の電位を供
給することができる。また、Ｐウェル領域用の配線５５
をＰウェル領域用のピン２４（図１）に接続してあり、
Ｐウェル領域電位用パッド３６からＰウェル領域２０
（図１）に所望の電位を供給することができる。なお、
図１のスタンダードセル３１と従来の図４のスタンダー
ドセル５１とが隣接配置されているが、スタンダードセ
ル３１は図１のようにＮウェル領域１９およびＰウェル
領域２０を矩形セル領域の境界１８から離して設けてい
るため、Ｎウェル領域１９は、スタンダードセル５１の
Ｎウェル領域６８とは接することなく所望の電位を保持
でき、Ｐウェル領域２０はスタンダードセル５１のＰウ
ェル領域６９とは接することなく、所望の電位を保持で
きる。
は、Ｎウェル領域用の配線５４をＮウェル領域用のピン
２３（図１）に接続してあり、Ｎウェル領域電位用パッ
ド３７からＮウェル領域１９（図１）に所望の電位を供
給することができる。また、Ｐウェル領域用の配線５５
をＰウェル領域用のピン２４（図１）に接続してあり、
Ｐウェル領域電位用パッド３６からＰウェル領域２０
（図１）に所望の電位を供給することができる。なお、
図１のスタンダードセル３１と従来の図４のスタンダー
ドセル５１とが隣接配置されているが、スタンダードセ
ル３１は図１のようにＮウェル領域１９およびＰウェル
領域２０を矩形セル領域の境界１８から離して設けてい
るため、Ｎウェル領域１９は、スタンダードセル５１の
Ｎウェル領域６８とは接することなく所望の電位を保持
でき、Ｐウェル領域２０はスタンダードセル５１のＰウ
ェル領域６９とは接することなく、所望の電位を保持で
きる。
【００３８】この図２に示すようなレイアウトにより、
特定のセル（スタンダードセル３１）に対して、第１お
よび第２の電源電位とは異なる電位を供給できる。すな
わち、スタンダードセル３１のＮウェル領域用のピン２
３（図１）に、Ｐチャネルトランジスタのソース領域に
供給される第１の電源電位とは異なる電位を供給するこ
とができ、Ｐチャネルトランジスタのしきい値電圧の制
御を行うことが可能になる。また、スタンダードセル３
１のＰウェル領域用のピン２４（図１）に、Ｎチャネル
トランジスタのソース領域に供給される第２の電源電位
とは異なる電位を供給することができ、Ｎチャネルトラ
ンジスタのしきい値電圧の制御を行うことが可能にな
る。
特定のセル（スタンダードセル３１）に対して、第１お
よび第２の電源電位とは異なる電位を供給できる。すな
わち、スタンダードセル３１のＮウェル領域用のピン２
３（図１）に、Ｐチャネルトランジスタのソース領域に
供給される第１の電源電位とは異なる電位を供給するこ
とができ、Ｐチャネルトランジスタのしきい値電圧の制
御を行うことが可能になる。また、スタンダードセル３
１のＰウェル領域用のピン２４（図１）に、Ｎチャネル
トランジスタのソース領域に供給される第２の電源電位
とは異なる電位を供給することができ、Ｎチャネルトラ
ンジスタのしきい値電圧の制御を行うことが可能にな
る。
【００３９】なお、図２では、第１の電源電位用パッド
３２，３３と第２の電源電位用パッド３４，３５とＰウ
ェル領域電位用パッド３６とＮウェル領域電位用パッド
３７との４種類のパッドを外部電源パッドとして設けて
いるが、外部電源パッドとしては第１の電源電位用パッ
ド３２，３３と第２の電源電位用パッド３４，３５との
２種類のパッドを設け、スタンダードセル３１のＮウェ
ル領域１９に供給する電位およびＰウェル領域２０に供
給する電位を半導体集積回路内部で生成するようにして
もよい。
３２，３３と第２の電源電位用パッド３４，３５とＰウ
ェル領域電位用パッド３６とＮウェル領域電位用パッド
３７との４種類のパッドを外部電源パッドとして設けて
いるが、外部電源パッドとしては第１の電源電位用パッ
ド３２，３３と第２の電源電位用パッド３４，３５との
２種類のパッドを設け、スタンダードセル３１のＮウェ
ル領域１９に供給する電位およびＰウェル領域２０に供
給する電位を半導体集積回路内部で生成するようにして
もよい。
【００４０】なお、上記第２の実施の形態の半導体集積
回路装置では、スタンダードセル３１として、図１の構
成のものを用いているが、これに限られるものではな
く、前述したスタンダードセルＡやＢの構成のものを用
いたものでもよく、また、それらの構成のスタンダード
セル３１を複数個用いてあってもよい。
回路装置では、スタンダードセル３１として、図１の構
成のものを用いているが、これに限られるものではな
く、前述したスタンダードセルＡやＢの構成のものを用
いたものでもよく、また、それらの構成のスタンダード
セル３１を複数個用いてあってもよい。
【００４１】次に、本発明の第３の実施の形態について
説明する。この第３の実施の形態では、例えば図１に示
すスタンダードセルやスタンダードセルＡ，Ｂ（以下
「本発明のスタンダードセル」という）を、半導体集積
回路装置に用いるためのレイアウト設計方法について説
明する。
説明する。この第３の実施の形態では、例えば図１に示
すスタンダードセルやスタンダードセルＡ，Ｂ（以下
「本発明のスタンダードセル」という）を、半導体集積
回路装置に用いるためのレイアウト設計方法について説
明する。
【００４２】図３は本発明の第３の実施の形態における
半導体集積回路装置のレイアウト設計方法を示すフロー
チャートであり、４１は配置配線実行のステップ、４２
はステップ４１の結果に対して遅延情報を抽出するステ
ップ、４３はステップ４２で得られた遅延情報と設計時
に与えられた遅延制約とを比較するステップ、４４は遅
延制約を満たさないパスの中から置換の対象とするセル
を選択するステップ、４５はステップ４４で決められた
セルを本発明のスタンダードセルに置換するステップ、
４６はステップ４５で置換された本発明のスタンダード
セルのウェル領域に所望の電位を供給するための配線
（例えば図２のＮウェル領域用の配線５４やＰウェル領
域用の配線５５）を接続するステップ、４７と５０はレ
イアウトライブラリ、４８は遅延計算のための情報を持
った遅延情報ライブラリ、４９は遅延制約に違反するパ
スの中から置換するセルを選択するためのルールであ
る。
半導体集積回路装置のレイアウト設計方法を示すフロー
チャートであり、４１は配置配線実行のステップ、４２
はステップ４１の結果に対して遅延情報を抽出するステ
ップ、４３はステップ４２で得られた遅延情報と設計時
に与えられた遅延制約とを比較するステップ、４４は遅
延制約を満たさないパスの中から置換の対象とするセル
を選択するステップ、４５はステップ４４で決められた
セルを本発明のスタンダードセルに置換するステップ、
４６はステップ４５で置換された本発明のスタンダード
セルのウェル領域に所望の電位を供給するための配線
（例えば図２のＮウェル領域用の配線５４やＰウェル領
域用の配線５５）を接続するステップ、４７と５０はレ
イアウトライブラリ、４８は遅延計算のための情報を持
った遅延情報ライブラリ、４９は遅延制約に違反するパ
スの中から置換するセルを選択するためのルールであ
る。
【００４３】まずステップ４１で、入力されたネットリ
ストに対しレイアウトライブラリ４７を用いて配置配線
を実行する。ステップ４２では、ステップ４１のレイア
ウト結果と遅延情報ライブラリ４８とから遅延情報を抽
出する。この遅延情報は、例えば、回路上におけるある
ノードから別のノードまでの遅延値である。ステップ４
３では、抽出後の遅延情報と設計時に与えられた遅延制
約との比較を行なう。遅延制約は通常、あるフリップフ
ロップの出力から別のフリップフロップの入力までの遅
延時間として定義され、それに相当する部分の実遅延情
報を抽出し、比較する。制約が満たされていれば処理を
完了し、制約違反があればステップ４４に進む。ステッ
プ４４では、置換対象とするセルを選択するルール４９
に基づき選択する。ここで、選択のためのルール４９と
しては例えば、違反パスの中で最も遅いセルを選択する
といったようなルールであればよい。次にステップ４５
では、ステップ４４で決められたセルを、そのセルと論
理的動作が同一である本発明のスタンダードセルに置き
換える。ステップ４６では、置換された本発明のスタン
ダードセルのウェル領域に電位を供給するためのピン
（例えば図１のＮウェル領域用のピン２３やＰウェル領
域用のピン２４）を、トランジスタのソース領域に供給
される電位とは異なる電圧を持った別系統の配線（例え
ば図２のＮウェル領域用の配線５４やＰウェル領域用の
配線５５）に接続する。
ストに対しレイアウトライブラリ４７を用いて配置配線
を実行する。ステップ４２では、ステップ４１のレイア
ウト結果と遅延情報ライブラリ４８とから遅延情報を抽
出する。この遅延情報は、例えば、回路上におけるある
ノードから別のノードまでの遅延値である。ステップ４
３では、抽出後の遅延情報と設計時に与えられた遅延制
約との比較を行なう。遅延制約は通常、あるフリップフ
ロップの出力から別のフリップフロップの入力までの遅
延時間として定義され、それに相当する部分の実遅延情
報を抽出し、比較する。制約が満たされていれば処理を
完了し、制約違反があればステップ４４に進む。ステッ
プ４４では、置換対象とするセルを選択するルール４９
に基づき選択する。ここで、選択のためのルール４９と
しては例えば、違反パスの中で最も遅いセルを選択する
といったようなルールであればよい。次にステップ４５
では、ステップ４４で決められたセルを、そのセルと論
理的動作が同一である本発明のスタンダードセルに置き
換える。ステップ４６では、置換された本発明のスタン
ダードセルのウェル領域に電位を供給するためのピン
（例えば図１のＮウェル領域用のピン２３やＰウェル領
域用のピン２４）を、トランジスタのソース領域に供給
される電位とは異なる電圧を持った別系統の配線（例え
ば図２のＮウェル領域用の配線５４やＰウェル領域用の
配線５５）に接続する。
【００４４】この第３の実施の形態によれば、第１の実
施の形態で示した本発明のスタンダードセルを自動レイ
アウトの中で用い、遅延制約を満たすレイアウトデータ
を得ることができるようになる。
施の形態で示した本発明のスタンダードセルを自動レイ
アウトの中で用い、遅延制約を満たすレイアウトデータ
を得ることができるようになる。
【００４５】以上のように本発明の実施の形態によれ
ば、スタンダードセルを用いて自動配置配線でレイアウ
トする半導体集積回路において、個別セル毎のしきい値
電圧の制御が可能となり、さらにそれを用いて一部のセ
ルの動作速度を向上させ、遅延制約を満たすレイアウト
を得ることができる。
ば、スタンダードセルを用いて自動配置配線でレイアウ
トする半導体集積回路において、個別セル毎のしきい値
電圧の制御が可能となり、さらにそれを用いて一部のセ
ルの動作速度を向上させ、遅延制約を満たすレイアウト
を得ることができる。
【００４６】
【発明の効果】以上説明したように本発明によれば、自
動レイアウト設計の中で個別セル毎にしきい値電圧を制
御することが可能となり、特定のセルのしきい値電圧を
下げることにより動作速度を向上させることができ、特
定のセルのしきい値電圧を上げることによりリーク電流
を低減させることができる。
動レイアウト設計の中で個別セル毎にしきい値電圧を制
御することが可能となり、特定のセルのしきい値電圧を
下げることにより動作速度を向上させることができ、特
定のセルのしきい値電圧を上げることによりリーク電流
を低減させることができる。
【図１】本発明の第１の実施の形態におけるスタンダー
ドセルのレイアウト図。
ドセルのレイアウト図。
【図２】本発明の第２の実施の形態における半導体集積
回路装置のレイアウト図。
回路装置のレイアウト図。
【図３】本発明の第３の実施の形態における半導体集積
回路装置のレイアウト設計方法を示すフローチャート。
回路装置のレイアウト設計方法を示すフローチャート。
【図４】従来のスタンダードセルのレイアウト図。
１１ ゲート電極 １２ Ｐ型拡散領域 １３ Ｎ型拡散領域 １５ 電源線 １６ 接地線 １９ Ｎウェル領域 ２０ Ｐウェル領域 ２３ Ｎウェル領域用のピン ２４ Ｐウェル領域用のピン ３１ 図１に示した構造のスタンダードセル ３２，３３ 第１の電源電位用パッド ３４，３５ 第２の電源電位用パッド ３６ Ｐウェル領域電位用パッド ３７ Ｎウェル領域電位用パッド ５１ 従来のスタンダードセル ５２ 高電位側の第１の電源配線 ５３ 低電位側の第２の電源配線 ５４ スタンダードセル３１のＮウェル領域用の配線 ５５ スタンダードセル３１のＰウェル領域用の配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA03 BA05 BA06 JA03 KA06 5F048 AB03 AB10 AC03 BB14 BE03 BE09 BF17 BF18 5F064 AA04 BB07 BB19 BB40 CC12 DD02 DD05 DD24 DD25 EE02 EE05 EE27 EE47 EE52 HH06 HH12
Claims (7)
- 【請求項１】 Ｐ型半導体基板を用いた半導体集積回路
の設計に使用され、矩形セル領域内に形成したＮウェル
領域と、Ｎウェル領域に形成したＰ型のソース領域およ
びドレイン領域を有するＰチャネルトランジスタとを備
えたスタンダードセルであって、 前記Ｐチャネルトランジスタのソース領域と電気的に接
続され電源電位が供給される電源電位用のピンを設け、 前記Ｎウェル領域と電気的に接続されかつ前記電源電位
用のピンと電気的に非接続であるＮウェル領域用のピン
を設け、 前記Ｎウェル領域を、隣接配置される他のスタンダード
セルのＮウェル領域と接しないように前記矩形セル領域
の境界から離して配置したことを特徴とするスタンダー
ドセル。 - 【請求項２】 Ｎ型半導体基板を用いた半導体集積回路
の設計に使用され、矩形セル領域内に形成したＰウェル
領域と、Ｐウェル領域に形成したＮ型のソース領域およ
びドレイン領域を有するＮチャネルトランジスタとを備
えたスタンダードセルであって、 前記Ｎチャネルトランジスタのソース領域と電気的に接
続され電源電位が供給される電源電位用のピンを設け、 前記Ｐウェル領域と電気的に接続されかつ前記電源電位
用のピンと電気的に非接続であるＰウェル領域用のピン
を設け、 前記Ｐウェル領域を、隣接配置される他のスタンダード
セルのＰウェル領域と接しないように前記矩形セル領域
の境界から離して配置したことを特徴とするスタンダー
ドセル。 - 【請求項３】 半導体集積回路の設計に使用され、矩形
セル領域内に形成したＮウェル領域およびＰウェル領域
と、Ｎウェル領域に形成したＰ型のソース領域およびド
レイン領域を有するＰチャネルトランジスタと、Ｐウェ
ル領域に形成したＮ型のソース領域およびドレイン領域
を有するＮチャネルトランジスタとを備えたスタンダー
ドセルであって、 前記Ｐチャネルトランジスタのソース領域と電気的に接
続され第１の電源電位が供給される第１の電源電位用の
ピンを設け、 前記Ｎウェル領域と電気的に接続されかつ前記第１の電
源電位用のピンと電気的に非接続であるＮウェル領域用
のピンを設け、 前記Ｎチャネルトランジスタのソース領域と電気的に接
続され第２の電源電位が供給される第２の電源電位用の
ピンを設け、 前記Ｐウェル領域と電気的に接続されかつ前記第２の電
源電位用のピンと電気的に非接続であるＰウェル領域用
のピンを設け、 前記Ｎウェル領域を、隣接配置される他のスタンダード
セルのＮウェル領域と接しないように前記矩形セル領域
の境界から離して配置し、 前記Ｐウェル領域を、隣接配置される他のスタンダード
セルのＰウェル領域と接しないように前記矩形セル領域
の境界から離して配置したことを特徴とするスタンダー
ドセル。 - 【請求項４】 請求項１記載のスタンダードセルを１つ
以上備えた半導体集積回路装置であって、 前記スタンダードセルの電源電位用のピンに電源電位を
供給するための電源配線と、前記スタンダードセルのＮ
ウェル領域用のピンに前記電源電位とは異なる電位を供
給するための配線とを設けたことを特徴とする半導体集
積回路装置。 - 【請求項５】 請求項２記載のスタンダードセルを１つ
以上備えた半導体集積回路装置であって、 前記スタンダードセルの電源電位用のピンに電源電位を
供給するための電源配線と、前記スタンダードセルのＰ
ウェル領域用のピンに前記電源電位とは異なる電位を供
給するための配線とを設けたことを特徴とする半導体集
積回路装置。 - 【請求項６】 請求項３記載のスタンダードセルを１つ
以上備えた半導体集積回路装置であって、 前記スタンダードセルの第１の電源電位用のピンに第１
の電源電位を供給するための第１の電源配線と、前記ス
タンダードセルのＮウェル領域用のピンに前記第１の電
源電位とは異なる電位を供給するための配線と、前記ス
タンダードセルの第２の電源電位用のピンに第２の電源
電位を供給するための第２の電源配線と、前記スタンダ
ードセルのＰウェル領域用のピンに前記第２の電源電位
とは異なる電位を供給するための配線とを設けたことを
特徴とする半導体集積回路装置。 - 【請求項７】 スタンダードセルを用いて設計される半
導体集積回路装置のレイアウト設計方法であって、 レイアウトの自動配置配線を一度実行した結果に対して
実レイアウトに基づいた遅延情報を抽出するステップ
と、 予め与えられた遅延制約と前記遅延情報とを比較するス
テップと、 前記比較の結果、前記遅延情報が前記遅延制約を満たし
ていない場合に、それに関連するスタンダードセルを、
このスタンダードセルと論理的動作が同一である請求項
１，２または３記載のスタンダードセルと置換するステ
ップと、 前記置換された請求項１，２または３記載のスタンダー
ドセルのウェル領域へ電源電位とは異なる電位を供給す
るための配線を行なうステップとを含むことを特徴とす
る半導体集積回路装置のレイアウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142951A JP2000332118A (ja) | 1999-05-24 | 1999-05-24 | スタンダードセルと半導体集積回路装置とそのレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142951A JP2000332118A (ja) | 1999-05-24 | 1999-05-24 | スタンダードセルと半導体集積回路装置とそのレイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332118A true JP2000332118A (ja) | 2000-11-30 |
Family
ID=15327454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11142951A Pending JP2000332118A (ja) | 1999-05-24 | 1999-05-24 | スタンダードセルと半導体集積回路装置とそのレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332118A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253375A (ja) * | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置とその設計方法と装置並びにプログラム |
| WO2006100795A1 (en) * | 2005-03-24 | 2006-09-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential |
| US7368767B2 (en) | 2004-12-17 | 2008-05-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential |
| CN113196463A (zh) * | 2018-12-26 | 2021-07-30 | 株式会社索思未来 | 半导体集成电路装置 |
| CN116581121A (zh) * | 2023-07-13 | 2023-08-11 | 深圳中安辰鸿技术有限公司 | 一种芯片版图 |
-
1999
- 1999-05-24 JP JP11142951A patent/JP2000332118A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7368767B2 (en) | 2004-12-17 | 2008-05-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential |
| JP2006253375A (ja) * | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置とその設計方法と装置並びにプログラム |
| WO2006100795A1 (en) * | 2005-03-24 | 2006-09-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential |
| US7882476B2 (en) | 2005-03-24 | 2011-02-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential |
| CN113196463A (zh) * | 2018-12-26 | 2021-07-30 | 株式会社索思未来 | 半导体集成电路装置 |
| CN113196463B (zh) * | 2018-12-26 | 2024-03-01 | 株式会社索思未来 | 半导体集成电路装置 |
| CN116581121A (zh) * | 2023-07-13 | 2023-08-11 | 深圳中安辰鸿技术有限公司 | 一种芯片版图 |
| CN116581121B (zh) * | 2023-07-13 | 2024-02-23 | 深圳中安辰鸿技术有限公司 | 一种芯片版图 |
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