JPH07273208A

JPH07273208A - ポリセル集積回路

Info

Publication number: JPH07273208A
Application number: JP7086002A
Authority: JP
Inventors: Mark S Strauss; スチーブンシュトラウスマーク
Original assignee: American Telephone and Telegraph Co Inc; AT&T Corp
Current assignee: AT&T Corp
Priority date: 1994-03-21
Filing date: 1995-03-20
Publication date: 1995-10-20
Anticipated expiration: 2015-12-11
Also published as: US5416431A; JP3115787B2

Abstract

(57)【要約】【目的】ＡＳＩＣクロックドライバのエレクトロマイ
グレーションの懸念の小さい設計特性の向上した改善レ
イアウトを提供する。【構成】電力供給（金属２）スパイン（４０１、４０
２）下にクロックドライバをそのＶDD下にｐチャネルを
そのＶSS下にｎチャネルのトランジスタをそれぞれ設
け、このクロックドライバのゲート（３０３ないし３０
８）はそのポリセルトランジスタのゲート（１０９、１
１６）と直交に配置し、このためこの金属２スパインへ
のアクセスが容易でそのポリセル列でその金属１のＶDD
／ＶSSバスを通る電流にこのクロックドライバトランジ
スタが“加わる”必要は無くなり、従来の（１）コア論
理ポリセル（２）クロックドライバ自身内（３）その出
力メタライゼーションなどに対するエレクトロマイグレ
ーションの懸念が減少する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック・ドライバを有
する集積回路に関する。

【０００２】

【従来の技術】集積回路の一種にＡＳＩＣ（応用特定集
積回路）と度々呼ばれる集積回路がある。この種の集積
回路は、所定の範囲の機能を実行する、いわゆる“スタ
ンダード・セル”則ち“ポリセル”から構成され、この
レイアウトは１個のポリセルが他のポリセルと容易に通
信できるようなパターンからできている。こようにして
比較的複雑な集積回路はポリセル回路を用いて構成する
ことができ、またいろいろな種類のポリセル回路をさら
に他のＩＣ設計に再利用することもできる。この方法は
次例のようなコンピュータ支援設計には便利である。そ
れは、例えば、所定のポリセルをソフトウェア“ライブ
ラリ”に蓄えておき、必要に応じそれを呼出すことがで
きる。このポリセルにおけるトランジスタの形成には、
例えば、次に記載のようなトランジスタ・アイソレーシ
ョン法があり、これにより行うことができる。

【０００３】例えば、米国特許第４、５７０、１７６
号、“トランジスタ・アイソレーションによるＣＭＯＳ
セル・アレー”に記載のトランジスタ・アイソレーショ
ン法である。この集積回路のレイアウトの実施を容易に
するためＡＳＩＣチップのコア論理はポリセルの多数の
列からできている。このポリセルがその通常の論理機能
（ＡＮＤゲート、ＯＲゲートなど）を行いまたクロック
・ドライバを提供する。ところで、その電気的機能が何
であろうと従来このポリセルはフィジカル・レイアウト
が同じように構成され、そのトランジスタ・ゲートはそ
の列方向に対し直交するように走る。例えば、図１に例
示するポリセルは２種の金属導体レベルで行われる設計
例である。図に見られるように、各ポリセル列は水平に
走り並び、これに対しそのトランジスタ・ゲート導体
（１０９、１１６）は垂直に走り並ぶ。

【０００４】このＣＭＯＳ例の場合には、それぞれｐチ
ャネル・トランジスタは下にあるｎ領域にｎチャネル・
トランジスタは下にあるｐ領域にそれぞれソース／ドレ
イン領域が形成される。これら下にあるドーピング領域
（図示せず）は従来周知のようにシングルタブ、ツイン
タブまたは他の製造プロセスで半導体基板に形成するこ
とができる。図示する各ゲート導体（１０９、１１６）
は、ｐチャネル・トタンジスタとｎチャネル・トランジ
スタに共通で、ここでこのｐチャネル・トランジスタは
ｐ形ソース領域（１１２、１１７）とｐ形ドレイン領域
（１１０、１１９）を持ち、ｎチャネル・トランジスタ
はｎ形ソース領域（１１５、１２０）ｎ形ドレイン領域
（１１３、１２２）を持つ。この列には２個のペアのト
ランジスタのみを図示したが、これは通常その数十個以
上が１列に並ぶ。

【０００５】この垂直ゲート導体のレイアウト（その列
の軸に直交する直交レイアウト）を従来選択して好都合
なセル間結合とし場所の利用効率を向上してきた。つま
り、このセルのトランジスタ・ゲートが垂直であると種
々の論理（ＮＡＮＤゲート、ＮＯＲゲートなど）を並べ
て積み重ねるのが容易である。これは一部には相補形ト
ランジスタのゲートが連続導体ストリップから形成され
ることができるためである。すなわち、導体１０９、１
１６は、それぞれｎチャネル・トランジスタとｐチャネ
ル・トランジスタの両者に対しゲート導体としての役目
をし、このｐチャネル・ゲート導体とｎチャネル・ゲー
ト導体の相互結合のため金属層に対する窓あけが不要と
なる。種々のポリセル・トランジスタに対しまたこれら
ポリセル・トランジスタ内の信号や電力の結合をする場
合通常次の配置を用いる。

【０００６】第１の金属レベル（“金属１”）は、電力
供給バス用と、この列内のセル内信号伝搬経路用と、さ
らにこの列に平行な伝搬経路のチャネルでこの列間のセ
ル間信号伝搬経路用とに通常用いる。例えば、ＶDDバス
１０２とＶSSバス１０５は金属１で通常実施する。この
ソース領域はその適当な電力供給バスとコンタクト・ウ
インドウ（１１１、１１４、１１８、１２１）により接
触するが、このコンタクト・ウインドウはそのソース／
ドレイン領域の上にある絶縁層（図示せず）に形成す
る。さらに、相補形トランジスタ・ペアでは、ｐ形ソー
ス領域（１１０）はｎ形ドレイン領域（１１３）に金属
１の金属層とコンタクト・ウインドウ、図では両者とも
明白に示せないが、のこの両者により結合する。第２の
金属レベル（“金属２”）は、垂直のセル間信号伝搬経
路用に通常用いる。

【０００７】この正の（ＹDD）電力供給バス（１０２）
と接地の（ＶSS）電力供給バス（１０５）は、その長さ
範囲全体にわたりこの列の軸に沿って（平行に）走る。
これら金属１のバスは、正の（ＶDD）金属２のバス（１
０１）と接地の（ＶSS）金属２のバス（１０４）から給
電されるが、これら金属２のバスはその前記列に直交し
て走る。これら後者の金属２のバスは図１に見られるよ
うに垂直で、これはまた“スパイン”とも呼ばれ、この
スパイン１０１はバス１０２と導通バイアス１０３によ
り接触しこのスパイン１０４はバス１０５と導通バイア
ス１０６により接触する。このバイアスは従来知られた
方法でその金属１の層と金属２の層を分ける絶縁層（図
示せず）に形成する。この直交する導体による２種の金
属レベルを用いる設計で従来下記のようなクロック・ド
ライバを含む回路を配置することが知られている。

【０００８】それは、例えば、金属２の導体の下にクロ
ック・ドライバがあり、その電力供給導体が領域１０
７、１０８にあるような配置である。そこでこのような
回路ではこれらトランジスタのソースはその金属２のス
パインに接続できる場合である。この理由は電力供給の
配電用と垂直セル間結合用に第２の金属レベルを用いる
ことが可能であるためである。この伝搬経路のチャネル
で第１のレベルの金属導体がその水平のセル間結合を通
常提供する。ところが、３種の金属レベルを用いる従来
設計例の場合通常、この金属２のＶDDとＶSSの電力供給
スパインの下の領域はポリセルが欠如する空隙で、少く
とも金属２の入出力端子を用いてセル間結合を提供する
ような設計ではこのような配置となっている。

【０００９】つまり、もしこのような設計でこのポリセ
ルをその金属２の電力供給スパインの下に配置すれば、
その入出力端子はＶDDかまたはＶSSかのいずれかとショ
ートすることも起り得る。したがって、この３種の金属
レベルの設計ではその金属２の電力供給スパインの下の
領域は無駄な空間となる。各ポリセル論理ゲートはその
タスクを行う場合容量負荷を充電および／または放電し
たりする。この容量を充／放電するのに要する電流はそ
の金属１のＶDD／ＶSS金属バスを経て供給する。さら
に、スパイン１０１を経て流れる電流Ｉ1 は、バス１０
２のそれぞれ左側部分を流れる電流Ｉ2 と右側部分を流
れる電流Ｉ3 の両者を供給する。それに加えて、さらに
追加の電流成分は、このスパインに結合するいずれか他
の列（図示していないが）でもこのＶDDバスからのＩ1
からもたらされる。

【００１０】（同様に、戻り電流Ｉ6 は、バス１０５か
らのＩ4 とＩ5 とさらにこのスパインに結合するいずれ
か他のＶSSバスからの電流との合計である。）したがっ
て、この金属１のＶDD／ＶSSバスおよび金属２のスパイ
ンのエレクトロマイグレーションは、ポリセル論理セル
では重要な問題である。金属２の電源または接地の２種
のバス間のポリセルの最大数を計算するためガイドライ
ンを設定している場合が多い。このガイドラインは、各
ポリセルに対する平均容量負荷（ファンアウト）やオペ
レーション周波数やアクティブ時間パーセント、および
そのポリセルにおける金属１のＶDD／ＶSSバスの幅、に
基づき設定する。ここで、前記クロック・ドライバと
は、そのいろいろの列のポリセル回路に１個以上のクロ
ックからクロック信号を配給する回路である。図２にＣ
ＭＯＳ技術分野で実施されている２ステージ・クロック
・ドライバ例を示す。

【００１１】ここで、ｐチャネル・トランジスタ２１と
ｎチャネル・トランジスタ２２が第１の相補形インバー
タ・ステージを構成し、これに対しｐチャネル・トラン
ジスタ２３とｎチャネル・トランジスタ２４が第２の相
補形インバータ・ステージを構成する。このクロック・
ドライバはクロック信号“Ａ”をクロック・ソースから
受信するが、このクロック・ソースはこのクロック・ド
ライバと同じ集積回路にあってもまたは異なる集積回路
にあってもよい。次にこのクロック・ドライバはその１
個以上のいろいろの列の所望数のポリセルをドライブす
る出力信号“Ｚ”を送信する。このように、このクロッ
ク・ドライバはその所要の負荷をドライブするのに十分
なドライブ信号を送るが、これはその負荷をドライブす
るのに要するスイッチング電流量の大きさで通常決めら
れる。

【００１２】ここでは２ステージ設計を例示している
が、単一ステージ・クロック・ドライバのみが必要であ
る場合もあり、さらに３ステージ以上を使用する場合も
ある。このクロック・ドライバ回路は、次の点で論理回
路と異なる。つまり、このクロック・ドライバ回路は、
論理ポリセルがドライブする負荷より１桁以上大きい負
荷をドライブするのが通常である。したがって、このク
ロック・ドライバ回路はそのスタンダード・ポリセルよ
りもより大きい電流を必要とし、そのためエレクトロマ
イグレーションの懸念が増加する。

【００１３】

【発明が解決しようとする課題】ＡＳＩＣクロック・ド
ライバ回路のエレクトロマイグレーションの懸念の小さ
い設計特性の向上した改善レイアウトが要望されてい
る。

【００１４】

【課題を解決するための手段】本発明は、以下に説明す
るクロック・ドライバのあるポリセル集積回路を提供し
前記課題を解決しこの技術分野の技術的進歩を遂げる。
本発明では、クロック・ドライバを正と負の（ＶDD／Ｖ
SS）電力供給導体（スパイン）の下に組込む。これらの
（スパイン）導体は、例えば、３種以上の金属レベルを
持つＩＣの第２のレベルの金属導体であり、第１の金属
レベルはポリセル列に沿ってその電力供給を分配する役
目をする。このクロック・ドライバの少くとも１ステー
ジにおけるトランジスタ・ゲートはその列の軸には平行
でまたこの列に沿うポリセルのトランジスタ・ゲートに
は直交に配置する。

【００１５】

【実施例】以下に詳しく説明する集積回路（ＩＣ）には
ポリセルを含み、このポリセルにはクロック・ドライバ
がある。このクロック・ドライバは正と負の（ＶDD／Ｖ
SS）電力供給スパインの下に組込む。ここに取上げる例
はＣＭＯＳに見られる場合の例で、ここでは３種の金属
レベルがあるＩＣのこれらのスパインは第２のレベルの
金属導体である。しかし、本発明はこの３種のレベルの
場合に限らずさらに多くの導体レベルがあるＩＣにも適
用することができる。本発明の好ましい実施例では、こ
のクロック・ドライバの出力ステージで少くともｐチャ
ネル・トランジスタがそのＶDDスパインの下にあり、ま
たこのクロック・ドライバの出力ステージで少くともｎ
チャネル・トランジスタがそのＶSSスパインの下にあ
る。この配置によってこれらトランジスタのソースは直
接そのそれぞれの上にあるスパインに容易に結合でき
る。

【００１６】さらに少くともこの出力ステージにおい
て、このクロック・ドライバ・トランジスタのゲートは
そのポリセルにおけるトランシスタ・ゲートに対し直交
するように配置する。こうすることによりクロック・ド
ライバの出力導体の配置を容易にでき、また３種（また
はそれ以上）の金属レベルの設計でレイアウトの他の利
点を得ることができる。図３に本発明の一実施例の２ス
テージ・クロック・ドライバ（図２参照）のレイアウト
を例示する。このクロック・ドライバのトランジスタ
は、図４に示すように形成した金属２の電力供給スパイ
ンの下に列に並べて形成する。例えば、図３に示す実施
例では、ゲート導体３０３〜３０５、ならびに関連する
ｐ形ソース領域（３０９〜３１４）およびｐ形ドレイン
領域（３１５〜３１８）が図２に模式的に示した第２の
クロック・ステージのプルアップ・トランジスタ２３を
構成する。

【００１７】ゲート導体３０７、３０８ならびに関連す
るｎ形ソース領域（３２３〜３２６）およびｎ形ドレイ
ン領域（３２７、３２８）がこの第２のクロック・ステ
ージのプルダウン・トランジスタ２４を構成する。同様
に、ゲート導体３０６ならびに関連するｐ形ソース領域
３１９およびｐ形ドレイン領域３２０がその第１のクロ
ック・ステージのプルアップ・トランジスタ２１を構成
する。これに対し、ゲート導体３０６ならびにｎ形ソー
ス領域３２１およびｎ形ドレイン領域３２２がその第１
のクロック・ステージのプルダウン・トランジスタ２２
を構成する。次に図４において、この垂直（図に見るよ
うに）の電力供給スパイン４０１、４０２は金属２で実
施され、これらは図示の列の水平の（図に見るように）
電力供給バス導体３０１、３０２に電力供給電圧を伝え
るが、ここではそれぞれ電力供給スパイン４０１は電力
供給バス導体３０１にＶDDを伝え、電力供給スパイン４
０２は電力供給バス導体３０２にＶSSを伝える。

【００１８】これには導通“バイアス”を金属１と金属
２間の絶縁層（図示せず）の開口部で形成しこの導通バ
イアスにより行う。このバイアス４０３がこのＶDDスパ
イン４０１をそのＶDDバス３０１に結合し、一方このバ
イアス４０４がこのＶSSスパイン４０２をそのＶSSバス
３０２に結合する。さらにこれら垂直の電力供給スパイ
ンはまたこの図示する列に平行にある１個以上の他の列
（図示せず）の水平のバス導体にもこの電力供給電圧を
伝える。そこでこれらスパインの大きさ（幅と厚みの両
者）はそれらに結合する１個以上の列の回路に要する電
流を流すよう設計する。ただしここで付記することは、
１個に限らず２個以上の垂直スパインの集まりを（この
図に見られる部分の列の左右の方向にも）それらの中で
配線しその所要の電流を分配する例の場合が通常であ
る。

【００１９】以上のような配置によって低抵抗接点を用
いてこのクロック・ドライバ・トランジスタのソース領
域をその適当な電力供給（ＶDD／ＶSS）スパインに結合
することができ、この低抵抗接点には従来知られた種類
のバイアスとしてのコンタクト・ウインドウがある。ま
た図３に戻り、例えば、金属１の“端子領域パッド”３
２９を通常設けてこの結合の実施を容易にし、このコン
タクト・ウインドウはこのパッド３２９とそのソース３
０９間の絶縁層（図示せず）に形成する。この端子領域
パッドが低抵抗の接点領域を提供し、この接点領域はこ
れに結合する導通バイアス（図４の４０５）で容易に接
触し、したがってソース３０９をその（図４に示すよう
に）形成したＶDDスパイン４０１に接触させる。

【００２０】同様に、この出力ステージのｐチャネル・
トランジスタ（２３）において、他のｐ形ソース領域
（３１０〜３１４）もそのＶDDスパイン４０１の下に好
都合に配置することができ、ここでは明白に図示できな
いが、金属１の端子領域パッドと関連するコンタクト・
ウインドウとバイアスを用いてこれらソース領域をその
スパインに接触させる。反対にこの第２ステージ・クロ
ック・ドライバのｎチャネル・トランジスタ２４におい
て、このｎ形ソース領域３２３〜３２６は、そのＶSSス
パインの下に好都合に配置することができる。この配置
によってそのスパイン４０２に低抵抗接点で接触する
が、それはソース領域３２３から金属１の端子領域パッ
ド３３１とコンタクト・ウインドウ３３２とバイアス４
０６によりそのスパイン４０２に接触する。

【００２１】このトランジスタ２４の他のソース領域
も、明白に図示できないが、他の端子領域パッドを用い
て同様にスパイン４０２に結合する。この金属２のスパ
イン（４０１、４０２）をその第２ステージ・クロック
・ドライバ・トランジスタ（２３、２４）のソース領域
に端子領域パッドを使用せず次のようなコンタクト・ウ
インドウを用いて結合するＩＣプロセスの場合も可能で
ある。この場合には、このスパインからそのソース領域
までこれら２種の金属レベルの範囲を広げるようなコン
タクト・ウインドウを用いる。いずれの場合でも、つま
り導体の端子領域パッドを介在させる場合も介在させな
い場合も、このスパインに対し“接続”すると考えられ
る。ここで付記することは、このスパインへの接続によ
りその列の電力供給導体（３０１、３０２）を経てこれ
らクロック・ドライバ・トランジスタへ電力供給電流を
送る必要が無くなることである。

【００２２】このため後述するように、エレクトロマイ
グレーションの設計特性が大きく改善される結果とな
る。また第１のクロック・ドライバ・ステージ（２１、
２２）のトランジスタに対してもＶDDかまたはＶSSかの
いずれかの電力供給スパインの下に、図示例では、この
ＶSSスパイン４０２の下に、これらのトランジスタを配
置することができる。この（トランジスタ２２の）ｎ形
ソース領域３２１は、金属１の端子領域パッド３３３と
コンタクト・ウインドウ３３４とバイアス４０７により
そのＶSSスパイン４０２に接触する。また、この（トラ
ンジスタ２１の）ｐ形ソース領域３１９は、金属１の端
子領域パッド導体３３５とコンタクト・ウインドウ３３
６とバイアス４０８によりそのＶDDスパイン４０１に接
触する。

【００２３】ここで付記することは、端子領域パッド導
体３３５が他の端子領域パッドより長い距離に拡張する
場合でも、これはなおこのＶDD電力供給スパイン４０１
への直接接触を提供しその場合にさらにそのＶDDバス３
０１を経て電流を通す必要がない。したがって、エレク
トロマイグレーションを調整する利益とこのスパインの
下におけるクロック・ドライバのコンパクトなレイアウ
トが好都合に得られる。これらクロック・ドライバ・ト
ランジスタのゲート、ここではゲート導体３０３〜３０
８により定められるように、はそのポリセル列に平行
（またＶDD／ＶSSバス３０１、３０２に平行）に配置さ
れていることが分かる。このような配置の結果、そのソ
ース領域に対し端子領域パッドを形成する導体が同一導
体レベル（金属１）にあってこれによりこのクロック・
ドライバ・ステージに入出力結合を容易に形成できるよ
うなトランジスタ配向が得られる。

【００２４】つまり、この金属１の出力導体３３７は、
そのドレイン領域３１５、３１６、３１７、３１８、３
２７、３２８と接触し、このクロック・ドライバはその
ＶDDスパイン４０１の左側の外に出て、この場合にこの
ゲート導体３０３、３０４、３０５、３０７または３０
８のいずれともクロスオーバする必要がない。さらに、
出力導体３３７は、このソース領域３０９、３１０、３
１１、３１２、３１３、３１４、３２３、３２４、３２
５または３２６のいずれともクロスオーバすることはな
く、ここでこのソース領域はこのソース領域と接触する
端子領域パッド（３２９）の導体レベルと異なる導体レ
ベルで導体３３７を形成する必要がある。本実施例では
この入力ステージのトランジスタは同様にその列に平行
に配向する。

【００２５】しかし、ここではその出力ステージのよう
な必要はない。というのはこの入力ステージはそのポリ
セルに出力導体を提供する必要がないからである。つま
り、この入力ステージのレイアウトはその論理ポリセル
・トランジスタの場合のようにその列に直交に配向した
トランジスタ・ゲートを収納できる。実際、この入力ス
テージはそのスパイン導体の下に置く必要はなく、その
ポリセルと共にこの列に置くことができ、ここでもなお
その高電流ドライブ出力ステージに対する本発明の利点
を得ることができる。このクロック・ドライバ出力ステ
ージを図３に示すように配向させると、このスパイン４
０１の下から出る場合には、この電力供給スパインの左
側にある列のポリセルへそのクロック信号を送るため
に、この出力導体３３７はバイアス４１０（図４）によ
り金属２の導体４０９に容易に接触することができる。

【００２６】この電力供給スパインの右側または他の列
においてポリセルにはその適当な金属３の導体（図示せ
ず）によりこのクロック・ドライバから提供可能であ
る。同様に、この金属１のクロック・ドライバ入力導体
３３８はそのゲート導体３０６を（コンタクト・ウイン
ドウ３３９を経て）クロック・ソースに結合するが、通
常バイアス４１２（図４）によりそれに結合した金属２
の導体４１１を経て結合する。この第１の入力ステージ
におけるクロック・ドライバ・トランジスタ（２１、２
２）のドレイン領域間の結合もまた明白に図示できない
が金属１の導体により提供可能であり、これはそこから
この第２の出力ステージのゲート導体（３０３、３０
４、３０５、３０７、３０８）への結合の場合も同様で
ある。

【００２７】従来通常の場合と同様に、このクロック・
ドライバ・ステージにおけるトランジスタはその列に平
行に配向し、その論理ポリセルにおけるトランジスタは
その列に直交する（ゲート導体を持つ）よう配向させ
る。これらは、図１に示すように、このスパインの左側
と右側にあるトランジスタ領域により示される通りであ
る。この上記導体層に加えて、通常の３種のレベルの金
属の場合（図示せず）にはこの金属３の導体を用いてセ
ル間結合を提供できる。すなわち、この金属３の導体を
用いて種々のポリセルの入出力間の信号パスを提供でき
る。上記各種機能の実施を容易にしまたはさらに追加の
回路機能を加えるためにさらに追加の金属層を設けるこ
ともできる。以上のように本発明の実施により下記の利
点の中の少くともいくつかの利点を得る。

【００２８】（１）特定の種類のトランジスタをそれら
のそれぞれの金属２のバスの下に配置することによりこ
の金属２のバスへのアクセスが容易となり、そのために
このポリセル列でその金属１のＶDD／ＶSSバスを通り流
れる電流にこれらトランジスタが“加わる”必要がなく
なる。したがって、このコア内でそのコア論理や電力バ
スの方策に対するフロアプランを設計する際、この設計
者はそのエレクトロマイグレーションのガイドラインを
満たすようこのコアを設計する場合に考慮する必要があ
るのはそのポリセルに関する問題のみとなる。（２）このクロック・ドライバ自身内のエレクトロマイ
グレーションの懸念は、そのｐチャネル・トランジスタ
の中の少くともいくつかをこの金属２のＶDDバスの下に
配置しまたそのｎチャネル・トランジスタの中の少くと
もいくつかをこの金属２のＶSSバスの下に配置すること
により、容易に除去される。この除去される理由はこの
金属２のバスへのアクセスが容易であるためである。

【００２９】（３）また、このクロック・ドライバの出
力のメタライゼーションのエレクトロマイグレーション
の懸念に対しも理由があり、というのはこのクロック・
ドライバは通常大容量負荷をドライブするためである。
この直交レイアウト・スキームによりその出力ノードで
金属バス配線が広く考慮できそのためそのエレクトロマ
イグレーションの懸念を除去できる。（４）この直交レイアウト・スキームによりそのトラン
ジスタのソースとドレインのノードの接触が十分とな
り、それによりそのトランジスタへの直列接触抵抗が、
特に非シリサイド・プロセスでは、減少する。

【００３０】（５）このクロック・ドライバ回路は列の
高さにフィットするように組込むため、個別クロック・
ドライバのドライブ能力の合計は比較的小さくできる。
しかし、個別クロック・ドライバを同一垂直セクション
またはスパインでメイン・クロックに平行にすること
は、例えば、金属２の入力線を用いることで、その入力
を一緒に結合し、また例えば、金属２の出力線を用いる
ことで、その出力を一緒に結合することにより、容易に
することができる。さらに、２個以上のメイン・クロッ
ク・ドライバでは、各追加のクロック・ドライバに対し
そのスパインに金属２の入出力線を加えることのより配
置可能である。ここで例えば、１個のスパインに２個の
メイン・クロック・ドライバがありまた各クロック・ド
ライバには平行にある１５個の個別のクロック・ドライ
バ回路が必要であると仮定する。

【００３１】するとこの場合、この最小のスパイン高さ
は少くとも３０列の高さ（通常チップ平均で５０〜７０
列である）でなければならない。このスパインの金属２
の構造に必要であるのは、６個のバスで、クロック１入
力、クロック２入力、クロック１出力、クロック２出
力、ＶDDおよびＶSSが必要である。この個別クロック・
ドライバの１５個がクロック１入力とクロック１出力に
結合し、一方他の１５個がクロック２入力とクロック２
出力に結合する。この金属２のＶDDとＶSSのバスが３０
個のクロック・ドライバをすべてサポートする。本発明
の集積回路はポリセルによりその機能の少くとも一部分
を実施するが、なお他の部分に他のレイアウトを使用す
ることもできる。ここではＣＭＯＳ集積回路の場合を例
に取上げ説明したが、本発明は他の場合にも好都合に適
用することができる。

【００３２】例えば、単一電導形トランジスタを持つ回
路を用いる場合には、所定のクロック・ステージにおけ
るそのプルアップ・トランジスタとプルダウン・トラン
ジスタの両者にたとえ異なる（フェーズスプリット）入
力配置であっても本発明のレイアウトを適用することが
できる。最後にここで記載した金属導体レベル（通常ア
ルミニウムまたはタングステン）は、そのゲート導体レ
ベルの上の３種の導体レベルの各々に対するレベルで、
ドーピングしたポリシリコンまたはドーピングしたポリ
シリコン／シリサイドがこれらゲート導体に対する代表
例である。しかし、前記金属導体レベルの１種以上のレ
ベルの代わりに他の導体形（シリサイド、窒化チタンな
ど）を使用できるが、これは特に第１の金属レベルに対
する場合で、この場合はそのポリセル間の信号の伝搬に
用いられ、電力供給用には通常用いない。

【００３３】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考えられるが、これらはいずれも本発明の技
術的範囲に包含される。尚、特許請求の範囲に記載した
参照番号は発明の容易なる理解のためで、その技術的範
囲を制限するよう解釈されるべきではない。

【００３４】

【発明の効果】以上述べたごとく、本発明の直交レイア
ウト・スキームにより従来の（１）コア論理ポリセル
（２）クロック・ドライバ自身内（３）クロック・ドラ
イバの出力のメタライゼーションなどにエレクトロマイ
グレーションの懸念の小さい設計特性の向上した改善レ
イアウトが提供でき信頼性が向上する。

【図面の簡単な説明】

【図１】従来のポリセル設計例のフィジカル・レイアウ
トを示す図である。

【図２】従来の２ステージ・クロック・ドライバを模式
的に示す略図である。

【図３】本発明のクロック・ドライバのフィジカル・レ
イアウト例を示す図である。

【図４】本発明のクロック・ドライバのフィジカル・レ
イアウト例を示す図である。

【符号の説明】

２１（クロック・ドライバ入力ステージ）ｐチャネル
・トランジスタ２２（クロック・ドライバ入力ステージ）ｎチャネル
・トランジスタ２３（クロック・ドライバ出力ステージ）ｐチャネル
・トランジスタ２４（クロック・ドライバ出力ステージ）ｎチャネル
・トランシスタ１００ポリセル回路１０１電力供給スパイン（金属２）１０２電力供給バス（金属１）１０３バイアス１０４電力供給スパイン（金属２）１０５電力供給バス（金属１）１０６バイアス１０７（電力供給導体）領域１０８（電力供給導体）領域１０９ゲート（ポリセル・トランジスタ）１１０ｐ形ドレイン１１１コンタクト・ウインドウ１１２ｐ形ソース１１３ｎ形ドレイン１１４コンタクト・ウインドウ１１５ｎ形ソース１１６ゲート（ポリセル・トランジスタ）１１７ｐ形ソース１１８コンタクト・ウインドウ１１９ｐ形ドレイン１２０ｎ形ソース１２１コンタクト・ウインドウ１２２ｎ形ドレイン３０１電力供給バス（金属１）３０２電力供給バス（金属１）３０３ゲート（トランジスタ２３）３０４ゲート（トランジスタ２３）３０５ゲート（トランジスタ２３）３０６ゲート（トランジスタ２１、２２）３０７ゲート（トランジスタ２４）３０８ゲート（トランジスタ２４）３０９ｐ形ソース（トランジスタ２３）３１０ｐ形ソース（トランジスタ２３）３１１ｐ形ソース（トランジスタ２３）３１２ｐ形ソース（トランジスタ２３）３１３ｐ形ソース（トランジスタ２３）３１４ｐ形ソース（トランジスタ２３）３１５ｐ形ドレイン（トランジスタ２３）３１６ｐ形ドレイン（トランジスタ２３）３１７ｐ形ドレイン（トランジスタ２３）３１８ｐ形ドレイン（トランジスタ２３）３１９ｐ形ソース（トランジスタ２１）３２０ｐ形ドレイン（トランジスタ２１）３２１ｎ形ソース（トランジスタ２２）３２２ｎ形ドレイン（トランジスタ２２）３２３ｎ形ソース（トランジスタ２４）３２４ｎ形ソース（トランジスタ２４）３２５ｎ形ソース（トランジスタ２４）３２６ｎ形ソース（トランジスタ２４）３２７ｎ形ドレイン（トランジスタ２４）３２８ｎ形ドレイン（トランジスタ２４）３２９パッド３３１パッド３３２コンタクト・ウインドウ３３３パッド３３４コンタクト・ウインドウ３３５パッド３３６コンタクト・ウインドウ３３７クロック・ドライバ出力導体（金属１）３３８クロック・ドライバ入力導体（金属１）３３９コンタクト・ウインドウ４０１電力供給スパイン（金属２）４０２電力供給スパイン（金属２）４０３バイアス４０４バイアス４０５バイアス４０７バイアス４０９導体（金属２）４１０バイアス４１１導体（金属２）４１２バイアス

Claims

【特許請求の範囲】

【請求項１】少くとも１列のポリセルの列を有し、こ
の列の軸に平行に設けた正と負の電力供給導体の第１の
グループ（３０１、３０２）は、この電力供給導体の前
記第１のグループに直交しかつその上に設けた正と負の
電力供給導体の第２のグループ（４０１、４０２）から
前記ポリセルへ電力供給電流を分配し、前記列における
前記ポリセルは前記列の軸に直交するよう設けたトラン
ジスタ・ゲート（１０９、１１６）を有するポリセル集
積回路において、前記集積回路は、さらに、この電力供給導体の前記第２
のグループにおける少くとも１個の導体の下に前記列に
設けた少くとも１個のクロック・ドライバ・ステージを
有し、前記クロック・ドライバ・ステージは第１のトラ
ンジスタと第２のトランジスタを有し、この第１のトラ
ンジスタ（２３）と第２のトランジスタ（２４）はそれ
ぞれ前記列の軸に平行に設けたゲート導体（３０３〜３
０５、３０７〜３０８）を有することを特徴とする集積
回路。
【請求項２】前記第１のトランジスタは前記第２のグ
ループの前記正の電力供給導体（４０１）に接続したソ
ース（３０９〜３１４）を持つｐチャネル・トランジス
タであり、また前記第２のトランジスタは前記第２のグ
ループの前記負の電力供給導体（４０２）に接続したソ
ース（３２３〜３２６）を持つｎチャネル・トランジス
タであることを特徴とする請求項１に記載の集積回路。
【請求項３】さらに、前記第２のグループの電力供給
導体の下に設けた追加のクロック・ドライバ・ステージ
を有し、この前記追加のクロック・ドライバ・ステージ
は第３のトランジスタ（２１）と第４のトランジスタ
（２２）を有し、この第３のトランジスタと第４のトラ
ンジスタはそれぞれ前記列の軸に平行に設けたゲート導
体（３０６）を有し、さらに、この第３のトランジスタ
は前記第２のグループの前記正の電力供給導体に接続し
たソース（３１９）を持つｐチャネル・トランジスタで
あり、この第４のトランジスタは前記第２のグループの
前記負の電力供給導体に接続したソース（３２１）を持
つｎチャネル・トランジスタであることを特徴とする請
求項２に記載の集積回路。
【請求項４】前記第１のグループの電力供給導体（３
０１、３０２）は第１の金属レベルで形成し、および前
記第２のグループの電力供給導体（４０１、４０２）は
第２の金属レベルで形成することを特徴とする請求項１
に記載の集積回路。
【請求項５】さらに、前記第２の金属レベルの上にあ
ってかつ前記ポリセルの２列以上の列間の信号の入出力
の相互結合を提供する第３の金属レベルを有することを
特徴とする請求項４に記載の集積回路。
【請求項６】前記クロック・ドライバ・ステージはそ
の出力ステージであることを特徴とする請求項１に記載
の集積回路。
【請求項７】さらに、少くとも１個の追加のクロック
・ドライバ・ステージを有することを特徴とする請求項
６に記載の集積回路。