JP3647323B2 - 半導体集積回路 - Google Patents
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- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Description
【０００１】
【発明の属する技術分野】
本発明は、基本セルが互いに直角な第１方向及び第２方向に配列されたマスタースライス方式やスタンダードセル方式の半導体集積回路に関する。
【０００２】
【従来の技術】
図１４（Ａ）は、従来の基本セルＢＣＸのパターン図である。ゲートラインにはハッチングが施されている（他の図も同様）。
【０００３】
この基本セルＢＣＸは、２点差線で示すＮウエル１０内にＰ形拡散領域１１、１２及び１３が列方向に配列され、Ｐ形拡散領域１１と１２の間の上方及びＰ形拡散領域１２と１３との間の上方にゲート絶縁膜、例えばゲート酸化膜を介しそれぞれゲートライン１４及び１５が形成されている。Ｎウエル１０内にはさらに、Ｐ形拡散領域１１〜１３を挟むようにＮ+形ウエルコンタクト領域１６及び１７が形成されている。Ｎウエル１０に隣接する、２点差線で示すＰウエル２０内にも同様に、Ｎ形拡散領域２１、２２及び２３が列方向に配列され、Ｎ形拡散領域２１と２２の間の上方及びＮ形拡散領域２２と２３との間の上方にそれぞれゲートライン２４及び２５が形成されている。Ｐウエル２０内にはさらに、Ｎ形拡散領域２１〜２３を挟むようにＰ+形ウエルコンタクト領域２６及び２７が形成されている。ゲートライン１４、１５、２４及び２５の両端部には、層間コンタクトを介して他の配線と接続するためのゲートコンタクト領域が形成されている。
【０００４】
第１配線層のセル内配線及び第２配線層の電源配線により、１つの基本セルＢＣＸで例えば１つの２入力ナンドゲートが形成される。Ｎ+形ウエルコンタクト領域１６及び２７はそれぞれ、第１配線層の上方の第２配線層に形成された第１方向の電源ラインＶＤＤ及びグランドラインＶＳＳに接続される。図１４（Ａ）では簡単化のために、ＶＤＤ及びＶＳＳの配線をその中心線（一点鎖線）で表している。
【０００５】
このような基本セルＢＣＸが行及び列に配列されて、例えばマスタースライス方式のゲートアレイが構成される。この基本セルＢＣＸは、行方向には重なり無く詰めて配置されるが、図１４（Ｂ）に示す如く、列方向には隣り合うウエルコンタクト領域が重なり合うように配置される。
【０００６】
ゲートアレイ中のセルピッチは、行方向及び列方向についてそれぞれ１０Ｇ及び４Ｇであり、ここに、Ｇはグリットの間隔、例えば０．８μｍである。セル間接続は、第２配線層の上方の第３配線層の配線により行われる。計算機による自動配線は、グリッドに沿って行われる。
【０００７】
基本セルＢＣＸは、Ｐ形拡散領域１１〜１３を挟むようにＮウエル１０内にＮ+形ウエルコンタクト領域１６及び１７が形成され、Ｎ形拡散領域２１〜２３を挟むようにＰウエル２０内にＰ+形ウエルコンタクト領域２６及び２７が形成されているので、セルサイズが大きくなって集積度が低くなる。
【０００８】
また、ウエルコンタクト領域１７及び２６が無駄になる。
【０００９】
セル間配線は主に列方向のセル間について行われるが、第２配線層にＶＤＤ及びＶＳＳの電源ラインが行方向に形成されているので、第２配線層において、列方向のセル間配線を行うことができない。
【００１０】
図１５（Ａ）は、従来の他の基本セルＢＣＹのパターン図である。
【００１１】
この基本セルＢＣＹは、Ｐ形拡散領域１１と１２Ａの間の上方及びＮ形拡散領域２１と２２Ａの間の上方を通るゲートライン３４が連続し、同様に、Ｐ形拡散領域１２Ａと１３の間の上方及びＮ形拡散領域２２Ａと２３の間の上方を通るゲートライン３５が連続している。この連続により、ゲートアレイの行方向セルピッチは図１５（Ｂ）に示す如く（８Ｇ＋Ｇ’）となり、図１４（Ｂ）の１０Ｇよりも（２Ｇ−Ｇ’）だけ短くなる。例えば、Ｇ＝０．８μｍのときＧ’＝１．０μｍであり、このとき２Ｇ−Ｇ’＝０．６μｍである。９Ｇではなく（８Ｇ＋Ｇ’）であるのは、行方向にセルを配置したときに、デザインルール上、隣り合うゲートコンタクト領域の間を確保する必要があるからである。
【００１２】
また、図１４（Ａ）のＮ+形ウエルコンタクト領域１６及び１７の替わりに、ゲートライン３４及び３５の一端に形成されたゲートコンタクト領域３４１と３５１との間の下方のＮウエル１０内に、Ｎ+形ウエルコンタクト領域１６Ａが形成され、同様に、図１４（Ａ）のＰ+形ウエルコンタクト領域２６及び２７の替わりに、ゲートライン３４及び３５の他端に形成されたゲートコンタクト領域３４２と３５２の間の下方のＰウエル２０内に、Ｐ+形ウエルコンタクト領域２６Ａが形成されている。デザインルール上、ゲートコンタクト領域３４１及び３５１とＮ+形ウエルコンタクト領域１６Ａとの間に隙間を形成する必要があるので、拡散領域１２Ａ及び２２Ａの列方向幅は、他の拡散領域のそれよりも広くする必要がある。これにより、ゲートアレイの列方向セルピッチは、図１５（Ｂ）に示す如く（２Ｇ＋Ｇ’）となる。このため、集積度の向上が制限される。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、このような問題点に鑑み、集積度をより向上させることが可能な基本セルを備えた半導体集積回路を提供することにある。
【００１７】
【課題を解決するための手段及びその作用効果】
請求項１では、基本セルが互いに直角な第１方向及び第２方向に配列された半導体集積回路において、
該基本セルは、Ｎウエル内に複数のＰ形領域が該第２方向に配列され、該Ｎウエルと該第１方向に隣接するＰウエル内に複数のＮ形領域が該第２方向に配列され、該複数のＰ形領域の間の上方を通りさらに該複数のＮ形領域の間の上方を通る複数のゲートラインが該第１方向に形成され、該複数のゲートラインの１つの一端側の該Ｎウエル内及び他端側の該Ｐウエル内にそれぞれＮウエルコンタクト領域及びＰウエルコンタクト領域が形成され且つ該一端及び該他端にゲートコンタクト領域が形成されておらず、該複数のゲートラインの他の１つの一端及び他端にそれぞれゲートコンタクト領域が形成され、
第１配線層にセル内配線が形成され、
該第１配線層の上方の第２配線層に、該Ｎウエルコンタクト領域と接続される電源配線及び該Ｐウエルコンタクト領域と接続される電源配線が該第２方向に形成されている。
【００１８】
この半導体集積回路によれば、複数のＰ形領域及びＮ形領域の該第２方向幅を互いに同一にすることができるので、セルピッチを従来よりも短縮して高集積化することが可能である。
【００１９】
また、電源配線が該第２方向であるので、第２配線層を用いて該第２方向のセル間配線を形成することができ、自動配線において結線率が向上する。これにより、さらなる高集積化が可能となる。
【００２０】
請求項２では、基本セルが互いに直角な第１方向及び第２方向に配列された半導体集積回路において、
該基本セルは、Ｎウエル内に複数のＰ形領域が該第２方向に配列され、該Ｎウエルと該第１方向に隣接するＰウエル内に複数のＮ形領域が該第２方向に配列され、該複数のＰ形領域の間の上方を通りさらに該複数のＮ形領域の間の上方を通る複数のゲートラインが該第１方向に形成され、該複数のゲートラインの１つの一端側の該Ｎウエル内及び他端にそれぞれＮウエルコンタクト領域及びゲートコンタクト領域が形成され、該複数のゲートラインの他の１つの一端側の該Ｐウエル内及び他端にそれぞれＰウエルコンタクト領域及びゲートコンタクト領域が形成され、
第１配線層にセル内配線が形成され、
該第１配線層の上方の第２配線層に、該Ｎウエルコンタクト領域と接続される電源配線及び該Ｐウエルコンタクト領域と接続される電源配線が該第２方向に形成されている。
【００２１】
この半導体集積回路によれば、複数のＰ形領域及びＮ形領域の該第２方向幅を互いに同一にすることができるので、セルピッチを従来よりも短縮して高集積化することが可能である。
【００２２】
また、電源配線が該第２方向であるので、第２配線層を用いて該第２方向のセル間配線を形成することができ、自動配線において結線率が向上する。これにより、さらなる高集積化が可能となる。
【００２３】
請求項３の半導体集積回路では、請求項１又は２において、上記第２方向に隣り合う上記基本セルのパターンが該基本セル間の第１方向ラインに関し対称であり、上記Ｐウエルコンタクト領域が該第２方向に隣り合う該基本セルにわたって連続し、上記Ｎウエルコンタクト領域が該第２方向に隣り合う該基本セルにわたって連続している。
【００２４】
この半導体集積回路によれば、基本セル間の第１方向ラインに関する対称性によりウエルコンタクト領域が第２方向に隣り合う基本セルにわたって連続するので、電源配線とウエルコンタクト領域との間を接続する層間コンタクトの数を少なくして、他の層間コンタクトを形成することができる。
【００２５】
請求項４の半導体集積回路では、請求項１乃至３のいずれか１つにおいて、上記第１方向に隣り合う上記基本セルのパターンが該基本セル間の第２方向ラインに関し対称であり、上記Ｐウエルコンタクト領域が該第１方向に隣り合う該基本セルにわたって連続し、上記Ｎウエルコンタクト領域が該第１方向に隣り合う該基本セルにわたって連続している。
【００２６】
この半導体集積回路によれば、基本セル間の第２方向ラインに関する対称性によりウエルコンタクト領域が隣り合う列で連続するので、このウエルコンタクト領域の上方の電源配線の幅を、該対称性がない場合のそれの２倍より広くすることができ、これにより電源配線の許容電流が増加し、電源電位がより安定する。
【００２７】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２９】
［第１実施形態］
図１（Ａ）は、本発明の第１実施形態に係る基本セルＢＣ０のパターン図である。
【００３０】
この基本セルＢＣ０は、２点差線で示すＮウエル１０内にＰ形拡散領域１１〜１３が列方向に配列され、Ｎウエル１０に隣接する、２点差線で示すＰウエル２０内にＮ形拡散領域２１〜２３が列方向に配列されている。ゲートライン３４Ａは、Ｐ形拡散領域１１と１２の間の上方及びＮ形拡散領域２１と２２の間の上方を通り、ゲートライン３５Ａは、Ｐ形拡散領域１２と１３の間の上方及びＮ形拡散領域２２と２３の間の上方を通っている。
【００３１】
ゲートライン３４Ａ及び３５Ａの中間部にはそれぞれゲートコンタクト領域３４０及び３５０が形成されている。ゲートコンタクト領域３４０はＰ形拡散領域１１とＮ形拡散領域２１の間の上方に位置し、ゲートコンタクト領域３５０はＰ形拡散領域１３とＮ形拡散領域２３の間の上方に位置している。ゲートライン３４Ａ及び３５Ａの一端側のＮウエル１０内にはＮ+形ウエルコンタクト領域１６Ｂが形成され、ゲートライン３４Ａ及び３５Ａの他端側のＰウエル２０内にはＰ+形ウエルコンタクト領域２６Ｂが形成されている。ゲートライン３４Ａ及び３５Ｂの両端部には、ゲートコンタクト領域が形成されていない。これにより、拡散領域１２及び２２の列方向幅を、図１５（Ａ）中の拡散領域１２Ａ及び２２Ａのそれよりも狭くすることができる。すなわち、拡散領域１２及び２２の列方向幅は、他の拡散領域のそれと同一になっている。
【００３２】
第１配線層の上方の第２配線層には、Ｎ+形ウエルコンタクト領域１６Ｂ及びＰ+形ウエルコンタクト領域２６Ｂの上方かつ列方向にそれぞれ電源ラインＶＤＤ及グランドラインＶＳＳが形成されている。図１では、簡単化のためにＶＤＤ及びＶＳＳの電源ラインをその中心線（一点鎖線）で表している（他の図も同様）。
【００３３】
バルクと第１配線層との間及び配線層間には絶縁膜、例えば酸化膜が配置されている。
【００３４】
図１（Ｂ）に示す基本セルＢＣ１は、図１（Ａ）の変形例であり、Ｎ+形ウエルコンタクト領域１６Ｃ及びＰ+形ウエルコンタクト領域２６ＣがそれぞれＮウエル１０及びＰウエル２０内に列方向に形成され、これらの長さはセル枠の列方向長さに等しい。他の点は、図１（Ａ）の基本セルＢＣ０と同一である。
【００３５】
図１（Ｃ）では、図１（Ｂ）の基本セルＢＣ１と同一のセルの第１配線層に配線Ｌ１、Ｌ２及びＬ３が形成され、さらに、×印を付した層間コンタクトＣ１〜Ｃ７が形成されて、２入力ナンドゲートが構成されている。層間コンタクトＣ１は、Ｐ形拡散領域１１と配線Ｌ１との間を接続するためのものであり、層間コンタクトＣ２はＮ+形ウエルコンタクト領域１６Ｃと配線Ｌ１との間及び配線Ｌ１とその上方の電源ラインＶＤＤとの間を接続するためのものであり、層間コンタクトＣ３はＰ形拡散領域１３と配線Ｌ１との間を接続するためのものである。層間コンタクトＣ４はＰ形拡散領域１２と配線Ｌ２との間を接続するためのものであり、層間コンタクトＣ５はＮ形拡散領域２１と配線Ｌ２との間を接続するためのものである。層間コンタクトＣ６はＮ形拡散領域２３と配線Ｌ３との間を接続するためのものであり、層間コンタクトＣ７はＰ+形ウエルコンタクト領域２６Ｃと配線Ｌ３との間及び配線Ｌ３とその上方のグランドラインＶＳＳとの間を接続するためのものである。
【００３６】
電源ラインＶＤＤがＰ形拡散領域１１〜１３に近く、グランドラインＶＳＳがＮ形拡散領域２１〜２３に近いので、これらの間の配線Ｌ１及びＬ３が短くなり、その他のセル内配線Ｌ２の自由度が増している。
【００３７】
図２は、図１（Ｃ）のパターンに対応して記載された２入力ナンドゲートの回路図である。
【００３８】
ＰＭＯＳトランジスタＱ１は、Ｐ形拡散領域１１及び１２とこれらの間の上方のゲートライン３４Ａとを有し、ＰＭＯＳトランジスタＱ２は、Ｐ形拡散領域１２及び１３とこれらの上方のゲートライン３５Ａとを有し、ＮＭＯＳトランジスタＱ３は、Ｎ形拡散領域２１及び２２とこれらの上方のゲートライン３４Ａとを有し、ＮＭＯＳトランジスタＱ４は、Ｎ形拡散領域２２及び２３とこれらの間の上方のゲートライン３５Ａとを有する。図２中のＳ及びＤはぞれぞれトランジスタのソース及びドレインを示している。ゲートコンタクト領域３４０及び３５０にそれぞれ入力１及び入力２が供給され、層間コンタクトＣ５から出力が取り出される。
【００３９】
図３は、図１（Ｂ）の基本セルＢＣ１を、隣合うＰ+形ウエルコンタクト領域２６Ｃを重ね合わせて２行２列形成したアレイを示す。さらに大きなアレイを有するマスタースライス半導体集積回路では、隣合うＮ+形ウエルコンタクト領域も重ね合わされる。
【００４０】
この重ね合わせにより、セルの行方向及び列方向のピッチはそれぞれ８Ｇ及び３Ｇとなり、図１５（Ｂ）の（８Ｇ＋Ｇ’）及び（２Ｇ＋Ｇ’）よりも短いので、高集積化が可能である。例えばＧ’＝１．２Ｇの場合、本実施形態と従来のセル面積比が（８／９．２）・（３／３．２）＝０．８２となり、ゲートアレイのチップ上面積が従来よりも約１８％減少する。
【００４１】
また、電源ラインが列方向であるので、第２配線層を用いて列方向のセル間配線を形成することができ、自動配線において結線率が向上する。これにより、さらなる高集積化が可能となる。
【００４２】
［第２実施形態］
図４（Ａ）は、本発明の第２実施形態に係る基本セルＢＣ２のパターン図である。
【００４３】
この基本セルＢＣ２は、図１５（Ａ）の基本セルＢＣＹのゲートライン３５のゲートコンタクト領域３５１及び３５２を削除したものをゲートライン３５Ａとし、これら削除領域の下方のＮウエル１０及びＰウエル２０内にそれぞれＮ+形ウエルコンタクト領域１６Ｂ及びＰ+形ウエルコンタクト領域２６Ｂを形成したものである。これにより、拡散領域１２の列方向幅を拡散領域１１及び１３のそれと同一にすることができ、拡散領域２２についても同様であるので、基本セルＢＣＹよりも面積が低減されて集積度が向上する。例えばＧ’＝１．２Ｇの場合、本実施形態と従来のセル面積比が３／３．２＝０．９４となり、ゲートアレイのチップ上面積が従来よりも約６％減少する。
【００４４】
また、Ｎ+形ウエルコンタクト領域１６Ｂ及びＰ+形ウエルコンタクト領域２６Ｂの上方の第２配線層に形成された電源ラインＶＤＤ及びグランドラインＶＳＳが列方向であるので、上記第１実施形態で述べたセル内配線の自由度向上及びセル間配線の結線率向上の効果が得られる。
【００４５】
図４（Ｂ）は、図４（Ａ）の基本セルＢＣ２とその上下反転パターンとを列方向に隣り合わせて配置した２行１列のアレイを示す。この反転により、隣り合うウエルコンタクトが連続するので、電源ラインとウエルコンタクトとの間を接続する層間コンタクトの数を少なくし、この領域に他の層間コンタクトを形成することができる。
【００４６】
図５は、図４（Ｂ）のパターンに対し、図１（Ｃ）と同様に、第１配線層に配線Ｌ１〜Ｌ４を形成し、さらに層間コンタクトＣ１〜Ｃ６、Ｃ７１、Ｃ７２及びＣ８を形成して構成された２入力ナンドゲートのパターン図である。
【００４７】
層間コンタクトＣ７１は配線Ｌ３及びＬ４と下方のＰ+形ウエルコンタクト領域２６Ｃとの間を接続するためのものであり、層間コンタクトＣ７２は配線Ｌ４と上方のグランドラインＶＳＳとの間を接続するためのものである。層間コンタクトＣ８は電源ラインＶＤＤとＮ+形ウエルコンタクト領域１６Ｃとの間を接続するためのものである。
【００４８】
図６は、図４（Ｂ）のパターンを ２行２列形成したアレイを示す。
【００４９】
図７は、図４（Ａ）の基本セルＢＣ２の変形例を、基本セルＢＣ３として示すパターン図である。
【００５０】
この基本セルＢＣ３は、Ｎ+形ウエルコンタクト領域１６Ｄ及びＰ+形ウエルコンタクト領域２６Ｄがいずれも行方向外側に向かってセル枠まで伸びている。他の点は基本セルＢＣ２と同一である。
【００５１】
図８は、図７の基本セルＢＣ３と、これを上下反転したパターンとを列方向に隣合わせたものを、列方向に繰り返し配置し、この列のパターンを左右反転したものを、この列に隣接して配置したアレイを示す。
【００５２】
このアレイは、図７のＰ+形ウエルコンタクト領域２６Ｄの４倍のパターン２６Ｅを有する。また、グランドラインＶＳＳのパターンは、この４倍のパターンに対応して第２配線層に形成されており、その幅が図６のそれの２倍より大きいので、グランドラインＶＳＳの許容電流が増加し、電源電位がより安定する。この点は、図８より大きなアレイを有するマスタースライス半導体集積回路中の電源ラインＶＤＤについても同様である。
【００５３】
［第３実施形態］
図９（Ａ）は、本発明の第３実施形態に係る基本セルＢＣ４のパターン図である。
【００５４】
この基本セルＢＣ４は、図１５（Ａ）の基本セルＢＣＹのゲートライン３５のゲートコンタクト領域３５１及びゲートライン３４のゲートコンタクト領域３４２を削除したものをそれぞれゲートライン３５Ｂ及び３４Ｂとし、これらの下方のＮウエル１０及びＰウエル２０内にそれぞれＮ+形ウエルコンタクト領域１６Ｆ及びＰ+形ウエルコンタクト領域２６Ｆを形成したものである。これにより、拡散領域１２の列方向幅を拡散領域１１及び１３のそれと同一にすることができ、拡散領域２２についても同様であるので、基本セルＢＣＹよりも面積が低減されて集積度が向上する。
【００５５】
また、Ｎ+形ウエルコンタクト領域１６Ｆ及びＰ+形ウエルコンタクト領域２６Ｆの上方の第２配線層に形成された電源ラインＶＤＤ及びグランドラインＶＳＳが列方向であるので、上記第１実施形態で述べたセル内配線の自由度向上及びセル間配線の結線率向上の効果が得られる。
【００５６】
図９（Ｂ）は、図９（Ａ）の基本セルＢＣ４とその上下反転パターンとを列方向に隣り合わせて配置した２行１列のアレイを示す。この反転により、隣り合うウエルコンタクトが連続するので、電源ラインＶＤＤとＮ+形ウエルコンタクト領域１６Ｃとの間を接続する層間コンタクトの数を少なくし、他の層間コンタクトを形成することができる。この点は、図９（Ｂ）より大きなアレイを有するマスタースライス半導体集積回路中のＰ+形ウエルコンタクト領域についても同様である。
【００５７】
図１０は、図９（Ｂ）のパターンに対し、図１（Ｃ）と同様に、第１配線層に配線Ｌ１〜Ｌ４を形成し、さらに層間コンタクトＣ１〜Ｃ６、Ｃ７２、Ｃ７及びＣ８を形成して構成された２入力ナンドゲートのパターン図である。
【００５８】
層間コンタクトＣ７２は配線Ｌ３と上方のグランドラインＶＳＳとの間を接続するためのものであり、層間コンタクトＣ７はグランドラインＶＳＳと下方のＰ+形ウエルコンタクト領域２６Ｆとの間を接続するためのものである。層間コンタクトＣ８は電源ラインＶＤＤと下方のＮ+形ウエルコンタクト領域１６Ｃとの間を接続するためのものである。
【００５９】
図１１は、図９（Ｂ）のパターンを ２行２列形成したアレイを示す。
【００６０】
図１２は、図９（Ａ）の基本セルＢＣ４の変形例を、基本セルＢＣ５として示すパターン図である。
【００６１】
この基本セルＢＣ５は、Ｎ+形ウエルコンタクト領域１６Ｇ及びＰ+形ウエルコンタクト領域２６Ｇがいずれも第１方向外側に向かってセル枠まで伸びている。他の点は基本セルＢＣ４と同一である。
【００６２】
図１３は、図１２の基本セルＢＣ５と、これを上下反転したパターンとを列方向に隣り合わせたものを、列方向に繰り返し配置し、この列のパターンを左右反転したものを、この列に隣接して配置したアレイを示す。
【００６３】
このアレイは、図１２のＰ+形ウエルコンタクト領域２６Ｇの４倍のパターン２６Ｈを有する。また、グランドラインＶＳＳのパターンはこの４倍のパターンに対応して第２配線層に形成されており、その幅が図１１のそれの２倍より大きいので、グランドラインＶＳＳの許容電流が増加し、電源電位がより安定する。この点は、図１３より大きなアレイを有するマスタースライス半導体集積回路中の電源ラインＶＤＤについても同様である。
【００６４】
なお、本発明には外にも種々の変形例が含まれる。例えばエンベッディッドアレイもゲートアレイを有するので、本発明に含まれる。また、スタンダードセル方式の半導体集積回路も本発明に含まれる。
【図面の簡単な説明】
【図１】（Ａ）は本発明の第１実施形態に係る基本セルのパターン図、（Ｂ）は（Ａ）の変形例を示すパターン図、（Ｃ）は（Ｂ）の基本セルを用いて形成された２入力ナンドゲートのパターン図である。
【図２】図１（Ｃ）のパターンに対応して記載された２入力ナンドゲートの回路図である。
【図３】図１（Ｂ）の基本セルを、隣合うウエルコンタクト領域を重ね合わせて２行２列形成したアレイを示すパターン図である。
【図４】（Ａ）は本発明の第２実施形態に係る基本セルのパターン図、（Ｂ）は（Ａ）の基本セルとその上下反転パターンとを列方向に隣り合わせて配置した２行１列のアレイを示すパターン図である。
【図５】図４（Ｂ）のパターンに対し、第１配線層に配線を形成し、さらに層間コンタクトを形成して構成された２入力ナンドゲートを示すパターン図である。
【図６】図４（Ｂ）のパターンを ２行２列形成したアレイを示すパターン図である。
【図７】図４（Ａ）の基本セルの変形例を示すパターン図である。
【図８】図７の基本セルと、これを上下反転したパターンとを列方向に隣合わせたものを、列方向に繰り返し配置し、この列のパターンを左右反転したものを、この列に隣接して配置したアレイを示すパターン図である。
【図９】（Ａ）は本発明の第３実施形態に係る基本セルのパターン図、（Ｂ）は（Ａ）の基本セルとその上下反転パターンとを列方向に隣り合わせて配置した２行１列のアレイを示すパターン図である。
【図１０】図９（Ｂ）のパターンに対し、第１配線層に配線を形成し、さらに層間コンタクトを形成して構成された２入力ナンドゲートを示すパターン図である。
【図１１】図９（Ｂ）のパターンを ２行２列形成したアレイを示すパターン図である。
【図１２】図９（Ａ）の基本セルの変形例を示すパターン図である。
【図１３】図１２の基本セルと、これを上下反転したパターンとを列方向に隣り合わせたものを、列方向に繰り返し配置し、この列のパターンを左右反転したものを、この列に隣接して配置したアレイを示すパターン図である。
【図１４】（Ａ）は従来の基本セルのパターン図、（Ｂ）は（Ａ）の基本セルを列方向に一部重ね合わせて配置した２行１列のアレイを示すパターン図である。
【図１５】（Ａ）は従来の他の基本セルのパターン図、（Ｂ）は（Ａ）の基本セルを列方向に隣り合わせて配置した２行１列のアレイを示すパターン図である。
【符号の説明】
ＢＣＸ、ＢＣＹ、ＢＣ０〜ＢＣ５ 基本セル
ＶＤＤ 電源ライン
ＶＳＳ グランドライン
１０ Ｎウエル
１１〜１３、１２Ａ Ｐ形拡散領域
１４、２４、１５、２５、３４、３４Ａ、３４Ｂ、３５、３５Ａ、３５Ｂ ゲートライン
３４０〜３４２、３５０〜３５２ ゲートコンタクト領域
１６、１６Ａ〜１６Ｇ Ｎ+形ウエルコンタクト領域
２０ Ｐウエル
２１〜２３、２２Ａ Ｎ形拡散領域
２６、２６Ａ〜２６Ｈ Ｐ+形ウエルコンタクト領域
Ｃ１〜Ｃ８、Ｃ７１、Ｃ７２ 層間コンタクト
Ｌ１〜Ｌ４ 第１配線層の配線
【発明の属する技術分野】
本発明は、基本セルが互いに直角な第１方向及び第２方向に配列されたマスタースライス方式やスタンダードセル方式の半導体集積回路に関する。
【０００２】
【従来の技術】
図１４（Ａ）は、従来の基本セルＢＣＸのパターン図である。ゲートラインにはハッチングが施されている（他の図も同様）。
【０００３】
この基本セルＢＣＸは、２点差線で示すＮウエル１０内にＰ形拡散領域１１、１２及び１３が列方向に配列され、Ｐ形拡散領域１１と１２の間の上方及びＰ形拡散領域１２と１３との間の上方にゲート絶縁膜、例えばゲート酸化膜を介しそれぞれゲートライン１４及び１５が形成されている。Ｎウエル１０内にはさらに、Ｐ形拡散領域１１〜１３を挟むようにＮ+形ウエルコンタクト領域１６及び１７が形成されている。Ｎウエル１０に隣接する、２点差線で示すＰウエル２０内にも同様に、Ｎ形拡散領域２１、２２及び２３が列方向に配列され、Ｎ形拡散領域２１と２２の間の上方及びＮ形拡散領域２２と２３との間の上方にそれぞれゲートライン２４及び２５が形成されている。Ｐウエル２０内にはさらに、Ｎ形拡散領域２１〜２３を挟むようにＰ+形ウエルコンタクト領域２６及び２７が形成されている。ゲートライン１４、１５、２４及び２５の両端部には、層間コンタクトを介して他の配線と接続するためのゲートコンタクト領域が形成されている。
【０００４】
第１配線層のセル内配線及び第２配線層の電源配線により、１つの基本セルＢＣＸで例えば１つの２入力ナンドゲートが形成される。Ｎ+形ウエルコンタクト領域１６及び２７はそれぞれ、第１配線層の上方の第２配線層に形成された第１方向の電源ラインＶＤＤ及びグランドラインＶＳＳに接続される。図１４（Ａ）では簡単化のために、ＶＤＤ及びＶＳＳの配線をその中心線（一点鎖線）で表している。
【０００５】
このような基本セルＢＣＸが行及び列に配列されて、例えばマスタースライス方式のゲートアレイが構成される。この基本セルＢＣＸは、行方向には重なり無く詰めて配置されるが、図１４（Ｂ）に示す如く、列方向には隣り合うウエルコンタクト領域が重なり合うように配置される。
【０００６】
ゲートアレイ中のセルピッチは、行方向及び列方向についてそれぞれ１０Ｇ及び４Ｇであり、ここに、Ｇはグリットの間隔、例えば０．８μｍである。セル間接続は、第２配線層の上方の第３配線層の配線により行われる。計算機による自動配線は、グリッドに沿って行われる。
【０００７】
基本セルＢＣＸは、Ｐ形拡散領域１１〜１３を挟むようにＮウエル１０内にＮ+形ウエルコンタクト領域１６及び１７が形成され、Ｎ形拡散領域２１〜２３を挟むようにＰウエル２０内にＰ+形ウエルコンタクト領域２６及び２７が形成されているので、セルサイズが大きくなって集積度が低くなる。
【０００８】
また、ウエルコンタクト領域１７及び２６が無駄になる。
【０００９】
セル間配線は主に列方向のセル間について行われるが、第２配線層にＶＤＤ及びＶＳＳの電源ラインが行方向に形成されているので、第２配線層において、列方向のセル間配線を行うことができない。
【００１０】
図１５（Ａ）は、従来の他の基本セルＢＣＹのパターン図である。
【００１１】
この基本セルＢＣＹは、Ｐ形拡散領域１１と１２Ａの間の上方及びＮ形拡散領域２１と２２Ａの間の上方を通るゲートライン３４が連続し、同様に、Ｐ形拡散領域１２Ａと１３の間の上方及びＮ形拡散領域２２Ａと２３の間の上方を通るゲートライン３５が連続している。この連続により、ゲートアレイの行方向セルピッチは図１５（Ｂ）に示す如く（８Ｇ＋Ｇ’）となり、図１４（Ｂ）の１０Ｇよりも（２Ｇ−Ｇ’）だけ短くなる。例えば、Ｇ＝０．８μｍのときＧ’＝１．０μｍであり、このとき２Ｇ−Ｇ’＝０．６μｍである。９Ｇではなく（８Ｇ＋Ｇ’）であるのは、行方向にセルを配置したときに、デザインルール上、隣り合うゲートコンタクト領域の間を確保する必要があるからである。
【００１２】
また、図１４（Ａ）のＮ+形ウエルコンタクト領域１６及び１７の替わりに、ゲートライン３４及び３５の一端に形成されたゲートコンタクト領域３４１と３５１との間の下方のＮウエル１０内に、Ｎ+形ウエルコンタクト領域１６Ａが形成され、同様に、図１４（Ａ）のＰ+形ウエルコンタクト領域２６及び２７の替わりに、ゲートライン３４及び３５の他端に形成されたゲートコンタクト領域３４２と３５２の間の下方のＰウエル２０内に、Ｐ+形ウエルコンタクト領域２６Ａが形成されている。デザインルール上、ゲートコンタクト領域３４１及び３５１とＮ+形ウエルコンタクト領域１６Ａとの間に隙間を形成する必要があるので、拡散領域１２Ａ及び２２Ａの列方向幅は、他の拡散領域のそれよりも広くする必要がある。これにより、ゲートアレイの列方向セルピッチは、図１５（Ｂ）に示す如く（２Ｇ＋Ｇ’）となる。このため、集積度の向上が制限される。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、このような問題点に鑑み、集積度をより向上させることが可能な基本セルを備えた半導体集積回路を提供することにある。
【００１７】
【課題を解決するための手段及びその作用効果】
請求項１では、基本セルが互いに直角な第１方向及び第２方向に配列された半導体集積回路において、
該基本セルは、Ｎウエル内に複数のＰ形領域が該第２方向に配列され、該Ｎウエルと該第１方向に隣接するＰウエル内に複数のＮ形領域が該第２方向に配列され、該複数のＰ形領域の間の上方を通りさらに該複数のＮ形領域の間の上方を通る複数のゲートラインが該第１方向に形成され、該複数のゲートラインの１つの一端側の該Ｎウエル内及び他端側の該Ｐウエル内にそれぞれＮウエルコンタクト領域及びＰウエルコンタクト領域が形成され且つ該一端及び該他端にゲートコンタクト領域が形成されておらず、該複数のゲートラインの他の１つの一端及び他端にそれぞれゲートコンタクト領域が形成され、
第１配線層にセル内配線が形成され、
該第１配線層の上方の第２配線層に、該Ｎウエルコンタクト領域と接続される電源配線及び該Ｐウエルコンタクト領域と接続される電源配線が該第２方向に形成されている。
【００１８】
この半導体集積回路によれば、複数のＰ形領域及びＮ形領域の該第２方向幅を互いに同一にすることができるので、セルピッチを従来よりも短縮して高集積化することが可能である。
【００１９】
また、電源配線が該第２方向であるので、第２配線層を用いて該第２方向のセル間配線を形成することができ、自動配線において結線率が向上する。これにより、さらなる高集積化が可能となる。
【００２０】
請求項２では、基本セルが互いに直角な第１方向及び第２方向に配列された半導体集積回路において、
該基本セルは、Ｎウエル内に複数のＰ形領域が該第２方向に配列され、該Ｎウエルと該第１方向に隣接するＰウエル内に複数のＮ形領域が該第２方向に配列され、該複数のＰ形領域の間の上方を通りさらに該複数のＮ形領域の間の上方を通る複数のゲートラインが該第１方向に形成され、該複数のゲートラインの１つの一端側の該Ｎウエル内及び他端にそれぞれＮウエルコンタクト領域及びゲートコンタクト領域が形成され、該複数のゲートラインの他の１つの一端側の該Ｐウエル内及び他端にそれぞれＰウエルコンタクト領域及びゲートコンタクト領域が形成され、
第１配線層にセル内配線が形成され、
該第１配線層の上方の第２配線層に、該Ｎウエルコンタクト領域と接続される電源配線及び該Ｐウエルコンタクト領域と接続される電源配線が該第２方向に形成されている。
【００２１】
この半導体集積回路によれば、複数のＰ形領域及びＮ形領域の該第２方向幅を互いに同一にすることができるので、セルピッチを従来よりも短縮して高集積化することが可能である。
【００２２】
また、電源配線が該第２方向であるので、第２配線層を用いて該第２方向のセル間配線を形成することができ、自動配線において結線率が向上する。これにより、さらなる高集積化が可能となる。
【００２３】
請求項３の半導体集積回路では、請求項１又は２において、上記第２方向に隣り合う上記基本セルのパターンが該基本セル間の第１方向ラインに関し対称であり、上記Ｐウエルコンタクト領域が該第２方向に隣り合う該基本セルにわたって連続し、上記Ｎウエルコンタクト領域が該第２方向に隣り合う該基本セルにわたって連続している。
【００２４】
この半導体集積回路によれば、基本セル間の第１方向ラインに関する対称性によりウエルコンタクト領域が第２方向に隣り合う基本セルにわたって連続するので、電源配線とウエルコンタクト領域との間を接続する層間コンタクトの数を少なくして、他の層間コンタクトを形成することができる。
【００２５】
請求項４の半導体集積回路では、請求項１乃至３のいずれか１つにおいて、上記第１方向に隣り合う上記基本セルのパターンが該基本セル間の第２方向ラインに関し対称であり、上記Ｐウエルコンタクト領域が該第１方向に隣り合う該基本セルにわたって連続し、上記Ｎウエルコンタクト領域が該第１方向に隣り合う該基本セルにわたって連続している。
【００２６】
この半導体集積回路によれば、基本セル間の第２方向ラインに関する対称性によりウエルコンタクト領域が隣り合う列で連続するので、このウエルコンタクト領域の上方の電源配線の幅を、該対称性がない場合のそれの２倍より広くすることができ、これにより電源配線の許容電流が増加し、電源電位がより安定する。
【００２７】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２９】
［第１実施形態］
図１（Ａ）は、本発明の第１実施形態に係る基本セルＢＣ０のパターン図である。
【００３０】
この基本セルＢＣ０は、２点差線で示すＮウエル１０内にＰ形拡散領域１１〜１３が列方向に配列され、Ｎウエル１０に隣接する、２点差線で示すＰウエル２０内にＮ形拡散領域２１〜２３が列方向に配列されている。ゲートライン３４Ａは、Ｐ形拡散領域１１と１２の間の上方及びＮ形拡散領域２１と２２の間の上方を通り、ゲートライン３５Ａは、Ｐ形拡散領域１２と１３の間の上方及びＮ形拡散領域２２と２３の間の上方を通っている。
【００３１】
ゲートライン３４Ａ及び３５Ａの中間部にはそれぞれゲートコンタクト領域３４０及び３５０が形成されている。ゲートコンタクト領域３４０はＰ形拡散領域１１とＮ形拡散領域２１の間の上方に位置し、ゲートコンタクト領域３５０はＰ形拡散領域１３とＮ形拡散領域２３の間の上方に位置している。ゲートライン３４Ａ及び３５Ａの一端側のＮウエル１０内にはＮ+形ウエルコンタクト領域１６Ｂが形成され、ゲートライン３４Ａ及び３５Ａの他端側のＰウエル２０内にはＰ+形ウエルコンタクト領域２６Ｂが形成されている。ゲートライン３４Ａ及び３５Ｂの両端部には、ゲートコンタクト領域が形成されていない。これにより、拡散領域１２及び２２の列方向幅を、図１５（Ａ）中の拡散領域１２Ａ及び２２Ａのそれよりも狭くすることができる。すなわち、拡散領域１２及び２２の列方向幅は、他の拡散領域のそれと同一になっている。
【００３２】
第１配線層の上方の第２配線層には、Ｎ+形ウエルコンタクト領域１６Ｂ及びＰ+形ウエルコンタクト領域２６Ｂの上方かつ列方向にそれぞれ電源ラインＶＤＤ及グランドラインＶＳＳが形成されている。図１では、簡単化のためにＶＤＤ及びＶＳＳの電源ラインをその中心線（一点鎖線）で表している（他の図も同様）。
【００３３】
バルクと第１配線層との間及び配線層間には絶縁膜、例えば酸化膜が配置されている。
【００３４】
図１（Ｂ）に示す基本セルＢＣ１は、図１（Ａ）の変形例であり、Ｎ+形ウエルコンタクト領域１６Ｃ及びＰ+形ウエルコンタクト領域２６ＣがそれぞれＮウエル１０及びＰウエル２０内に列方向に形成され、これらの長さはセル枠の列方向長さに等しい。他の点は、図１（Ａ）の基本セルＢＣ０と同一である。
【００３５】
図１（Ｃ）では、図１（Ｂ）の基本セルＢＣ１と同一のセルの第１配線層に配線Ｌ１、Ｌ２及びＬ３が形成され、さらに、×印を付した層間コンタクトＣ１〜Ｃ７が形成されて、２入力ナンドゲートが構成されている。層間コンタクトＣ１は、Ｐ形拡散領域１１と配線Ｌ１との間を接続するためのものであり、層間コンタクトＣ２はＮ+形ウエルコンタクト領域１６Ｃと配線Ｌ１との間及び配線Ｌ１とその上方の電源ラインＶＤＤとの間を接続するためのものであり、層間コンタクトＣ３はＰ形拡散領域１３と配線Ｌ１との間を接続するためのものである。層間コンタクトＣ４はＰ形拡散領域１２と配線Ｌ２との間を接続するためのものであり、層間コンタクトＣ５はＮ形拡散領域２１と配線Ｌ２との間を接続するためのものである。層間コンタクトＣ６はＮ形拡散領域２３と配線Ｌ３との間を接続するためのものであり、層間コンタクトＣ７はＰ+形ウエルコンタクト領域２６Ｃと配線Ｌ３との間及び配線Ｌ３とその上方のグランドラインＶＳＳとの間を接続するためのものである。
【００３６】
電源ラインＶＤＤがＰ形拡散領域１１〜１３に近く、グランドラインＶＳＳがＮ形拡散領域２１〜２３に近いので、これらの間の配線Ｌ１及びＬ３が短くなり、その他のセル内配線Ｌ２の自由度が増している。
【００３７】
図２は、図１（Ｃ）のパターンに対応して記載された２入力ナンドゲートの回路図である。
【００３８】
ＰＭＯＳトランジスタＱ１は、Ｐ形拡散領域１１及び１２とこれらの間の上方のゲートライン３４Ａとを有し、ＰＭＯＳトランジスタＱ２は、Ｐ形拡散領域１２及び１３とこれらの上方のゲートライン３５Ａとを有し、ＮＭＯＳトランジスタＱ３は、Ｎ形拡散領域２１及び２２とこれらの上方のゲートライン３４Ａとを有し、ＮＭＯＳトランジスタＱ４は、Ｎ形拡散領域２２及び２３とこれらの間の上方のゲートライン３５Ａとを有する。図２中のＳ及びＤはぞれぞれトランジスタのソース及びドレインを示している。ゲートコンタクト領域３４０及び３５０にそれぞれ入力１及び入力２が供給され、層間コンタクトＣ５から出力が取り出される。
【００３９】
図３は、図１（Ｂ）の基本セルＢＣ１を、隣合うＰ+形ウエルコンタクト領域２６Ｃを重ね合わせて２行２列形成したアレイを示す。さらに大きなアレイを有するマスタースライス半導体集積回路では、隣合うＮ+形ウエルコンタクト領域も重ね合わされる。
【００４０】
この重ね合わせにより、セルの行方向及び列方向のピッチはそれぞれ８Ｇ及び３Ｇとなり、図１５（Ｂ）の（８Ｇ＋Ｇ’）及び（２Ｇ＋Ｇ’）よりも短いので、高集積化が可能である。例えばＧ’＝１．２Ｇの場合、本実施形態と従来のセル面積比が（８／９．２）・（３／３．２）＝０．８２となり、ゲートアレイのチップ上面積が従来よりも約１８％減少する。
【００４１】
また、電源ラインが列方向であるので、第２配線層を用いて列方向のセル間配線を形成することができ、自動配線において結線率が向上する。これにより、さらなる高集積化が可能となる。
【００４２】
［第２実施形態］
図４（Ａ）は、本発明の第２実施形態に係る基本セルＢＣ２のパターン図である。
【００４３】
この基本セルＢＣ２は、図１５（Ａ）の基本セルＢＣＹのゲートライン３５のゲートコンタクト領域３５１及び３５２を削除したものをゲートライン３５Ａとし、これら削除領域の下方のＮウエル１０及びＰウエル２０内にそれぞれＮ+形ウエルコンタクト領域１６Ｂ及びＰ+形ウエルコンタクト領域２６Ｂを形成したものである。これにより、拡散領域１２の列方向幅を拡散領域１１及び１３のそれと同一にすることができ、拡散領域２２についても同様であるので、基本セルＢＣＹよりも面積が低減されて集積度が向上する。例えばＧ’＝１．２Ｇの場合、本実施形態と従来のセル面積比が３／３．２＝０．９４となり、ゲートアレイのチップ上面積が従来よりも約６％減少する。
【００４４】
また、Ｎ+形ウエルコンタクト領域１６Ｂ及びＰ+形ウエルコンタクト領域２６Ｂの上方の第２配線層に形成された電源ラインＶＤＤ及びグランドラインＶＳＳが列方向であるので、上記第１実施形態で述べたセル内配線の自由度向上及びセル間配線の結線率向上の効果が得られる。
【００４５】
図４（Ｂ）は、図４（Ａ）の基本セルＢＣ２とその上下反転パターンとを列方向に隣り合わせて配置した２行１列のアレイを示す。この反転により、隣り合うウエルコンタクトが連続するので、電源ラインとウエルコンタクトとの間を接続する層間コンタクトの数を少なくし、この領域に他の層間コンタクトを形成することができる。
【００４６】
図５は、図４（Ｂ）のパターンに対し、図１（Ｃ）と同様に、第１配線層に配線Ｌ１〜Ｌ４を形成し、さらに層間コンタクトＣ１〜Ｃ６、Ｃ７１、Ｃ７２及びＣ８を形成して構成された２入力ナンドゲートのパターン図である。
【００４７】
層間コンタクトＣ７１は配線Ｌ３及びＬ４と下方のＰ+形ウエルコンタクト領域２６Ｃとの間を接続するためのものであり、層間コンタクトＣ７２は配線Ｌ４と上方のグランドラインＶＳＳとの間を接続するためのものである。層間コンタクトＣ８は電源ラインＶＤＤとＮ+形ウエルコンタクト領域１６Ｃとの間を接続するためのものである。
【００４８】
図６は、図４（Ｂ）のパターンを ２行２列形成したアレイを示す。
【００４９】
図７は、図４（Ａ）の基本セルＢＣ２の変形例を、基本セルＢＣ３として示すパターン図である。
【００５０】
この基本セルＢＣ３は、Ｎ+形ウエルコンタクト領域１６Ｄ及びＰ+形ウエルコンタクト領域２６Ｄがいずれも行方向外側に向かってセル枠まで伸びている。他の点は基本セルＢＣ２と同一である。
【００５１】
図８は、図７の基本セルＢＣ３と、これを上下反転したパターンとを列方向に隣合わせたものを、列方向に繰り返し配置し、この列のパターンを左右反転したものを、この列に隣接して配置したアレイを示す。
【００５２】
このアレイは、図７のＰ+形ウエルコンタクト領域２６Ｄの４倍のパターン２６Ｅを有する。また、グランドラインＶＳＳのパターンは、この４倍のパターンに対応して第２配線層に形成されており、その幅が図６のそれの２倍より大きいので、グランドラインＶＳＳの許容電流が増加し、電源電位がより安定する。この点は、図８より大きなアレイを有するマスタースライス半導体集積回路中の電源ラインＶＤＤについても同様である。
【００５３】
［第３実施形態］
図９（Ａ）は、本発明の第３実施形態に係る基本セルＢＣ４のパターン図である。
【００５４】
この基本セルＢＣ４は、図１５（Ａ）の基本セルＢＣＹのゲートライン３５のゲートコンタクト領域３５１及びゲートライン３４のゲートコンタクト領域３４２を削除したものをそれぞれゲートライン３５Ｂ及び３４Ｂとし、これらの下方のＮウエル１０及びＰウエル２０内にそれぞれＮ+形ウエルコンタクト領域１６Ｆ及びＰ+形ウエルコンタクト領域２６Ｆを形成したものである。これにより、拡散領域１２の列方向幅を拡散領域１１及び１３のそれと同一にすることができ、拡散領域２２についても同様であるので、基本セルＢＣＹよりも面積が低減されて集積度が向上する。
【００５５】
また、Ｎ+形ウエルコンタクト領域１６Ｆ及びＰ+形ウエルコンタクト領域２６Ｆの上方の第２配線層に形成された電源ラインＶＤＤ及びグランドラインＶＳＳが列方向であるので、上記第１実施形態で述べたセル内配線の自由度向上及びセル間配線の結線率向上の効果が得られる。
【００５６】
図９（Ｂ）は、図９（Ａ）の基本セルＢＣ４とその上下反転パターンとを列方向に隣り合わせて配置した２行１列のアレイを示す。この反転により、隣り合うウエルコンタクトが連続するので、電源ラインＶＤＤとＮ+形ウエルコンタクト領域１６Ｃとの間を接続する層間コンタクトの数を少なくし、他の層間コンタクトを形成することができる。この点は、図９（Ｂ）より大きなアレイを有するマスタースライス半導体集積回路中のＰ+形ウエルコンタクト領域についても同様である。
【００５７】
図１０は、図９（Ｂ）のパターンに対し、図１（Ｃ）と同様に、第１配線層に配線Ｌ１〜Ｌ４を形成し、さらに層間コンタクトＣ１〜Ｃ６、Ｃ７２、Ｃ７及びＣ８を形成して構成された２入力ナンドゲートのパターン図である。
【００５８】
層間コンタクトＣ７２は配線Ｌ３と上方のグランドラインＶＳＳとの間を接続するためのものであり、層間コンタクトＣ７はグランドラインＶＳＳと下方のＰ+形ウエルコンタクト領域２６Ｆとの間を接続するためのものである。層間コンタクトＣ８は電源ラインＶＤＤと下方のＮ+形ウエルコンタクト領域１６Ｃとの間を接続するためのものである。
【００５９】
図１１は、図９（Ｂ）のパターンを ２行２列形成したアレイを示す。
【００６０】
図１２は、図９（Ａ）の基本セルＢＣ４の変形例を、基本セルＢＣ５として示すパターン図である。
【００６１】
この基本セルＢＣ５は、Ｎ+形ウエルコンタクト領域１６Ｇ及びＰ+形ウエルコンタクト領域２６Ｇがいずれも第１方向外側に向かってセル枠まで伸びている。他の点は基本セルＢＣ４と同一である。
【００６２】
図１３は、図１２の基本セルＢＣ５と、これを上下反転したパターンとを列方向に隣り合わせたものを、列方向に繰り返し配置し、この列のパターンを左右反転したものを、この列に隣接して配置したアレイを示す。
【００６３】
このアレイは、図１２のＰ+形ウエルコンタクト領域２６Ｇの４倍のパターン２６Ｈを有する。また、グランドラインＶＳＳのパターンはこの４倍のパターンに対応して第２配線層に形成されており、その幅が図１１のそれの２倍より大きいので、グランドラインＶＳＳの許容電流が増加し、電源電位がより安定する。この点は、図１３より大きなアレイを有するマスタースライス半導体集積回路中の電源ラインＶＤＤについても同様である。
【００６４】
なお、本発明には外にも種々の変形例が含まれる。例えばエンベッディッドアレイもゲートアレイを有するので、本発明に含まれる。また、スタンダードセル方式の半導体集積回路も本発明に含まれる。
【図面の簡単な説明】
【図１】（Ａ）は本発明の第１実施形態に係る基本セルのパターン図、（Ｂ）は（Ａ）の変形例を示すパターン図、（Ｃ）は（Ｂ）の基本セルを用いて形成された２入力ナンドゲートのパターン図である。
【図２】図１（Ｃ）のパターンに対応して記載された２入力ナンドゲートの回路図である。
【図３】図１（Ｂ）の基本セルを、隣合うウエルコンタクト領域を重ね合わせて２行２列形成したアレイを示すパターン図である。
【図４】（Ａ）は本発明の第２実施形態に係る基本セルのパターン図、（Ｂ）は（Ａ）の基本セルとその上下反転パターンとを列方向に隣り合わせて配置した２行１列のアレイを示すパターン図である。
【図５】図４（Ｂ）のパターンに対し、第１配線層に配線を形成し、さらに層間コンタクトを形成して構成された２入力ナンドゲートを示すパターン図である。
【図６】図４（Ｂ）のパターンを ２行２列形成したアレイを示すパターン図である。
【図７】図４（Ａ）の基本セルの変形例を示すパターン図である。
【図８】図７の基本セルと、これを上下反転したパターンとを列方向に隣合わせたものを、列方向に繰り返し配置し、この列のパターンを左右反転したものを、この列に隣接して配置したアレイを示すパターン図である。
【図９】（Ａ）は本発明の第３実施形態に係る基本セルのパターン図、（Ｂ）は（Ａ）の基本セルとその上下反転パターンとを列方向に隣り合わせて配置した２行１列のアレイを示すパターン図である。
【図１０】図９（Ｂ）のパターンに対し、第１配線層に配線を形成し、さらに層間コンタクトを形成して構成された２入力ナンドゲートを示すパターン図である。
【図１１】図９（Ｂ）のパターンを ２行２列形成したアレイを示すパターン図である。
【図１２】図９（Ａ）の基本セルの変形例を示すパターン図である。
【図１３】図１２の基本セルと、これを上下反転したパターンとを列方向に隣り合わせたものを、列方向に繰り返し配置し、この列のパターンを左右反転したものを、この列に隣接して配置したアレイを示すパターン図である。
【図１４】（Ａ）は従来の基本セルのパターン図、（Ｂ）は（Ａ）の基本セルを列方向に一部重ね合わせて配置した２行１列のアレイを示すパターン図である。
【図１５】（Ａ）は従来の他の基本セルのパターン図、（Ｂ）は（Ａ）の基本セルを列方向に隣り合わせて配置した２行１列のアレイを示すパターン図である。
【符号の説明】
ＢＣＸ、ＢＣＹ、ＢＣ０〜ＢＣ５ 基本セル
ＶＤＤ 電源ライン
ＶＳＳ グランドライン
１０ Ｎウエル
１１〜１３、１２Ａ Ｐ形拡散領域
１４、２４、１５、２５、３４、３４Ａ、３４Ｂ、３５、３５Ａ、３５Ｂ ゲートライン
３４０〜３４２、３５０〜３５２ ゲートコンタクト領域
１６、１６Ａ〜１６Ｇ Ｎ+形ウエルコンタクト領域
２０ Ｐウエル
２１〜２３、２２Ａ Ｎ形拡散領域
２６、２６Ａ〜２６Ｈ Ｐ+形ウエルコンタクト領域
Ｃ１〜Ｃ８、Ｃ７１、Ｃ７２ 層間コンタクト
Ｌ１〜Ｌ４ 第１配線層の配線
Claims (4)
- 基本セルが互いに直角な第１方向及び第２方向に配列された半導体集積回路において、
該基本セルは、Ｎウエル内に複数のＰ形領域が該第２方向に配列され、該Ｎウエルと該第１方向に隣接するＰウエル内に複数のＮ形領域が該第２方向に配列され、該複数のＰ形領域の間の上方を通りさらに該複数のＮ形領域の間の上方を通る複数のゲートラインが該第１方向に形成され、該複数のゲートラインの１つの一端側の該Ｎウエル内及び他端側の該Ｐウエル内にそれぞれＮウエルコンタクト領域及びＰウエルコンタクト領域が形成され且つ該一端及び該他端にゲートコンタクト領域が形成されておらず、該複数のゲートラインの他の１つの一端及び他端にそれぞれゲートコンタクト領域が形成され、
第１配線層にセル内配線が形成され、
該第１配線層の上方の第２配線層に、該Ｎウエルコンタクト領域と接続される電源配線及び該Ｐウエルコンタクト領域と接続される電源配線が該第２方向に形成されていることを特徴とする半導体集積回路。 - 基本セルが互いに直角な第１方向及び第２方向に配列された半導体集積回路において、
該基本セルは、Ｎウエル内に複数のＰ形領域が該第２方向に配列され、該Ｎウエルと該第１方向に隣接するＰウエル内に複数のＮ形領域が該第２方向に配列され、該複数のＰ形領域の間の上方を通りさらに該複数のＮ形領域の間の上方を通る複数のゲートラインが該第１方向に形成され、該複数のゲートラインの１つの一端側の該Ｎウエル内及び他端にそれぞれＮウエルコンタクト領域及びゲートコンタクト領域が形成され、該複数のゲートラインの他の１つの一端側の該Ｐウエル内及び他端にそれぞれＰウエルコンタクト領域及びゲートコンタクト領域が形成され、
第１配線層にセル内配線が形成され、
該第１配線層の上方の第２配線層に、該Ｎウエルコンタクト領域と接続される電源配線及び該Ｐウエルコンタクト領域と接続される電源配線が該第２方向に形成されていることを特徴とする半導体集積回路。 - 上記第２方向に隣り合う上記基本セルのパターンが該基本セル間の第１方向ラインに関し対称であり、上記Ｐウエルコンタクト領域が該第２方向に隣り合う該基本セルにわたって連続し、上記Ｎウエルコンタクト領域が該第２方向に隣り合う該基本セルにわたって連続していることを特徴とする請求項１又は２に記載の半導体集積回路。
- 上記第１方向に隣り合う上記基本セルのパターンが該基本セル間の第２方向ラインに関し対称であり、上記Ｐウエルコンタクト領域が該第１方向に隣り合う該基本セルにわたって連続し、上記Ｎウエルコンタクト領域が該第１方向に隣り合う該基本セルにわたって連続していることを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路。
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