JP3257525B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に係り、詳しくは、単位セルが複数個組み合わされ
て特定の論理回路が構成される半導体集積回路装置に関
する。
装置に係り、詳しくは、単位セルが複数個組み合わされ
て特定の論理回路が構成される半導体集積回路装置に関
する。
【０００２】
【従来の技術】半導体集積回路装置を開発する場合、論
理設計を行ない、回路設計を行なった後にレイアウト設
計が行われる。レイアウト設計時に、半導体基板上に構
成素子であるトランジスタやキャパシタなどを個々にレ
イアウトすることは、大変な労力や時間などを必要とす
るので、予めある論理機能を有する単位セルをスタンダ
ードセルのライブラリとして用意しておいて、コンピュ
ータにより目的の論理回路を構成するように必要な単位
セルを複数個組み合わせて半導体基板上に自動配置し、
セル間の配線を自動配線（以下、自動配置配線と称す
る）することが行われている。なお、単位セルはインバ
ータ回路、ナンド回路、ノア回路などがあり、サイズは
一様ではない。
理設計を行ない、回路設計を行なった後にレイアウト設
計が行われる。レイアウト設計時に、半導体基板上に構
成素子であるトランジスタやキャパシタなどを個々にレ
イアウトすることは、大変な労力や時間などを必要とす
るので、予めある論理機能を有する単位セルをスタンダ
ードセルのライブラリとして用意しておいて、コンピュ
ータにより目的の論理回路を構成するように必要な単位
セルを複数個組み合わせて半導体基板上に自動配置し、
セル間の配線を自動配線（以下、自動配置配線と称す
る）することが行われている。なお、単位セルはインバ
ータ回路、ナンド回路、ノア回路などがあり、サイズは
一様ではない。
【０００３】以下、一例として、図１７に示すような論
理回路を構成する従来の半導体集積回路装置を自動配置
により、レイアウト設計する例について説明する。同図
の論理回路は、ＶＤＤ電位（第１の論理レベル電位）２
と入力端子７とが入力側に接続された第１ナンド（ＮＡ
ＮＤ）回路４と、入力端子８が入力側に接続されインバ
ータ３と、このインバータ３の出力端子３ＢとＧＮＤ電
位（第２の論理レベル）１とが入力側に接続された第２
ナンド回路５と、第１ナンド回路４の出力端子４Ｃと第
２ナンド回路５の出力端子５Ｃとが入力側に接続され出
力端子９を有するノア（ＮＯＲ）回路６とから構成され
ている。
理回路を構成する従来の半導体集積回路装置を自動配置
により、レイアウト設計する例について説明する。同図
の論理回路は、ＶＤＤ電位（第１の論理レベル電位）２
と入力端子７とが入力側に接続された第１ナンド（ＮＡ
ＮＤ）回路４と、入力端子８が入力側に接続されインバ
ータ３と、このインバータ３の出力端子３ＢとＧＮＤ電
位（第２の論理レベル）１とが入力側に接続された第２
ナンド回路５と、第１ナンド回路４の出力端子４Ｃと第
２ナンド回路５の出力端子５Ｃとが入力側に接続され出
力端子９を有するノア（ＮＯＲ）回路６とから構成され
ている。
【０００４】コンピュータには予め上述の論理回路を構
成しているＧＮＤ電位１、ＶＤＤ電位２、インバータ
３、第１ナンド回路４、第２ナンド回路５及びノア回路
６にそれぞれ対応して、ＧＮＤ端子用セル１１、ＶＤＤ
端子用セル１２、インバータ用セル１３、第１ナンド回
路用セル１４Ａ、第２ナンド回路用セル１４Ｂ及びノア
回路用セル１５が単位セルとして登録されている。した
がって、コンピュータは設計者の指示に基づいて、図１
７の論理回路を構成するように、それぞれのセル１１〜
１５を選び出して、図１０に示すように半導体基板上の
Ｘ方向に自動配置する。続いて、図９に示すように配線
１７を自動形成することにより、レイアウト設計を終了
させて半導体集積回路装置を完成させる。
成しているＧＮＤ電位１、ＶＤＤ電位２、インバータ
３、第１ナンド回路４、第２ナンド回路５及びノア回路
６にそれぞれ対応して、ＧＮＤ端子用セル１１、ＶＤＤ
端子用セル１２、インバータ用セル１３、第１ナンド回
路用セル１４Ａ、第２ナンド回路用セル１４Ｂ及びノア
回路用セル１５が単位セルとして登録されている。した
がって、コンピュータは設計者の指示に基づいて、図１
７の論理回路を構成するように、それぞれのセル１１〜
１５を選び出して、図１０に示すように半導体基板上の
Ｘ方向に自動配置する。続いて、図９に示すように配線
１７を自動形成することにより、レイアウト設計を終了
させて半導体集積回路装置を完成させる。
【０００５】ここで、上述の複数個のセルのうち、ＧＮ
Ｄ端子用セル１１は論理回路において第２の論理レベル
であるＧＮＤ電位を固定（クランプ）するための端子を
備えており、ＧＮＤ電位固定用セルとして作用する。ま
たＶＤＤ端子用セル１２は第１の論理レベルであるＶＤ
Ｄ電位を固定するための端子を備えており、ＶＤＤ電位
固定用セルとして作用する。ＧＮＤ電位固定用セル及び
ＶＤＤ電位固定用セルはいずれも２進法に基づく論理回
路に必要となることが多い。
Ｄ端子用セル１１は論理回路において第２の論理レベル
であるＧＮＤ電位を固定（クランプ）するための端子を
備えており、ＧＮＤ電位固定用セルとして作用する。ま
たＶＤＤ端子用セル１２は第１の論理レベルであるＶＤ
Ｄ電位を固定するための端子を備えており、ＶＤＤ電位
固定用セルとして作用する。ＧＮＤ電位固定用セル及び
ＶＤＤ電位固定用セルはいずれも２進法に基づく論理回
路に必要となることが多い。
【０００６】次に、ＧＮＤ端子用セル１１〜ノア回路用
セル１５の各単位セルの具体的構成について説明する。
ＧＮＤ端子用セル１１は、図１１に示すように、Ｎ型ウ
エル領域１０１とＰ型ウエル領域１０２とがＹ方向に隣
接して形成されて、Ｐ型ウエル領域１０２にはＮ型拡散
領域１０３が形成されている。そして、Ｎ型拡散領域１
０３にはＹ方向に沿ったコンタクト孔１０４、１０５を
介してそれぞれアルミニウムなどからなる導電層１０
６、１０７（１Ｂ）が設けられて、一方の導電層１０６
は下端のＧＮＤ配線１００（１Ａ）に延長して接続さ
れ、もう一方の導電層１０７はＮ型拡散領域１０３及び
導電層１０６を介してＧＮＤ配線１００に接続され、Ｇ
ＮＤ端子１Ｂとして機能する。また、Ｎ型ウエル領域１
０１の上端にはＶＤＤ配線１１０が設けられている。
セル１５の各単位セルの具体的構成について説明する。
ＧＮＤ端子用セル１１は、図１１に示すように、Ｎ型ウ
エル領域１０１とＰ型ウエル領域１０２とがＹ方向に隣
接して形成されて、Ｐ型ウエル領域１０２にはＮ型拡散
領域１０３が形成されている。そして、Ｎ型拡散領域１
０３にはＹ方向に沿ったコンタクト孔１０４、１０５を
介してそれぞれアルミニウムなどからなる導電層１０
６、１０７（１Ｂ）が設けられて、一方の導電層１０６
は下端のＧＮＤ配線１００（１Ａ）に延長して接続さ
れ、もう一方の導電層１０７はＮ型拡散領域１０３及び
導電層１０６を介してＧＮＤ配線１００に接続され、Ｇ
ＮＤ端子１Ｂとして機能する。また、Ｎ型ウエル領域１
０１の上端にはＶＤＤ配線１１０が設けられている。
【０００７】ＶＤＤ端子用セル１２は、図１２に示すよ
うに、Ｎ型ウエル領域１１１とＰ型ウエル領域１１２と
がＹ方向に隣接して形成されて、Ｎ型ウエル領域１１１
にはＰ型拡散領域１１３が形成されている。そして、Ｐ
型拡散領域１１３にはＹ方向に沿ったコンタクト孔１１
４、１１５を介してそれぞれアルミニウムなどからなる
導電層１１６、１１７が設けられて、一方の導電層１１
７は上端のＶＤＤ配線１１０（２Ａ）に延長して接続さ
れ、もう一方の導電層１１６はＰ型拡散領域１１３及び
導電層１１７を介してＶＤＤ配線１１０に接続され、Ｖ
ＤＤ端子２Ｂとして機能する。また、Ｐ型ウエル領域１
１２の下端にはＧＮＤ配線１００（１Ａ）が設けられて
いる。
うに、Ｎ型ウエル領域１１１とＰ型ウエル領域１１２と
がＹ方向に隣接して形成されて、Ｎ型ウエル領域１１１
にはＰ型拡散領域１１３が形成されている。そして、Ｐ
型拡散領域１１３にはＹ方向に沿ったコンタクト孔１１
４、１１５を介してそれぞれアルミニウムなどからなる
導電層１１６、１１７が設けられて、一方の導電層１１
７は上端のＶＤＤ配線１１０（２Ａ）に延長して接続さ
れ、もう一方の導電層１１６はＰ型拡散領域１１３及び
導電層１１７を介してＶＤＤ配線１１０に接続され、Ｖ
ＤＤ端子２Ｂとして機能する。また、Ｐ型ウエル領域１
１２の下端にはＧＮＤ配線１００（１Ａ）が設けられて
いる。
【０００８】また、インバータ用セル１３は、図１３に
示すように、Ｎ型ウエル領域１２１とＰ型ウエル領域１
２２とがＹ方向に隣接して形成されて、Ｎ型ウエル領域
１２１にはＰ型ソース領域１２３及びドレイン領域１２
４が形成される一方、Ｐ型ウエル領域１２２にはＮ型ソ
ース領域１２５及びドレイン領域１２６が形成されてい
る。Ｐ型ソース領域１２３にはコンタクト孔１２７を介
して導電層１２８が設けられて、ＶＤＤ配線１１０に延
長して接続されている。Ｎ型ソース領域１２５にはコン
タクト孔１２９を介して導電層１３０が設けられて、Ｇ
ＮＤ配線１００に接続されている。Ｐ型ドレイン領域１
２４及びＮ型ドレイン領域１２６にはそれぞれコンタク
ト孔１３２、１３３が設けられ、各コンタクト孔１３
２、１３３間には導電層１３４（出力端子３Ｂに相当）
が設けられて接続されている。Ｐ型ソース領域１２３及
びドレイン領域１２４の中間位置と、Ｎ型ソース領域１
２５及びドレイン領域１２６の中間位置とに跨るように
ゲート電極１３５が設けられている。また、Ｎ型ウエル
領域１２１の上端及びＰ型ウエル領域１２２の下端には
それぞれ導電層１３６、１３７が設けられ、Ｐ型ウエル
領域１２２の上端には導電層１３８（入力端子３Ａに相
当）が設けられている。これにより、Ｎ型ウエル領域１
２１にはＰＭＯＳ（Metal Oxide Semiconductor）型ト
ランジスタ１４０Ｐが形成される一方、Ｐ型ウエル領域
１２２にはＮＭＯＳ型トランジスタ１４０Ｎが形成され
ている。そして、ＰＭＯＳ型トランジスタ１４０ＰとＮ
ＭＯＳ型トランジスタ１４０Ｎとにより、Ｃ（Compleme
ntary）ＭＯＳ型インバータが構成されている。
示すように、Ｎ型ウエル領域１２１とＰ型ウエル領域１
２２とがＹ方向に隣接して形成されて、Ｎ型ウエル領域
１２１にはＰ型ソース領域１２３及びドレイン領域１２
４が形成される一方、Ｐ型ウエル領域１２２にはＮ型ソ
ース領域１２５及びドレイン領域１２６が形成されてい
る。Ｐ型ソース領域１２３にはコンタクト孔１２７を介
して導電層１２８が設けられて、ＶＤＤ配線１１０に延
長して接続されている。Ｎ型ソース領域１２５にはコン
タクト孔１２９を介して導電層１３０が設けられて、Ｇ
ＮＤ配線１００に接続されている。Ｐ型ドレイン領域１
２４及びＮ型ドレイン領域１２６にはそれぞれコンタク
ト孔１３２、１３３が設けられ、各コンタクト孔１３
２、１３３間には導電層１３４（出力端子３Ｂに相当）
が設けられて接続されている。Ｐ型ソース領域１２３及
びドレイン領域１２４の中間位置と、Ｎ型ソース領域１
２５及びドレイン領域１２６の中間位置とに跨るように
ゲート電極１３５が設けられている。また、Ｎ型ウエル
領域１２１の上端及びＰ型ウエル領域１２２の下端には
それぞれ導電層１３６、１３７が設けられ、Ｐ型ウエル
領域１２２の上端には導電層１３８（入力端子３Ａに相
当）が設けられている。これにより、Ｎ型ウエル領域１
２１にはＰＭＯＳ（Metal Oxide Semiconductor）型ト
ランジスタ１４０Ｐが形成される一方、Ｐ型ウエル領域
１２２にはＮＭＯＳ型トランジスタ１４０Ｎが形成され
ている。そして、ＰＭＯＳ型トランジスタ１４０ＰとＮ
ＭＯＳ型トランジスタ１４０Ｎとにより、Ｃ（Compleme
ntary）ＭＯＳ型インバータが構成されている。
【０００９】第１ナンド回路用セル１４Ａ及び第２ナン
ド回路用セル１４Ｂは同一の構成になっている。すなわ
ち、第１及び第２ナンド回路用セル１４Ａ、１４Ｂは、
図１４及び図１５に示すように、Ｎ型ウエル領域１４１
Ａ、１４１ＢとＰ型ウエル領域１４２Ａ、１４２Ｂとが
隣接して形成されて、Ｎ型ウエル領域１４１Ａ、１４１
ＢにはＰ型ソース領域１４３Ａ、１４４Ａ、１４３Ｂ、
１４４Ｂ及びドレイン領域１４５Ａ、１４５Ｂが形成さ
れている。また、Ｐ型ウエル領域１４２Ａ、１４２Ｂに
はＮ型ソース領域１４６Ａ、１４７Ａ、１４６Ｂ、１４
７Ｂ及びドレイン領域１４８Ａ、１４８Ｂが形成されて
いる。
ド回路用セル１４Ｂは同一の構成になっている。すなわ
ち、第１及び第２ナンド回路用セル１４Ａ、１４Ｂは、
図１４及び図１５に示すように、Ｎ型ウエル領域１４１
Ａ、１４１ＢとＰ型ウエル領域１４２Ａ、１４２Ｂとが
隣接して形成されて、Ｎ型ウエル領域１４１Ａ、１４１
ＢにはＰ型ソース領域１４３Ａ、１４４Ａ、１４３Ｂ、
１４４Ｂ及びドレイン領域１４５Ａ、１４５Ｂが形成さ
れている。また、Ｐ型ウエル領域１４２Ａ、１４２Ｂに
はＮ型ソース領域１４６Ａ、１４７Ａ、１４６Ｂ、１４
７Ｂ及びドレイン領域１４８Ａ、１４８Ｂが形成されて
いる。
【００１０】Ｐ型ソース領域１４３Ａ、１４４Ａ、１４
３Ｂ、１４４Ｂにはそれぞれコンタクト孔１５０Ａ、１
５１Ａ、１５０Ｂ、１５１Ｂを介して導電層１５２Ａ、
１５３Ａ、１５２Ｂ、１５３Ｂが設けられて、いずれも
ＶＤＤ配線１１０に延長して接続されている。Ｎ型ソー
ス領域１４６Ａ、１４６Ｂにはコンタクト孔１５５Ａ、
１５５Ｂを介して導電層１５６Ａ、１５６Ｂが設けられ
て、共にＧＮＤ配線１００に接続されている。
３Ｂ、１４４Ｂにはそれぞれコンタクト孔１５０Ａ、１
５１Ａ、１５０Ｂ、１５１Ｂを介して導電層１５２Ａ、
１５３Ａ、１５２Ｂ、１５３Ｂが設けられて、いずれも
ＶＤＤ配線１１０に延長して接続されている。Ｎ型ソー
ス領域１４６Ａ、１４６Ｂにはコンタクト孔１５５Ａ、
１５５Ｂを介して導電層１５６Ａ、１５６Ｂが設けられ
て、共にＧＮＤ配線１００に接続されている。
【００１１】Ｐ型ドレイン領域１４５Ａ、１４５Ｂ及び
Ｎ型ソース領域１４７Ａ、１４７Ｂにはそれぞれコンタ
クト孔１５８Ａ、１５９Ａ、１５８Ｂ、１５９Ｂが設け
られ、各コンタクト孔１５８Ａ、１５９Ａと１５８Ｂ、
１５９Ｂとの間には導電層１６０Ａ（出力端子４Ｃに相
当）、１６０Ｂ（出力端子５Ｃに相当）が設けられて接
続されている。Ｐ型ソース領域１４３Ａ、１４４Ａ、１
４３Ｂ、１４４Ｂ及びドレイン領域１４５Ａ、１４５Ｂ
の中間位置と、Ｎ型ソース領域１４６Ａ、１４７Ａ、１
４６Ｂ、１４７Ｂ及びドレイン領域１４８Ａ、１４８Ｂ
の中間位置とに跨るようにそれぞれゲート電極１６１
Ａ、１６２Ａ、１６１Ｂ、１６２Ｂが設けられている。
また、Ｎ型ウエル領域１４１Ａ、１４１Ｂの上端及びＰ
型ウエル領域１４２Ａ、１４２Ｂの下端にはそれぞれ導
電層１６３Ａ、１６３Ｂ及び１６４Ａ、１６４Ｂが設け
られ、Ｐ型ウエル領域１４２Ａ、１４２Ｂの上端には導
電層１６５Ａ（入力端子４Ａに相当）、１６６Ａ（入力
端子４Ｂに相当）及び１６５Ｂ（出力端子５Ａに相
当）、１６６Ｂ（出力端子５Ｂに相当）が設けられてい
る。これにより、Ｎ型ウエル領域１４１Ａ、１４１Ｂに
はＰＭＯＳ型トランジスタが形成される一方、Ｐ型ウエ
ル領域１４２Ａ、１４２ＢにはＮＭＯＳ型トランジスタ
が形成されている。
Ｎ型ソース領域１４７Ａ、１４７Ｂにはそれぞれコンタ
クト孔１５８Ａ、１５９Ａ、１５８Ｂ、１５９Ｂが設け
られ、各コンタクト孔１５８Ａ、１５９Ａと１５８Ｂ、
１５９Ｂとの間には導電層１６０Ａ（出力端子４Ｃに相
当）、１６０Ｂ（出力端子５Ｃに相当）が設けられて接
続されている。Ｐ型ソース領域１４３Ａ、１４４Ａ、１
４３Ｂ、１４４Ｂ及びドレイン領域１４５Ａ、１４５Ｂ
の中間位置と、Ｎ型ソース領域１４６Ａ、１４７Ａ、１
４６Ｂ、１４７Ｂ及びドレイン領域１４８Ａ、１４８Ｂ
の中間位置とに跨るようにそれぞれゲート電極１６１
Ａ、１６２Ａ、１６１Ｂ、１６２Ｂが設けられている。
また、Ｎ型ウエル領域１４１Ａ、１４１Ｂの上端及びＰ
型ウエル領域１４２Ａ、１４２Ｂの下端にはそれぞれ導
電層１６３Ａ、１６３Ｂ及び１６４Ａ、１６４Ｂが設け
られ、Ｐ型ウエル領域１４２Ａ、１４２Ｂの上端には導
電層１６５Ａ（入力端子４Ａに相当）、１６６Ａ（入力
端子４Ｂに相当）及び１６５Ｂ（出力端子５Ａに相
当）、１６６Ｂ（出力端子５Ｂに相当）が設けられてい
る。これにより、Ｎ型ウエル領域１４１Ａ、１４１Ｂに
はＰＭＯＳ型トランジスタが形成される一方、Ｐ型ウエ
ル領域１４２Ａ、１４２ＢにはＮＭＯＳ型トランジスタ
が形成されている。
【００１２】ノア回路用セル１５は、図１６に示すよう
に、Ｎ型ウエル領域１７１とＰ型ウエル領域１７２とが
Ｙ方向に隣接して形成されて、Ｎ型ウエル領域１７１に
はＰ型ソース領域１７３、１７４及びドレイン領域１７
５が形成される一方、Ｐ型ウエル領域１７２はＮ型ソー
ス領域１７６、１７７及びドレイン領域１７８が形成さ
れている。Ｐ型ソース領域１７３にはコンタクト孔１７
９を介して導電層１８０が設けられて、ＶＤＤ配線１１
０に延長して接続されている。Ｎ型ソース領域１７６、
１７７にはそれぞれコンタクト孔１８１、１８２を介し
て導電層１８３、１８４が設けられて、共にＧＮＤ配線
１００に接続されている。Ｐ型ソース領域１７４及びＮ
型ドレイン領域１７８にはそれぞれコンタクト孔１８
６、１８７が設けられ、各コンタクト孔１８６、１８７
間には導電層１８８（出力端子６Ｃに相当）が設けられ
て接続されている。
に、Ｎ型ウエル領域１７１とＰ型ウエル領域１７２とが
Ｙ方向に隣接して形成されて、Ｎ型ウエル領域１７１に
はＰ型ソース領域１７３、１７４及びドレイン領域１７
５が形成される一方、Ｐ型ウエル領域１７２はＮ型ソー
ス領域１７６、１７７及びドレイン領域１７８が形成さ
れている。Ｐ型ソース領域１７３にはコンタクト孔１７
９を介して導電層１８０が設けられて、ＶＤＤ配線１１
０に延長して接続されている。Ｎ型ソース領域１７６、
１７７にはそれぞれコンタクト孔１８１、１８２を介し
て導電層１８３、１８４が設けられて、共にＧＮＤ配線
１００に接続されている。Ｐ型ソース領域１７４及びＮ
型ドレイン領域１７８にはそれぞれコンタクト孔１８
６、１８７が設けられ、各コンタクト孔１８６、１８７
間には導電層１８８（出力端子６Ｃに相当）が設けられ
て接続されている。
【００１３】Ｐ型ソース領域１７３、１７４及びドレイ
ン領域１７５の中間位置と、Ｎ型ソース領域１７６、１
７７及びドレイン領域１７８の中間位置とに跨るように
それぞれゲート電極１９０、１９１が設けられている。
また、Ｎ型ウエル領域１７１の上端及びＰ型ウエル領域
１７２の下端にはそれぞれ導電層１９２、１９３が設け
られ、Ｐ型ウエル領域１７２の上端には導電層１９４
（入力端子６Ａに相当）、１９５（入力端子６Ｂに相
当）が設けられている。これにより、Ｎ型ウエル領域１
７１にはＰＭＯＳ型トランジスタが形成される一方、Ｐ
型ウエル領域１７２にはＮＭＯＳ型トランジスタが形成
されている。
ン領域１７５の中間位置と、Ｎ型ソース領域１７６、１
７７及びドレイン領域１７８の中間位置とに跨るように
それぞれゲート電極１９０、１９１が設けられている。
また、Ｎ型ウエル領域１７１の上端及びＰ型ウエル領域
１７２の下端にはそれぞれ導電層１９２、１９３が設け
られ、Ｐ型ウエル領域１７２の上端には導電層１９４
（入力端子６Ａに相当）、１９５（入力端子６Ｂに相
当）が設けられている。これにより、Ｎ型ウエル領域１
７１にはＰＭＯＳ型トランジスタが形成される一方、Ｐ
型ウエル領域１７２にはＮＭＯＳ型トランジスタが形成
されている。
【００１４】このように、各単位セルであるＧＮＤ端子
用セル１１〜ノア回路用セル１５をＸ方向に隣接させて
自動配置することにより、従来の半導体集積回路装置が
完成される。ここで、各単位セルのＮ型ウエル領域及び
Ｐ型ウエル領域のＹ方向の高さ寸法は同一に設定され、
Ｘ方向の幅寸法は各単位セルの機能に応じて任意に設定
される。
用セル１１〜ノア回路用セル１５をＸ方向に隣接させて
自動配置することにより、従来の半導体集積回路装置が
完成される。ここで、各単位セルのＮ型ウエル領域及び
Ｐ型ウエル領域のＹ方向の高さ寸法は同一に設定され、
Ｘ方向の幅寸法は各単位セルの機能に応じて任意に設定
される。
【００１５】
【発明が解決しようとする課題】ところで、上述したよ
うな従来の半導体集積回路装置では、所定の固定電位が
必要な論理回路を設計するごとに、電位固定用セルであ
るＧＮＤ端子用セル又はＶＤＤ端子用セルを半導体基板
上にレイアウトしなければならないので、その分半導体
基板の面積が余分に占有されるので集積度を向上させる
上で障害になる、という問題がある。すなわち、半導体
集積回路装置をレイアウト設計する上で、ＧＮＤ端子用
セル及びＶＤＤ端子用セルは必要なセルなので、所定の
固定電位が必要な論理セル設計するごとにそのセルに隣
接して半導体基板上にレイアウトしなければならない。
例えば、図１７の論理回路を複数個必要とする半導体集
積回路装置をレイアウト設計する場合には、図１１及び
図１２に示すＧＮＤ端子用セル１１及びＶＤＤ端子用セ
ル１２も各１個必要になるので、それらの重複するセル
によって半導体基板上で占有される面積が増加するよう
になる。
うな従来の半導体集積回路装置では、所定の固定電位が
必要な論理回路を設計するごとに、電位固定用セルであ
るＧＮＤ端子用セル又はＶＤＤ端子用セルを半導体基板
上にレイアウトしなければならないので、その分半導体
基板の面積が余分に占有されるので集積度を向上させる
上で障害になる、という問題がある。すなわち、半導体
集積回路装置をレイアウト設計する上で、ＧＮＤ端子用
セル及びＶＤＤ端子用セルは必要なセルなので、所定の
固定電位が必要な論理セル設計するごとにそのセルに隣
接して半導体基板上にレイアウトしなければならない。
例えば、図１７の論理回路を複数個必要とする半導体集
積回路装置をレイアウト設計する場合には、図１１及び
図１２に示すＧＮＤ端子用セル１１及びＶＤＤ端子用セ
ル１２も各１個必要になるので、それらの重複するセル
によって半導体基板上で占有される面積が増加するよう
になる。
【００１６】従来技術において、自動配置配線をコンピ
ュータを用いて行なうとき、ＶＤＤ端子及びＧＮＤ端子
を電源配線及びＧＮＤ配線とは独立して設けなければな
らない。これはコンピュータが自動配置配線を実行する
とき、所定の端子と他方の端子とを配線でつなぐように
構成されているためである。このため、所定の端子と電
源配線又はＧＮＤ配線とを直接自動配線で接続すること
ができない。このため、所定の端子を自動配線で電源や
ＧＮＤに接続するためには、ＶＤＤ端子やＧＮＤ端子を
電源配線又はＧＮＤ配線と独立して設ける必要がある。
ュータを用いて行なうとき、ＶＤＤ端子及びＧＮＤ端子
を電源配線及びＧＮＤ配線とは独立して設けなければな
らない。これはコンピュータが自動配置配線を実行する
とき、所定の端子と他方の端子とを配線でつなぐように
構成されているためである。このため、所定の端子と電
源配線又はＧＮＤ配線とを直接自動配線で接続すること
ができない。このため、所定の端子を自動配線で電源や
ＧＮＤに接続するためには、ＶＤＤ端子やＧＮＤ端子を
電源配線又はＧＮＤ配線と独立して設ける必要がある。
【００１７】また、自動配置配線されたレイアウトパタ
ーンは、設計された回路図と一致していることをコンピ
ュータを用いて接続検証しなければならない。この場
合、回路図上の各端子とレイアウトパターン上の各端子
とを対応付けて検証する必要がある。しかしながら、一
般に、電源配線及びＧＮＤ配線は、端子として認識され
ないので接続検証することができない。このため、接続
検証を行なうためには、電源配線及びＧＮＤ配線をこれ
ら配線とは独立したＶＤＤ端子、ＧＮＤ端子としておく
必要がある。
ーンは、設計された回路図と一致していることをコンピ
ュータを用いて接続検証しなければならない。この場
合、回路図上の各端子とレイアウトパターン上の各端子
とを対応付けて検証する必要がある。しかしながら、一
般に、電源配線及びＧＮＤ配線は、端子として認識され
ないので接続検証することができない。このため、接続
検証を行なうためには、電源配線及びＧＮＤ配線をこれ
ら配線とは独立したＶＤＤ端子、ＧＮＤ端子としておく
必要がある。
【００１８】さらに、コンピュータで自動配線を行なう
場合、極力、扱うデータ量を少なくして、自動配線の処
理速度を向上させる必要がある。例えば、ある出力端子
とある入力端子とを接続する場合には、これらの端子の
情報さえあれば自動配線の処理を行なうことができる。
しかし、ある入力端子を電源配線やＧＮＤ配線と接続す
るとき、所定の端子の他に電源配線やＧＮＤ配線の情報
までコンピュータに取り込んで、自動配線を行なわなけ
ればならない。電源配線やＧＮＤ配線は、端子のように
一点の位置情報ではなく、論理回路の辺に存在している
ので、そのデータ量は膨大に増えてしまう。この結果、
自動配線の処理スピードが落ちる、という問題を生ず
る。
場合、極力、扱うデータ量を少なくして、自動配線の処
理速度を向上させる必要がある。例えば、ある出力端子
とある入力端子とを接続する場合には、これらの端子の
情報さえあれば自動配線の処理を行なうことができる。
しかし、ある入力端子を電源配線やＧＮＤ配線と接続す
るとき、所定の端子の他に電源配線やＧＮＤ配線の情報
までコンピュータに取り込んで、自動配線を行なわなけ
ればならない。電源配線やＧＮＤ配線は、端子のように
一点の位置情報ではなく、論理回路の辺に存在している
ので、そのデータ量は膨大に増えてしまう。この結果、
自動配線の処理スピードが落ちる、という問題を生ず
る。
【００１９】この問題を解決するため、接続検証のコン
ピュータは、電源配線及びＧＮＤ配線の配線情報を用い
るのではなく、ＶＤＤ端子又はＧＮＤ端子の位置情報を
用いている。これらＶＤＤ端子、ＧＮＤ端子は、それぞ
れ電源配線、ＧＮＤ配線と同電位で、かつ独立した端子
として位置づけられる。このため、ＶＤＤ端子やＧＮＤ
端子と所定の入力端子とを最小限の情報量で接続するこ
とができ、高速に自動配置配線を行なうことができる。
ピュータは、電源配線及びＧＮＤ配線の配線情報を用い
るのではなく、ＶＤＤ端子又はＧＮＤ端子の位置情報を
用いている。これらＶＤＤ端子、ＧＮＤ端子は、それぞ
れ電源配線、ＧＮＤ配線と同電位で、かつ独立した端子
として位置づけられる。このため、ＶＤＤ端子やＧＮＤ
端子と所定の入力端子とを最小限の情報量で接続するこ
とができ、高速に自動配置配線を行なうことができる。
【００２０】この発明は、上述の事情に鑑みてなされた
もので、電位固定用端子を備えたセルによる半導体基板
上の占有面積の増加を抑制することができるようにした
半導体集積回路装置を提供することを目的としている。
もので、電位固定用端子を備えたセルによる半導体基板
上の占有面積の増加を抑制することができるようにした
半導体集積回路装置を提供することを目的としている。
【００２１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体集積回路装置に係
り、第１導電型ウエル領域と第２導電型ウエル領域とが
一方向に隣接して形成され、上記第１導電型ウエル領域
及び第２導電型ウエル領域にはそれぞれ第２導電型半導
体領域及び第１導電型半導体領域が形成され、第２導電
型半導体領域を介して電源配線と接続されている第１論
理レベル端子又は第１導電型半導体領域を介してＧＮＤ
配線と接続されている第２論理レベル端子のいずれか一
方の論理レベル端子、又は第１論理レベル端子及び第２
論理レベル端子を少なくとも１組設けられた単位セルを
含むことを特徴としている。
に、請求項１記載の発明は、半導体集積回路装置に係
り、第１導電型ウエル領域と第２導電型ウエル領域とが
一方向に隣接して形成され、上記第１導電型ウエル領域
及び第２導電型ウエル領域にはそれぞれ第２導電型半導
体領域及び第１導電型半導体領域が形成され、第２導電
型半導体領域を介して電源配線と接続されている第１論
理レベル端子又は第１導電型半導体領域を介してＧＮＤ
配線と接続されている第２論理レベル端子のいずれか一
方の論理レベル端子、又は第１論理レベル端子及び第２
論理レベル端子を少なくとも１組設けられた単位セルを
含むことを特徴としている。
【００２２】請求項２記載の発明は、半導体集積回路装
置に係り、第１導電型ウエル領域と第２導電型ウエル領
域とが一方向に隣接して形成され、上記第１導電型ウエ
ル領域及び第２導電型ウエル領域にはそれぞれ第１導電
型半導体領域及び第２導電型半導体領域が形成され、第
１導電型ウエル領域を介して電源配線と接続されている
第１論理レベル端子又は第２導電型ウエル領域を介して
ＧＮＤ配線と接続されている第２論理レベル端子のいず
れか一方の論理レベル端子、又は第１論理レベル端子及
び第２論理レベル端子を少なくとも１組設けられた単位
セルを含むことを特徴と上記単位セルがインバータ用セ
ルであることを特徴としている。
置に係り、第１導電型ウエル領域と第２導電型ウエル領
域とが一方向に隣接して形成され、上記第１導電型ウエ
ル領域及び第２導電型ウエル領域にはそれぞれ第１導電
型半導体領域及び第２導電型半導体領域が形成され、第
１導電型ウエル領域を介して電源配線と接続されている
第１論理レベル端子又は第２導電型ウエル領域を介して
ＧＮＤ配線と接続されている第２論理レベル端子のいず
れか一方の論理レベル端子、又は第１論理レベル端子及
び第２論理レベル端子を少なくとも１組設けられた単位
セルを含むことを特徴と上記単位セルがインバータ用セ
ルであることを特徴としている。
【００２３】請求項３記載の発明は、請求項１又は２記
載の半導体集積回路装置に係り、上記単位セルはインバ
ータ用セルであることを特徴としている。
載の半導体集積回路装置に係り、上記単位セルはインバ
ータ用セルであることを特徴としている。
【００２４】請求項４記載の発明は、請求項１又は２記
載の半導体集積回路装置に係り、上記単位セルはナンド
回路用セルであることを特徴としている。
載の半導体集積回路装置に係り、上記単位セルはナンド
回路用セルであることを特徴としている。
【００２５】請求項５記載の発明は、請求項１又は２記
載の半導体集積回路装置に係り、上記単位セルはノア回
路用セルであることを特徴としている。
載の半導体集積回路装置に係り、上記単位セルはノア回
路用セルであることを特徴としている。
【００２６】請求項６記載の発明は、請求項１乃至５の
いずれか１に記載の半導体集積回路装置に係り、上記単
位セル内に設けられた上記第１論理レベル端子又は上記
第２論理レベル端子から所定の端子に配線が接続されて
いることを特徴としている。
いずれか１に記載の半導体集積回路装置に係り、上記単
位セル内に設けられた上記第１論理レベル端子又は上記
第２論理レベル端子から所定の端子に配線が接続されて
いることを特徴としている。
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体集積回路装
置の構成を示す平面図、図２は配線形成前の同半導体集
積回路装置の構成を示す平面図、図３は同半導体集積回
路装置の主要部を構成する単位セルを示す平面図、ま
た、図４は図３のＡ−Ａ矢視断面図である。この例の半
導体集積回路装置は、図１に示すように、単位セルであ
るインバータ用セル２３、第１ナンド回路用セル１４Ａ
及び第２ナンド回路用セル１４Ｂ、ノア回路用セル１５
が、図１７の論理回路を構成するように、半導体基板上
のＸ方向に自動配置されている。ここで、インバータ用
セル２３には、その空きスペースに予めＧＮＤ端子及び
ＶＤＤ端子が組み込まれている。したがって、半導体基
板上にインバータ用セル２３を配置するだけで、ＧＮＤ
端子用セル及びＶＤＤ端子用セルを配置することなく、
ＧＮＤ端子及びＶＤＤ端子の論理機能を得ることができ
る。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体集積回路装
置の構成を示す平面図、図２は配線形成前の同半導体集
積回路装置の構成を示す平面図、図３は同半導体集積回
路装置の主要部を構成する単位セルを示す平面図、ま
た、図４は図３のＡ−Ａ矢視断面図である。この例の半
導体集積回路装置は、図１に示すように、単位セルであ
るインバータ用セル２３、第１ナンド回路用セル１４Ａ
及び第２ナンド回路用セル１４Ｂ、ノア回路用セル１５
が、図１７の論理回路を構成するように、半導体基板上
のＸ方向に自動配置されている。ここで、インバータ用
セル２３には、その空きスペースに予めＧＮＤ端子及び
ＶＤＤ端子が組み込まれている。したがって、半導体基
板上にインバータ用セル２３を配置するだけで、ＧＮＤ
端子用セル及びＶＤＤ端子用セルを配置することなく、
ＧＮＤ端子及びＶＤＤ端子の論理機能を得ることができ
る。
【００３５】インバータ用セル２３は、一般の論理回路
において単位セルとして使用される頻度が高く、かつ比
較的スペースに余裕があるので、そのスペースに予めＧ
ＮＤ端子及びＶＤＤ端子を組み込むことは容易に行うこ
とができる。なお、第１及び第２ナンド回路用セル１４
Ａ、１４Ｂ及びノア回路用セル１５としては、それぞれ
図１４、図１５及び図１６に示した構成と同一のものを
用いる。
において単位セルとして使用される頻度が高く、かつ比
較的スペースに余裕があるので、そのスペースに予めＧ
ＮＤ端子及びＶＤＤ端子を組み込むことは容易に行うこ
とができる。なお、第１及び第２ナンド回路用セル１４
Ａ、１４Ｂ及びノア回路用セル１５としては、それぞれ
図１４、図１５及び図１６に示した構成と同一のものを
用いる。
【００３６】インバータ用セル２３は、図３及び図４に
示すように、Ｐ型半導体基板３０に形成されたＮ型ウエ
ル領域３１とＰ型ウエル領域３２とがＹ方向に隣接して
いて、Ｎ型ウエル領域３１にはＰ型ソース領域３３及び
ドレイン領域３４が形成される一方、Ｐ型ウエル領域３
２にはＮ型ソース領域３５及びドレイン領域３６が形成
されている。Ｐ型ソース領域３３には層間絶縁膜４１に
開口されたコンタクト孔３７を介してアルミニウムなど
からなる導電層３８が設けられて、ＶＤＤ配線１１０に
延長して接続されている。Ｎ型ソース領域３５にはコン
タクト孔３９を介してアルミニウムなどからなる導電層
４０が設けられて、ＧＮＤ配線１００に延長して接続さ
れている。Ｐ型ドレイン領域３４及びＮ型ドレイン領域
３６にはそれぞれコンタクト孔４２、４３が設けられ、
各コンタクト孔４２、４３間にはアルミニウムなどから
なる導電層４４が設けられて接続されている。Ｐ型ソー
ス領域３３及びドレイン領域３４の中間位置と、Ｎ型ソ
ース領域３５及びドレイン領域３６の中間位置とに跨る
ように多結晶シリコンなどからなるゲート電極４５が設
けられている。２００、２０１はゲート酸化膜である。
これにより、Ｎ型ウエル領域３１にはＰＭＯＳ型トラン
ジスタ４６Ｐが形成される一方、Ｐ型ウエル領域３２に
はＮＭＯＳ型トランジスタ４６Ｎが形成されている。そ
して、ＰＭＯＳ型トランジスタ４６ＰとＮＭＯＳ型トラ
ンジスタ４６Ｎとにより、ＣＭＯＳ型インバータが構成
されている。
示すように、Ｐ型半導体基板３０に形成されたＮ型ウエ
ル領域３１とＰ型ウエル領域３２とがＹ方向に隣接して
いて、Ｎ型ウエル領域３１にはＰ型ソース領域３３及び
ドレイン領域３４が形成される一方、Ｐ型ウエル領域３
２にはＮ型ソース領域３５及びドレイン領域３６が形成
されている。Ｐ型ソース領域３３には層間絶縁膜４１に
開口されたコンタクト孔３７を介してアルミニウムなど
からなる導電層３８が設けられて、ＶＤＤ配線１１０に
延長して接続されている。Ｎ型ソース領域３５にはコン
タクト孔３９を介してアルミニウムなどからなる導電層
４０が設けられて、ＧＮＤ配線１００に延長して接続さ
れている。Ｐ型ドレイン領域３４及びＮ型ドレイン領域
３６にはそれぞれコンタクト孔４２、４３が設けられ、
各コンタクト孔４２、４３間にはアルミニウムなどから
なる導電層４４が設けられて接続されている。Ｐ型ソー
ス領域３３及びドレイン領域３４の中間位置と、Ｎ型ソ
ース領域３５及びドレイン領域３６の中間位置とに跨る
ように多結晶シリコンなどからなるゲート電極４５が設
けられている。２００、２０１はゲート酸化膜である。
これにより、Ｎ型ウエル領域３１にはＰＭＯＳ型トラン
ジスタ４６Ｐが形成される一方、Ｐ型ウエル領域３２に
はＮＭＯＳ型トランジスタ４６Ｎが形成されている。そ
して、ＰＭＯＳ型トランジスタ４６ＰとＮＭＯＳ型トラ
ンジスタ４６Ｎとにより、ＣＭＯＳ型インバータが構成
されている。
【００３７】ここで、Ｐ型ウエル領域３２のＮ型ソース
領域３５のコンタクト孔３９のＹ方向に沿った上方には
コンタクト孔４７が設けられて、このコンタクト孔４７
にはアルミニウムなどからなる導電層４８（ＧＮＤ端子
１Ｂに相当））が設けられている。そして、この導電層
４８とＮ型ソース領域３５を通じて導通する導電層４０
がＧＮＤ配線１００に延長して接続されている。また、
Ｎ型ウエル領域３１のＰ型ソース領域３３のコンタクト
孔３７のＹ方向に沿った下方にはコンタクト孔４９が設
けられて、このコンタクト孔４９にはアルミニウムなど
からなる導電層５０が設けられている。そして、この導
電層５０（ＶＤＤ端子２Ｂに相当））とＰ型ソース領域
３３を通じて導通する導電層３８がＶＤＤ配線１１０に
延長して接続されている。
領域３５のコンタクト孔３９のＹ方向に沿った上方には
コンタクト孔４７が設けられて、このコンタクト孔４７
にはアルミニウムなどからなる導電層４８（ＧＮＤ端子
１Ｂに相当））が設けられている。そして、この導電層
４８とＮ型ソース領域３５を通じて導通する導電層４０
がＧＮＤ配線１００に延長して接続されている。また、
Ｎ型ウエル領域３１のＰ型ソース領域３３のコンタクト
孔３７のＹ方向に沿った下方にはコンタクト孔４９が設
けられて、このコンタクト孔４９にはアルミニウムなど
からなる導電層５０が設けられている。そして、この導
電層５０（ＶＤＤ端子２Ｂに相当））とＰ型ソース領域
３３を通じて導通する導電層３８がＶＤＤ配線１１０に
延長して接続されている。
【００３８】この構成により、インバータ用セル２３の
Ｐ型ウエル領域３２には、ＧＮＤ回路の論理機能が組み
込まれる一方、Ｎ型ウエル領域３１には、ＶＤＤ回路の
論理機能が組み込まれている。すなわち、Ｐ型ウエル領
域３２には、Ｎ型ソース領域３５を通じて導電層４０と
接続された導電層４８が、ＧＮＤ電位を固定するための
端子として作用するように構成されている。また、Ｎ型
ウエル領域３１には、Ｐ型ソース領域３３を通じて導電
層３８と接続された導電層５０が、ＶＤＤ電位を固定す
るための端子として作用するように構成されている。
Ｐ型ウエル領域３２には、ＧＮＤ回路の論理機能が組み
込まれる一方、Ｎ型ウエル領域３１には、ＶＤＤ回路の
論理機能が組み込まれている。すなわち、Ｐ型ウエル領
域３２には、Ｎ型ソース領域３５を通じて導電層４０と
接続された導電層４８が、ＧＮＤ電位を固定するための
端子として作用するように構成されている。また、Ｎ型
ウエル領域３１には、Ｐ型ソース領域３３を通じて導電
層３８と接続された導電層５０が、ＶＤＤ電位を固定す
るための端子として作用するように構成されている。
【００３９】図２のように配置されたインバータ用セル
２３、第１ナンド回路用セル１４Ａ、第２ナンド回路用
セル１４Ｂ及びア回路用セル１５には、図１に示すよう
に配線が形成される。図１において、配線２５は、イン
バータ用セル２３のＧＮＤ電位１（図１７において）の
ＧＮＤ端子１Ｂ（導電層４８）と、第２ナンド回路用セ
ル１４Ｂの第２ナンド回路５の入力端子５Ｂ（導電層１
６６Ｂ）との間に接続されている。配線２６は、インバ
ータ用セル２３のＶＤＤ電位２のＶＤＤ端子２Ｂ（導電
層５０）と、第１ナンド回路用セル１４Ａの第１ナンド
回路４の入力端子４Ａ（導電層１６５Ａ）との間に接続
されている。配線２７は、インバータ用セル２３のイン
バータ３の出力端子３Ｂ（導電層１３３）と、第２ナン
ド回路用セル１４Ｂの第２ナンド回路５の入力端子５Ａ
（導電層１６５Ｂに相当）との間に接続されている。配
線２８は、第１ナンド回路用セル１４Ａの第１ナンド回
路４の出力端子４Ｃ（導電層１６０Ａに相当）と、ノア
回路用セル１６のノア回路６の入力端子６Ａ（導電層１
９４に相当）との間に接続されている。また、配線２９
は、第２ナンド回路用セル１４Ｂの第２ナンド回路５の
出力端子５Ｃ（導電層１６０Ｂに相当）と、ノア回路用
セル１５のノア回路６の入力端子６Ｂ（導電層１９５に
相当）との間に接続されている。
２３、第１ナンド回路用セル１４Ａ、第２ナンド回路用
セル１４Ｂ及びア回路用セル１５には、図１に示すよう
に配線が形成される。図１において、配線２５は、イン
バータ用セル２３のＧＮＤ電位１（図１７において）の
ＧＮＤ端子１Ｂ（導電層４８）と、第２ナンド回路用セ
ル１４Ｂの第２ナンド回路５の入力端子５Ｂ（導電層１
６６Ｂ）との間に接続されている。配線２６は、インバ
ータ用セル２３のＶＤＤ電位２のＶＤＤ端子２Ｂ（導電
層５０）と、第１ナンド回路用セル１４Ａの第１ナンド
回路４の入力端子４Ａ（導電層１６５Ａ）との間に接続
されている。配線２７は、インバータ用セル２３のイン
バータ３の出力端子３Ｂ（導電層１３３）と、第２ナン
ド回路用セル１４Ｂの第２ナンド回路５の入力端子５Ａ
（導電層１６５Ｂに相当）との間に接続されている。配
線２８は、第１ナンド回路用セル１４Ａの第１ナンド回
路４の出力端子４Ｃ（導電層１６０Ａに相当）と、ノア
回路用セル１６のノア回路６の入力端子６Ａ（導電層１
９４に相当）との間に接続されている。また、配線２９
は、第２ナンド回路用セル１４Ｂの第２ナンド回路５の
出力端子５Ｃ（導電層１６０Ｂに相当）と、ノア回路用
セル１５のノア回路６の入力端子６Ｂ（導電層１９５に
相当）との間に接続されている。
【００４０】このように、この例の構成によれば、予め
空きスペースにＧＮＤ端子及びＶＤＤ端子を組み込んだ
インバータ用セル２３を用意しておいて、レイアウト設
計時にそのインバータ用セル２３を用いて自動配置する
だけで、半導体基板上にＧＮＤ端子用セル及びＶＤＤ端
子用セルを配置することなく、ＧＮＤ端子及びＶＤＤ端
子を有する論理回路を構成することができる。したがっ
て、電位固定用端子を備えたセルによる半導体基板上の
占有面積の増加を抑制することができる。
空きスペースにＧＮＤ端子及びＶＤＤ端子を組み込んだ
インバータ用セル２３を用意しておいて、レイアウト設
計時にそのインバータ用セル２３を用いて自動配置する
だけで、半導体基板上にＧＮＤ端子用セル及びＶＤＤ端
子用セルを配置することなく、ＧＮＤ端子及びＶＤＤ端
子を有する論理回路を構成することができる。したがっ
て、電位固定用端子を備えたセルによる半導体基板上の
占有面積の増加を抑制することができる。
【００４１】◇第２実施例 図５は、この発明の第２実施例である半導体集積回路装
置の主要部を構成する単位セルを示す断面図、図６は図
５のＢ−Ｂ矢視断面図である。この例の半導体集積回路
装置の構成が、上述した第１実施例の構成と大きく異な
るところは、ＧＮＤ端子及びＶＤＤ端子をインバータ用
セル内の他の領域に組み込むようにした点である。イン
バータ用セル２３のＰ型ウエル領域３２には一対のＰ型
拡散領域５３、５４が設けられて、各Ｐ型拡散領域５
３、５４にはそれぞれコンタクト孔５５、５６を介して
導電層５７、５８が設けられている。また、Ｎ型ウエル
領域３１には一対のＮ型拡散領域６０、６１が設けられ
て、各Ｎ型拡散領域６０、６１にはそれぞれコンタクト
孔６２、６３を介して導電層６４、６５が設けられてい
る。すなわち、Ｐ型ウエル領域３２には、このＰ型ウエ
ル領域３２を通じて導電層５７と導電層５８とが接続さ
れて、導電層５８はＧＮＤ電位を固定するための端子と
して作用するように構成されている。また、Ｎ型ウエル
領域３１には、このＮ型ウエル領域３１を通じて導電層
６４と導電層６５とが接続されて、導電層６４はＶＤＤ
電位を固定するための端子として作用するように構成さ
れている。これ以外は、上述した第１実施例と略同じで
あるので、図５において、図３の構成部分と対応する各
部には、同一番号を付してその説明を省略する。
置の主要部を構成する単位セルを示す断面図、図６は図
５のＢ−Ｂ矢視断面図である。この例の半導体集積回路
装置の構成が、上述した第１実施例の構成と大きく異な
るところは、ＧＮＤ端子及びＶＤＤ端子をインバータ用
セル内の他の領域に組み込むようにした点である。イン
バータ用セル２３のＰ型ウエル領域３２には一対のＰ型
拡散領域５３、５４が設けられて、各Ｐ型拡散領域５
３、５４にはそれぞれコンタクト孔５５、５６を介して
導電層５７、５８が設けられている。また、Ｎ型ウエル
領域３１には一対のＮ型拡散領域６０、６１が設けられ
て、各Ｎ型拡散領域６０、６１にはそれぞれコンタクト
孔６２、６３を介して導電層６４、６５が設けられてい
る。すなわち、Ｐ型ウエル領域３２には、このＰ型ウエ
ル領域３２を通じて導電層５７と導電層５８とが接続さ
れて、導電層５８はＧＮＤ電位を固定するための端子と
して作用するように構成されている。また、Ｎ型ウエル
領域３１には、このＮ型ウエル領域３１を通じて導電層
６４と導電層６５とが接続されて、導電層６４はＶＤＤ
電位を固定するための端子として作用するように構成さ
れている。これ以外は、上述した第１実施例と略同じで
あるので、図５において、図３の構成部分と対応する各
部には、同一番号を付してその説明を省略する。
【００４２】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例によれば、拡散領域の面積が狭
くてＧＮＤ端子及びＶＤＤを配置するスペースが確保で
きない場合に適用して有効となる。
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例によれば、拡散領域の面積が狭
くてＧＮＤ端子及びＶＤＤを配置するスペースが確保で
きない場合に適用して有効となる。
【００４３】◇第３実施例 図７は、この発明の第３実施例である半導体集積回路装
置の主要部を構成する単位セルを示す断面図、図８は図
７のＣ−Ｃ矢視断面図である。この例の半導体集積回路
装置の構成が、上述した第１実施例の構成と大きく異な
るところは、ＧＮＤ端子及びＶＤＤ端子をナンド回路用
セルに組み込むようにした点である。第１ナンド回路用
セル２４Ａは、図７及び図８に示すように、Ｎ型ウエル
領域７１ＡとＰ型ウエル領域７２Ａとが隣接して形成さ
れて、Ｎ型ウエル領域７１ＡにはＰ型ソース領域７３
Ａ、７４Ａ及びドレイン領域７５Ａが形成されている。
また、Ｐ型ウエル領域７２ＡにはＮ型ソース領域７６
Ａ、７７Ａ及びドレイン領域７８Ａが形成されている。
置の主要部を構成する単位セルを示す断面図、図８は図
７のＣ−Ｃ矢視断面図である。この例の半導体集積回路
装置の構成が、上述した第１実施例の構成と大きく異な
るところは、ＧＮＤ端子及びＶＤＤ端子をナンド回路用
セルに組み込むようにした点である。第１ナンド回路用
セル２４Ａは、図７及び図８に示すように、Ｎ型ウエル
領域７１ＡとＰ型ウエル領域７２Ａとが隣接して形成さ
れて、Ｎ型ウエル領域７１ＡにはＰ型ソース領域７３
Ａ、７４Ａ及びドレイン領域７５Ａが形成されている。
また、Ｐ型ウエル領域７２ＡにはＮ型ソース領域７６
Ａ、７７Ａ及びドレイン領域７８Ａが形成されている。
【００４４】Ｐ型ソース領域７３Ａ、７４Ａにはそれぞ
れコンタクト孔８０Ａ、８１Ａを介して導電層８２Ａ、
８３Ａが設けられて、いずれもＶＤＤ配線１１０に延長
して接続されている。Ｎ型ソース領域７６Ａにはコンタ
クト孔８５Ａを介して導電層８６Ａが設けられて、ＧＮ
Ｄ配線１００に接続されている。Ｐ型ドレイン領域７５
Ａ及びＮ型ソース領域７７Ａにはそれぞれコンタクト８
７Ａ、８８Ａが設けられ、各コンタクト孔８７Ａ、８８
Ａ間には導電層８９Ａが設けられて接続されている。Ｐ
型ソース領域７３Ａ、７４Ａ及びドレイン領域７５Ａの
中間位置と、Ｎ型ソース領域７６Ａ、７７Ａ及びドレイ
ン領域７８Ａの中間位置とに跨るようにそれぞれゲート
電極９０Ａ、９１Ａが設けられている。
れコンタクト孔８０Ａ、８１Ａを介して導電層８２Ａ、
８３Ａが設けられて、いずれもＶＤＤ配線１１０に延長
して接続されている。Ｎ型ソース領域７６Ａにはコンタ
クト孔８５Ａを介して導電層８６Ａが設けられて、ＧＮ
Ｄ配線１００に接続されている。Ｐ型ドレイン領域７５
Ａ及びＮ型ソース領域７７Ａにはそれぞれコンタクト８
７Ａ、８８Ａが設けられ、各コンタクト孔８７Ａ、８８
Ａ間には導電層８９Ａが設けられて接続されている。Ｐ
型ソース領域７３Ａ、７４Ａ及びドレイン領域７５Ａの
中間位置と、Ｎ型ソース領域７６Ａ、７７Ａ及びドレイ
ン領域７８Ａの中間位置とに跨るようにそれぞれゲート
電極９０Ａ、９１Ａが設けられている。
【００４５】ここで、Ｐ型ウエル領域７２ＡのＮ型ソー
ス領域７６Ａのコンタクト孔８５ＡのＹ方向に沿った上
方にはコンタクト孔９２Ａが設けられて、このコンタク
ト孔９２Ａにはアルミニウムなどからなる導電層９３Ａ
が設けられている。そして、この導電層９３ＡとＮ型ソ
ース領域７６Ａを通じて導通する導電層８６ＡがＧＮＤ
配線１００に延長して接続されている。また、Ｎ型ウエ
ル領域７１ＡのＰ型ソース領域７３Ａのコンタクト孔８
０ＡのＹ方向に沿った下方にはコンタクト孔９４Ａが設
けられて、このコンタクト孔９４Ａにはアルミニウムな
どからなる導電層９５Ａが設けられている。そして、こ
の導電層９５ＡとＰ型ソース領域７３Ａを通じて導通す
る導電層８２ＡがＶＤＤ配線１１０に延長して接続され
ている。
ス領域７６Ａのコンタクト孔８５ＡのＹ方向に沿った上
方にはコンタクト孔９２Ａが設けられて、このコンタク
ト孔９２Ａにはアルミニウムなどからなる導電層９３Ａ
が設けられている。そして、この導電層９３ＡとＮ型ソ
ース領域７６Ａを通じて導通する導電層８６ＡがＧＮＤ
配線１００に延長して接続されている。また、Ｎ型ウエ
ル領域７１ＡのＰ型ソース領域７３Ａのコンタクト孔８
０ＡのＹ方向に沿った下方にはコンタクト孔９４Ａが設
けられて、このコンタクト孔９４Ａにはアルミニウムな
どからなる導電層９５Ａが設けられている。そして、こ
の導電層９５ＡとＰ型ソース領域７３Ａを通じて導通す
る導電層８２ＡがＶＤＤ配線１１０に延長して接続され
ている。
【００４６】この構成により、第１ナンド回路用セル２
４ＡのＰ型ウエル領域７２Ａには、ＧＮＤ回路の論理機
能が組み込まれる一方、Ｎ型ウエル領域７１Ａには、Ｖ
ＤＤ回路の論理機能が組み込まれている。すなわち、Ｐ
型ウエル領域７２Ａには、Ｎ型ソース領域７６Ａを通じ
て導電層８６Ａと接続された導電層９３Ａが、ＧＮＤ電
位を固定するための端子として作用するように構成され
ている。また、Ｎ型ウエル領域７１Ａには、Ｐ型ソース
領域７３Ａを通じて導電層８２Ａと接続された導電層９
５Ａが、ＶＤＤ電位を固定するための端子として作用す
るように構成されている。
４ＡのＰ型ウエル領域７２Ａには、ＧＮＤ回路の論理機
能が組み込まれる一方、Ｎ型ウエル領域７１Ａには、Ｖ
ＤＤ回路の論理機能が組み込まれている。すなわち、Ｐ
型ウエル領域７２Ａには、Ｎ型ソース領域７６Ａを通じ
て導電層８６Ａと接続された導電層９３Ａが、ＧＮＤ電
位を固定するための端子として作用するように構成され
ている。また、Ｎ型ウエル領域７１Ａには、Ｐ型ソース
領域７３Ａを通じて導電層８２Ａと接続された導電層９
５Ａが、ＶＤＤ電位を固定するための端子として作用す
るように構成されている。
【００４７】ナンド回路用セル２４Ａは、上述のインバ
ータ用セルと同様に、一般の論理回路において単位セル
として使用される頻度が高く、かつ比較的スペースに余
裕がある。したがって、その空きスペースを利用して予
めＧＮＤ回路１及びＶＤＤ回路２の機能を組み込むこと
は容易に行うことができる。なお、インバータ用セル１
３、第２ナンド回路用セル１４Ｂ及びノア回路用セル１
５としては、それぞれ図１３、図１５及び図１６に示し
た構成と同一のものを用いる。
ータ用セルと同様に、一般の論理回路において単位セル
として使用される頻度が高く、かつ比較的スペースに余
裕がある。したがって、その空きスペースを利用して予
めＧＮＤ回路１及びＶＤＤ回路２の機能を組み込むこと
は容易に行うことができる。なお、インバータ用セル１
３、第２ナンド回路用セル１４Ｂ及びノア回路用セル１
５としては、それぞれ図１３、図１５及び図１６に示し
た構成と同一のものを用いる。
【００４８】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。
１実施例において述べたのと略同様な効果を得ることが
できる。
【００４９】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、ナンド
回路用セルにＧＮＤ回路及びＶＤＤ回路の論理機能を組
み込む場合は、所望の論理回路を構成するように配線を
形成すれば、第１ナンド回路用セルに代えて第２ナンド
回路用セルに組み込むようにしても良い。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、ナンド
回路用セルにＧＮＤ回路及びＶＤＤ回路の論理機能を組
み込む場合は、所望の論理回路を構成するように配線を
形成すれば、第１ナンド回路用セルに代えて第２ナンド
回路用セルに組み込むようにしても良い。
【００５０】また、ＧＮＤ端子及びＶＤＤ端子の論理機
能を組み込む単位セルは、インバータ用セル及びナンド
回路用セル以外にも、ノア回路用セルを用いることがで
きる。ノア回路用セルは、インバータ用セル及びナンド
回路用セルと同様に、一般の論理回路において単位セル
として使用される頻度が高く、かつ比較的スペースに余
裕があるので、同様に適用することができる。また、Ｖ
ＤＤ端子及びＧＮＤ端子を組み込む単位セルは論理回路
に含まれるインバータ用セル、ナンド回路用セル、ノア
回路用セルすべてに適用することが可能であり、それら
を組み合わせて適用することも可能である。ＶＤＤ端子
及びＧＮＤ端子を組み込む単位セルの種類を増やすこと
により、比較的近い場所のＶＤＤ端子及びＧＮＤ端子を
使うことができる。また、各実施例では、特定の論理回
路を構成する半導体集積回路装置をレイアウト設計する
例で説明したが、論理回路は用途、目的などに応じて種
々の内容が構成可能であるので、全ての論理回路に適用
することができる。
能を組み込む単位セルは、インバータ用セル及びナンド
回路用セル以外にも、ノア回路用セルを用いることがで
きる。ノア回路用セルは、インバータ用セル及びナンド
回路用セルと同様に、一般の論理回路において単位セル
として使用される頻度が高く、かつ比較的スペースに余
裕があるので、同様に適用することができる。また、Ｖ
ＤＤ端子及びＧＮＤ端子を組み込む単位セルは論理回路
に含まれるインバータ用セル、ナンド回路用セル、ノア
回路用セルすべてに適用することが可能であり、それら
を組み合わせて適用することも可能である。ＶＤＤ端子
及びＧＮＤ端子を組み込む単位セルの種類を増やすこと
により、比較的近い場所のＶＤＤ端子及びＧＮＤ端子を
使うことができる。また、各実施例では、特定の論理回
路を構成する半導体集積回路装置をレイアウト設計する
例で説明したが、論理回路は用途、目的などに応じて種
々の内容が構成可能であるので、全ての論理回路に適用
することができる。
【００５１】
【発明の効果】以上説明したように、この発明の半導体
集積回路装置の構成によれば、電位固定だけのための専
用セルを廃することができ、その分、有効な論理セルを
半導体基板上に増設できるので、ＬＳＩの高密度化、高
集積化に寄与できる。また、ある端子をＧＮＤ電位又は
ＶＤＤ電位に固定する場合に、ＧＮＤ配線又はＶＤＤ配
線から拡散領域又はウエル領域を介しているので、実際
に使われる電位に近い電位に固定することができる。し
たがって、比較器を用いて他の出力信号と比較する場合
や、アナログ回路への出力信号として用いられる場合に
は誤差を小さくできる。
集積回路装置の構成によれば、電位固定だけのための専
用セルを廃することができ、その分、有効な論理セルを
半導体基板上に増設できるので、ＬＳＩの高密度化、高
集積化に寄与できる。また、ある端子をＧＮＤ電位又は
ＶＤＤ電位に固定する場合に、ＧＮＤ配線又はＶＤＤ配
線から拡散領域又はウエル領域を介しているので、実際
に使われる電位に近い電位に固定することができる。し
たがって、比較器を用いて他の出力信号と比較する場合
や、アナログ回路への出力信号として用いられる場合に
は誤差を小さくできる。
【図１】この発明の第１実施例である半導体集積回路装
置の概略構成を示す平面図である。
置の概略構成を示す平面図である。
【図２】同半導体集積回路装置の配線形成前の構成を示
す平面図である。
す平面図である。
【図３】同半導体集積回路装置の主要部を構成する単位
セルを示す平面図である。
セルを示す平面図である。
【図４】図３のＡ−Ａ矢視断面図である。
【図５】この発明の第２実施例である半導体集積回路装
置の主要部を構成する単位セルを示す平面図である。
置の主要部を構成する単位セルを示す平面図である。
【図６】図５のＢ−Ｂ矢視断面図である。
【図７】この発明の第３実施例である半導体集積回路装
置の主要部を構成する単位セルを示す平面図である。
置の主要部を構成する単位セルを示す平面図である。
【図８】図７のＣ−Ｃ矢視断面図である。
【図９】従来の半導体集積回路装置の構成を示す平面図
である。
である。
【図１０】同半導体集積回路装置の配線形成前の構成を
示す平面図である。
示す平面図である。
【図１１】同半導体集積回路装置を構成する単位セルの
一例を示す平面図である。
一例を示す平面図である。
【図１２】同半導体集積回路装置を構成する単位セルの
一例を示す平面図である。
一例を示す平面図である。
【図１３】同半導体集積回路装置を構成する単位セルの
一例を示す平面図である。
一例を示す平面図である。
【図１４】同半導体集積回路装置を構成する単位セルの
一例を示す平面図である。
一例を示す平面図である。
【図１５】同半導体集積回路装置を構成する単位セルの
一例を示す平面図である。
一例を示す平面図である。
【図１６】同半導体集積回路装置を構成する単位セルの
一例を示す平面図である。
一例を示す平面図である。
【図１７】同半導体集積回路装置を構成する論理回路の
一例である。
一例である。
１ ＧＮＤ（接地）電位 ２ ＶＤＤ（電源）電位 ３ インバータ ４ 第１ナンド（ＮＡＮＤ）回路 ５ 第２ナンド回路 ６ ノア（ＮＯＲ）回路 ７、８ 入力端子 ９ 出力端子 １１ ＧＮＤ端子用セル １２ ＶＤＤ端子用セル １３、２３ インバータ用セル １４Ａ、２４Ａ 第１ナンド回路用セル １５Ｂ 第２ナンド回路用セル １６ ノア回路用セル ２５〜２９ 配線 ３０ Ｐ型半導体基板 ３１、７１Ａ Ｎ型ウエル領域 ３２、７２Ａ Ｐ型ウエル領域 ３３、７３Ａ、７４Ａ Ｐ型ソース領域 ３４、７５Ａ Ｐ型ドレイン領域 ３５、７６Ａ、７７Ａ Ｎ型ソース領域 ３６、７８Ａ Ｎ型ドレイン領域 ３７、３９、４２、４３、４７、４９、５５、５６、６
２、６３、６７、６８、８０Ａ、８１Ａ、８５Ａ、８７
Ａ、８８Ａ コンタクト孔 ３８、４０、４４、４８、５０、５７、５８、６４、６
５、６９、８２Ａ、８３Ａ、８６Ａ、８９Ａ 導電層 ４１ 層間絶縁膜 ４５、９０Ａ、９１Ａ ゲート電極 ４６Ｎ ＮＭＯＳ型トランジスタ ４６Ｐ ＰＭＯＳ型トランジスタ ５３、５４ Ｐ型拡散領域 ６１ Ｎ型拡散領域 １００ ＧＮＤ配線 １１０ ＶＤＤ配線
２、６３、６７、６８、８０Ａ、８１Ａ、８５Ａ、８７
Ａ、８８Ａ コンタクト孔 ３８、４０、４４、４８、５０、５７、５８、６４、６
５、６９、８２Ａ、８３Ａ、８６Ａ、８９Ａ 導電層 ４１ 層間絶縁膜 ４５、９０Ａ、９１Ａ ゲート電極 ４６Ｎ ＮＭＯＳ型トランジスタ ４６Ｐ ＰＭＯＳ型トランジスタ ５３、５４ Ｐ型拡散領域 ６１ Ｎ型拡散領域 １００ ＧＮＤ配線 １１０ ＶＤＤ配線
Claims (6)
- 【請求項１】 第１導電型ウエル領域と第２導電型ウエ
ル領域とが一方向に隣接して形成され、前記第１導電型
ウエル領域及び第２導電型ウエル領域にはそれぞれ第２
導電型半導体領域及び第１導電型半導体領域が形成さ
れ、第２導電型半導体領域を介して電源配線と接続され
ている第１論理レベル端子又は第１導電型半導体領域を
介してＧＮＤ配線と接続されている第２論理レベル端子
のいずれか一方の論理レベル端子、又は第１論理レベル
端子及び第２論理レベル端子を少なくとも１組設けられ
た単位セルを含むことを特徴とする半導体集積回路装
置。 - 【請求項２】 第１導電型ウエル領域と第２導電型ウエ
ル領域とが一方向に隣接して形成され、前記第１導電型
ウエル領域及び第２導電型ウエル領域にはそれぞれ第１
導電型半導体領域及び第２導電型半導体領域が形成さ
れ、第１導電型ウエル領域を介して電源配線と接続され
ている第１論理レベル端子又は第２導電型ウエル領域を
介してＧＮＤ配線と接続されている第２論理レベル端子
のいずれか一方の論理レベル端子、又は第１論理レベル
端子及び第２論理レベル端子を少なくとも１組設けられ
た単位セルを含むことを特徴とする半導体集積回路装
置。 - 【請求項３】 前記単位セルはインバータ用セルである
ことを特徴とする請求項１又は２記載の半導体集積回路
装置。 - 【請求項４】 前記単位セルはナンド回路用セルである
ことを特徴とする請求項１又は２記載の半導体集積回路
装置。 - 【請求項５】 前記単位セルはノア回路用セルであるこ
とを特徴とする請求項１又は２記載の半導体集積回路装
置。 - 【請求項６】 前記単位セル内に設けられた前記第１論
理レベル端子又は前記第２論理レベル端子から所定の端
子に配線が接続されていることを特徴とする請求項１乃
至５のいずれか１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31844498A JP3257525B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31844498A JP3257525B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124318A JP2000124318A (ja) | 2000-04-28 |
| JP3257525B2 true JP3257525B2 (ja) | 2002-02-18 |
Family
ID=18099208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31844498A Expired - Fee Related JP3257525B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257525B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3647323B2 (ja) * | 1999-07-30 | 2005-05-11 | 富士通株式会社 | 半導体集積回路 |
| JP2006196872A (ja) * | 2004-12-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 標準セル、標準セルライブラリ、半導体装置、及びその配置方法 |
| JP4827422B2 (ja) | 2005-03-10 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の設計方法と装置並びにプログラム |
-
1998
- 1998-10-20 JP JP31844498A patent/JP3257525B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000124318A (ja) | 2000-04-28 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071207 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081207 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |