JPH02285656A - スタンダードセル方式の半導体集積回路 - Google Patents

スタンダードセル方式の半導体集積回路

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JPH02285656A
JPH02285656A JP1108713A JP10871389A JPH02285656A JP H02285656 A JPH02285656 A JP H02285656A JP 1108713 A JP1108713 A JP 1108713A JP 10871389 A JP10871389 A JP 10871389A JP H02285656 A JPH02285656 A JP H02285656A
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cell
standard cell
cells
standard
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JP1108713A
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Shojiro Mori
森　祥次郎
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明はスタンダードセル方式の半導体集積回路に関
し、特にセル列間の配線領域の幅を縮小するためのスタ
ンダードセルの構造に関する。
（従来の技術） 一般に、スタンダードセル方式のＬＳＩにおいては、ま
ず何種類かの論理ゲート（インバータ、２人力ＮＡＮＤ
、３人力ＮＯＲなど）が高さ一定の矩形領域内に収まる
ようにレイアウトされ、それらがスタンダードセルとし
て登録される。そして、与えられた論理設計に基づいて
各セルの配置および配線を行なうことによって、所望の
ＬＳＩを実現している。
各スタンダードセルは、第７図に示すように、正電源線
領域１、回路素子領域２、およ負電源線領域３から構成
されている。回路素子領域２には、前述したように例え
ばインバータ等のゲート回路か形成される。このゲート
回路を駆動するための電源電圧は、正電源線領域１およ
び負電源線領域３にそれぞれ形成される正電源線および
負電源線から供給される。
このような構造の各セルは、第８図に示すように列状に
配置され、そのセル間の配線はセル列間の配線領域を利
用して行われる。この場合、その配線設計は実現すべき
論理機能によって決定されるので、その論理機能によっ
ては１個の配線領域に多数の配線を形成する必要が生じ
ることもある。
第８図では、その−例として、第１列のセルｃ３と第２
列のセルＣ１ｌを配線Ｌ１で接続し、第１列のセルＣ２
とＣ８を配線Ｌ２で接続し、第１列のセルＣ５とＣ７、
およびセルｃ５とｃｏを、それぞれ配線し３およびＬ４
で接続した場合が示されている。この場合、配線領域に
は少なくとも３本の配線がセル列と平行して形成される
ことになるので、配線領域の幅を広くする必要かある。
このように、スタンダードセル方式のＬＳＩでは、局所
的に配線か混雑する部分が生じるとそれによってその配
線領域の幅か大きくなる。スタンダードセルブロックは
通常複数のセル列から構成されるため、配線領域の幅が
増大するとこれに伴ってセルブロック全体の大きさも増
大される。したがって、従来のスタンダードセル方式で
は、セルブロックの大きさをうまく制御することができ
ず、高密度でチップ面積の小さいＬＳＩを効率良く実現
するのが困難であった。
（発明が解決しようとする課題） この発明は前述の事情に鑑みなされたもので、従来では
局所的に配線が混雑する部分が生じるとそれによって配
線幅の広い配線領域か必要になった点を改善し、配線領
域の幅を増大すること無く自由度の高い配線のレイアウ
トが可能になるようにして、高密度でチップ面積の小さ
いＬＳＩを実現できるスタンダードセル方式の半導体集
積回路を提供することを目的とする。
［発明の構成〕 （課題を解決するための手段） この発明は、各々が第１のスタンダードセルを列状に配
置してなる複数のスタンダードセル列と、各セル列間に
設けられセル間を結合するための配線が形成される配線
領域とを具備するスタンダードセル方式の半導体集積回
路において、前記スタンダードセル列は少なくとも１個
の第２のスタンダードセルを含み、この第２のスタンダ
ードセルは、前記セル間を結合する配線を形成するため
の内部配線領域を具備していることを特徴とする。
（作　用） このスタンダードセル方式の半導体集積回路にあっては
、例えば局所的に配線が混雑している部分に第２のスタ
ンダードセルを用いることによって、その混雑を第２の
スタンダードセルの内部配線領域に取込むことができる
。したがって、配線領域の幅を増大すること無くその配
線領域内に種々の配線を形成できるので、高密度でチッ
プ面積の小さいＬＳＩを効率良く実現することが可能に
なる。
（実施例） 以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明のスタンダードセル方式の半導体集積
回路で使用されるスタンダードセルの第］の実施例を示
す。このスタンダードセルＣｂは、回路素子領域１１、
正電源線領域１２ａ　、　＋２ｂ　、および内部配線領
域１３ａ　、　１３ｂを含んでいる。回路素子領域１１
には、所望の論理ゲート（例えばインバタ、２人力ＮＡ
Ｎ’Ｄゲート、３人力ＮＯＲゲトなど）が形成される。
正電源線領域１２ａおよび負電源線領域１２ｂには、そ
れぞれ正電源線および負電源線が形成される。これら電
源線は、回路素子領域１１の論理ゲートに電源電圧を供
給するために使用される。内部配線領域１３ａ　、　１
３ｂは、それぞれセル間を接続する配線を形成するため
に利用される。
第２図はこの発明のスタンダードセル方式の半導体集積
回路に使用されるスタンダードセルの第２の実施例を示
している。このスタンダードセルＣｅは正電源線領域２
１ａ１負電源線領域２１ｂ１および内部配線領域２２か
ら構成されており、回路素子領域を含まない点が’Ａコ
図のセルＣｂと異なっている。すなわち、このセルＣｃ
は、セル間配線のためにたけ利用される特殊セルであり
、回路としては何等機能しない。
次に、第３図を参照して第１図のセルｃｂを用いて構成
されるスタンダードセル列の具体的なパターンを説明す
る。第３図には、第８図に示したセル列の内でセルＣ１
２，Ｃ１３，Ｃ１５，Ｃ１Ｇ、　　Ｃ１７に代えて、各
々か第１図のセル構造を有するセルＣｂ１２　、　　Ｃ
ｂｌ３　、　　Ｃｂｌ５　、　　ＣｂｌＧ　、　　Ｃｂ
ｌ７を使用した場合か示されている。セルＣ３とセルＣ
Ｉ２間は、配線Ｌ　ｌａ、および配線Ｌｌｂによって結
合されている。配線Ｌｌａは、第１セル列３１と第２セ
ル列３２間の配線領域３３に形成されており、また配線
Ｌ　ｌｂハ第２−１？　ル列３２（＋）　（？　ｈ　Ｃ
ｂ１２およびＣｂｌ３）内部配線領域に形成されている
。セルｃ５と０７間は、第２セル列３２のセルＣｂ１５
　、　　Ｃ１）１Ｂ　、およびＣｂｌ、７の内部配線領
域に形成された配線し３によって結合されている。さら
に、セルＣ５と０６間は、第２セル列３２のセルＣＬ）
１．５およびＣｂ１６の内部配線領域に形成された配線
し４によって結合されている。
セルＣｂ１２　、　　ＣＩ）１３　、　　Ｃｂｌ５　、
　ＣｂｌＢ　、　Ｃｂｌ７の内部配線領域に形成される
各配線は、正電源ＶＤＤ線および負電源ＶＳＳ線と同様
に、Ｘ方向すなわちセル列３１．３２と平行して配設さ
れている。また、各セル内に形成されるゲート回路（図
ではインバータ）の入力および出力のための配線は、Ｙ
方向すなわちセル列に対して垂直に配設されている。こ
れらＸ方向の配線とＹ方向の配線は互いに電気的に絶縁
されるように立体的に配設されており、コンタクト部（
口開で図示）のみによってその間が接続されている。
このようなセルブロックをチップ上に形成した状態にお
いては、Ｘ方向の配線およびＹ方向の配線は、第］金属
層およびその上層に絶縁層を介して形成される第２金属
層によってそれぞれ形成することかできる。
このように、セルの内部配線領域を利用して配線を行な
うことによって、セル列間の配線領域に形成される配線
の数を削減することかできる。したかって、セル列間の
配線領域の幅を第８図に示した従来のように広くする必
要かなくなり、セル列ブロック全体を小さく形成するこ
とが可能になる。
第４図は第１図に示したセルｃｂおよび第２図に示した
セルＣｃの双方を用いた場合のセル列の構成を示すもの
である。図において、セルＣｃ３２は第２図に示したセ
ル構造を有するセルであり、セルＣｂ３３　、　　Ｃｂ
３４は第１図に示したセル構造を有するセルである。
第１セル列４１のセルＣ２Ｊは、セルＣｃ３２の内部配
線領域に形成された配線Ｌ　ｌｌａおよびセルＣｂ３３
の内部配線領域に形成された配線Ｌ１１．ｂによ・って
セルＣｂ３３に結合されている。また、第１セル列４１
のセルＣ２２とセル２３間は、第２セル列のセルＣｂ３
３およびＣｂ３４の内部配線領域に形成された配線Ｌ　
１２ａおよびＬｌ、２ｂによって結合されている。さら
に、第１セル列４１のセルＣ２１と第２セル列４２のセ
ルＣ３１，Ｃｂ３４間は、配線領域４３に形成された配
線Ｌ１．３およびＬｌ４によって結合されている。
このように、内部に素子領域を持たず配線のみに使用さ
れるセルＣｃ３２は、実現すべき回路機能とは関係なく
任意のセル間に挿入できる。このため、セルＣｃ３２を
使用することによって、配線領域４３の幅を削減できる
と共に、配線レイアウトの自由度をより向上させること
か可能になる。
第５図は第１図に示したセルｃｂにインバータを形成し
た場合の具体的なセル構造を示すもので、第５図（Ａ）
にはその平面パターンか、また第５図（Ｂ）にはそのＩ
−Ｉ線に沿った断α４ｊ構造が示されている。この図に
おいて、回路素子領域１１内に配設される配線を除けば
、Ｘ方向に配設される配線は全て第１のへρ配線層によ
り形成され、Ｙ方向に配設される配線は全て第２のＡｆ
Ｊ配線層により形成されている。第２のＡＩ配線層は、
絶縁層を介して第１のＡρ配線層の上層に形成される配
線である。
回路素子領域１１には、ＰチャネルＭＯ８）ランジスタ
とＮチャネルＭＯＳ）ランジスタにより構成されるＣＭ
ＯＳインバータが櫛型のパターン状に形成されている。
そのＰチャネルＭＯＳトランジスタのドレインは拡散層
５１ａ　、　５１ｂによって形成され、またそのソース
は拡散層５２、ゲートはポリシリコン配線５３によって
形成されている。ＮチャネルＭＯＳ）ランジスタのドレ
インは拡散層５４ａ　、　５４ｂによって形成され、ま
たそのソースは拡散層５５、ゲートはポリシリコン配線
５３によって形成されている。
ポリシリコン配線層５３は、２個のコンタクト部を介し
て第２のＡ、Ｉ７配線層よりなる入力配線５Ｂａに結合
されている。その２個のコンタクト部の内の一方はポリ
シン配線層５３と第１のＡρ配線層との接続のために使
用され、他方のコンタクト部はその第１のＡｊ７配線層
と入力配線５８ａを接続す１す るために使用されている。同様に、ポリシリコン配線層
５３は、２個のコンタクト部を介して第２のへρ配線層
よりなる入力配線５Ｂｂにも結合されている。
Ｐチャネルトランジスタのソース拡散層５２は、第２の
Ａ、Ｑ配線層により形成される電源接続配線５７を介し
て電源ＶＤＤ配線に結合されている。この電源ＶＤＤ配
線は第１のへρ配線層により形成されている。また、Ｎ
チャネルトランジスタのソース拡散層５５は、第２のＡ
Ｊ７配線層により形成される電源接続配線５８を介して
電源ＶＳＳ配線に結合されている。この電源Ｖｓｓ配線
も第１のＡΩ配線層により形成されている。
ＰチャネルＭＯ８）ランジスタのドレイン拡散層５１ａ
　、、　５１ｂ　、およびＮチャネルＭＯＳ）ランジス
タのドレイン拡散層５４ａ　、　５４ｂは、第２のＡ、
ｌ？配線層により形成される出力配線５９に共通に結合
されている。
さらに、内部配線領域１３ａには、第１のＡ、ｌ？配線
層により形成されたセル間接続用の配線６０が配置２ 設されており、この配線６０は第２のＡΩ配線により形
成される配線６１に結合されている。また、内部配線領
域１３ｂには、第１のＡｌｌ配線層により形成されたセ
ル間接続用の配線６２が配設されており、この配線６２
は第２のＡΩ配線により形成される配線Ｇ３に結合され
ている。
このように、ＰチャネルＭＯ５Ｉ−ランジスタおよびＮ
チャネルＭＯＳ）ランジスタをそれぞれ櫛型のパターン
状に形成しているのは、回路素子領域１１のＹ方向寸法
を縮小するためである。この結果、セルｃｂの高さつま
りＹ方向寸法は従来のセルと同じで、充分な内部配線領
域１３ａ　、　１３ｂの幅が確保できる。
尚、第５図（Ｂ）の断面図においては、セル構造を分り
易くするために本来は見ることができない部分も破線に
よって示されている。
第６図には、第１図に示したセルＣｂに２人力ＮＡＮＤ
ゲートを形成した場合の具体的なセル構造が示されてい
る。回路素子領域１１には、２人力ＮＡＮＤゲートを構
成するための２個のＰチャネルＭＯＳトランジスタおよ
び２個のＮチャネルＭＯＳ）ランジスタが櫛型のパター
ン状に形成されている。２個のＰチャネルＭＯ５Ｉ−ラ
ンジスタの内の一方は、拡散層７１および７２をソース
、拡散層７３をドレイン、ポリシリコン配線７４をゲー
トとす乙ものである。また、他方のＰチャネルＭＯＳト
ランジスタは、拡散層７２．７５をソース、拡散層７６
をドレイン、ポリシリコン配線７８をゲートとするもの
である。
２個のＮチャネルＭＯＳ）ランジスタの内の一方は、拡
散層７９．８０をソース、拡散層８１をドレイン、ポリ
シリコン配線７４をゲートとするものである。他方のＮ
チャネルＭＯＳ）ランジスタは、拡散層７９．８０をソ
ース、拡散層８１をドレイン、ポリシリコン配線７８′
をゲートとするものである。
ポリシリコン配線７４には、第２のＡｎ）配線層により
形成される第１人力配線８２が結合されている。
また、ポリシリコン配線７８．７８’には、第２のＡΩ
配線層により形成される第２人力配線８３が結合されて
いる。さらに、２個のＰチャネルＭＯ８トランジスタの
各ドレインとなる拡散層７３．７Ｂ、および２個のＮチ
ャネルＭＯＳトランジスタの共通トレインとなる拡散層
８１は、第１のＡρ配線により形成される配線８４を介
して出力配線８５に結合されている。この出力配線８５
は、入力配線８２．８３と同様に、第２のへΩ配線層に
より形成されるものである。
さらに、内部配線領域１３ａには、第１のＡρ配線層に
より形成されたセル間接続用の配線８６が配設されてお
り、この配線８６は第２のＡΩ配線により形成される配
線８７に結合されている。また、内部配線領域１３ｂに
は、第１のＡｊ７配線層により形成されたセル間接続用
の配線８８が配設されており、この配線８８は第２のＡ
Ω配線により形成される配線８９に結合されている。
この構造においても、２人力ＮＡＮＤゲートの各トラン
ジスタが櫛型のパターン状に形成されているので、第５
図と同様に内部配線領域１３ａ。
１．３ｂの幅を充分に確保できる。
［発明の効果］ 以トのように、この発明によれば、配線領域の幅を増大
すること無く自由度の高い配線レイアウトが可能となり
、より高密度でチップ面積の小さいＬＳＩを容易に実現
することができる。
【図面の簡単な説明】
第１図はこの発明のスタンダードセル方式の半導体集積
回路に適用されるセル構造の第１実施例を示す図、第２
図はこの発明のスタンダードセル方式の半導体集積回路
に適用されるセル構造の第２実施例を示す図、第３図は
第１図に示したセルを利用して配置したセル列の配線レ
イアウトを示す図、第４図は第１図および第２図に示し
たセルをそれぞれ利用して配置したセル列の配線レイア
ウトを示す図、第５図は第１図に示したセルにインバー
タを形成した場合の具体的な配線パターンを示す図、第
６図は第１図に示したセルに２人力ＮＡＮＤゲートを形
成した場合の具体的な配線パターンを示す図、第７図は
従来のセル構造を示す図、第８図は第７図に示したセル
を利用して配置したセル列の配線１ノイアウトを示す図
である。 Ｃｂ、Ｃｃ・・・スタンダードセル、１１・・回路素子
領域、１２ａ　、　２１ａ　・・正電源線領域、１２ｂ
。 ２１ｂ・・負電源線領域、１３ａ　、　１３ｂ　、　２
２・・・内部配線領域、３’３．４３・・・配線領域、
３１．、４１・・・第１セル列、３２、４２・・・第２
セル列。 出願人代理人　弁理士　鈴江武彦 ］　７ ヘ Ｃつ

Claims (3)

    【特許請求の範囲】
  1. （１）各々が第１のスタンダードセルを列状に配置して
    なる複数のスタンダードセル列と、各セル列間に設けら
    れセル間を結合するための配線が形成される配線領域と
    を具備するスタンダードセル方式の半導体集積回路にお
    いて、 前記スタンダードセル列は少なくとも１個の第２のスタ
    ンダードセルを含み、この第２のスタンダードセルは、
    前記セル間を結合する配線を形成するための内部配線領
    域を具備していることを特徴とするスタンダードセル方
    式の半導体集積回路。
  2. （２）前記第２のスタンダードセルの内部配線領域に形
    成される配線は、前記セル列に平行して配設されている
    ことを特徴とする請求項１記載のスタンダードセル方式
    の半導体集積回路。
  3. （３）前記第２のスタンダードセルは、所定の論理ゲー
    トを形成するための回路素子領域と、この回路素子領域
    に形成される素子に電源電圧を供給する電源線を形成す
    るための電源線領域とをさらに具備していることを特徴
    とする請求項１記載のスタンダードセル方式の半導体集
    積回路。
JP1108713A 1989-04-27 1989-04-27 スタンダードセル方式の半導体集積回路 Pending JPH02285656A (ja)

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KR900017165A (ko) 1990-11-15
KR930010083B1 (ko) 1993-10-14

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