JPH02285656A - スタンダードセル方式の半導体集積回路 - Google Patents
スタンダードセル方式の半導体集積回路Info
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- JPH02285656A JPH02285656A JP1108713A JP10871389A JPH02285656A JP H02285656 A JPH02285656 A JP H02285656A JP 1108713 A JP1108713 A JP 1108713A JP 10871389 A JP10871389 A JP 10871389A JP H02285656 A JPH02285656 A JP H02285656A
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- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
この発明はスタンダードセル方式の半導体集積回路に関
し、特にセル列間の配線領域の幅を縮小するためのスタ
ンダードセルの構造に関する。
し、特にセル列間の配線領域の幅を縮小するためのスタ
ンダードセルの構造に関する。
(従来の技術)
一般に、スタンダードセル方式のLSIにおいては、ま
ず何種類かの論理ゲート(インバータ、2人力NAND
、3人力NORなど)が高さ一定の矩形領域内に収まる
ようにレイアウトされ、それらがスタンダードセルとし
て登録される。そして、与えられた論理設計に基づいて
各セルの配置および配線を行なうことによって、所望の
LSIを実現している。
ず何種類かの論理ゲート(インバータ、2人力NAND
、3人力NORなど)が高さ一定の矩形領域内に収まる
ようにレイアウトされ、それらがスタンダードセルとし
て登録される。そして、与えられた論理設計に基づいて
各セルの配置および配線を行なうことによって、所望の
LSIを実現している。
各スタンダードセルは、第7図に示すように、正電源線
領域1、回路素子領域2、およ負電源線領域3から構成
されている。回路素子領域2には、前述したように例え
ばインバータ等のゲート回路か形成される。このゲート
回路を駆動するための電源電圧は、正電源線領域1およ
び負電源線領域3にそれぞれ形成される正電源線および
負電源線から供給される。
領域1、回路素子領域2、およ負電源線領域3から構成
されている。回路素子領域2には、前述したように例え
ばインバータ等のゲート回路か形成される。このゲート
回路を駆動するための電源電圧は、正電源線領域1およ
び負電源線領域3にそれぞれ形成される正電源線および
負電源線から供給される。
このような構造の各セルは、第8図に示すように列状に
配置され、そのセル間の配線はセル列間の配線領域を利
用して行われる。この場合、その配線設計は実現すべき
論理機能によって決定されるので、その論理機能によっ
ては1個の配線領域に多数の配線を形成する必要が生じ
ることもある。
配置され、そのセル間の配線はセル列間の配線領域を利
用して行われる。この場合、その配線設計は実現すべき
論理機能によって決定されるので、その論理機能によっ
ては1個の配線領域に多数の配線を形成する必要が生じ
ることもある。
第8図では、その−例として、第1列のセルc3と第2
列のセルC1lを配線L1で接続し、第1列のセルC2
とC8を配線L2で接続し、第1列のセルC5とC7、
およびセルc5とcoを、それぞれ配線し3およびL4
で接続した場合が示されている。この場合、配線領域に
は少なくとも3本の配線がセル列と平行して形成される
ことになるので、配線領域の幅を広くする必要かある。
列のセルC1lを配線L1で接続し、第1列のセルC2
とC8を配線L2で接続し、第1列のセルC5とC7、
およびセルc5とcoを、それぞれ配線し3およびL4
で接続した場合が示されている。この場合、配線領域に
は少なくとも3本の配線がセル列と平行して形成される
ことになるので、配線領域の幅を広くする必要かある。
このように、スタンダードセル方式のLSIでは、局所
的に配線か混雑する部分が生じるとそれによってその配
線領域の幅か大きくなる。スタンダードセルブロックは
通常複数のセル列から構成されるため、配線領域の幅が
増大するとこれに伴ってセルブロック全体の大きさも増
大される。したがって、従来のスタンダードセル方式で
は、セルブロックの大きさをうまく制御することができ
ず、高密度でチップ面積の小さいLSIを効率良く実現
するのが困難であった。
的に配線か混雑する部分が生じるとそれによってその配
線領域の幅か大きくなる。スタンダードセルブロックは
通常複数のセル列から構成されるため、配線領域の幅が
増大するとこれに伴ってセルブロック全体の大きさも増
大される。したがって、従来のスタンダードセル方式で
は、セルブロックの大きさをうまく制御することができ
ず、高密度でチップ面積の小さいLSIを効率良く実現
するのが困難であった。
(発明が解決しようとする課題)
この発明は前述の事情に鑑みなされたもので、従来では
局所的に配線が混雑する部分が生じるとそれによって配
線幅の広い配線領域か必要になった点を改善し、配線領
域の幅を増大すること無く自由度の高い配線のレイアウ
トが可能になるようにして、高密度でチップ面積の小さ
いLSIを実現できるスタンダードセル方式の半導体集
積回路を提供することを目的とする。
局所的に配線が混雑する部分が生じるとそれによって配
線幅の広い配線領域か必要になった点を改善し、配線領
域の幅を増大すること無く自由度の高い配線のレイアウ
トが可能になるようにして、高密度でチップ面積の小さ
いLSIを実現できるスタンダードセル方式の半導体集
積回路を提供することを目的とする。
[発明の構成〕
(課題を解決するための手段)
この発明は、各々が第1のスタンダードセルを列状に配
置してなる複数のスタンダードセル列と、各セル列間に
設けられセル間を結合するための配線が形成される配線
領域とを具備するスタンダードセル方式の半導体集積回
路において、前記スタンダードセル列は少なくとも1個
の第2のスタンダードセルを含み、この第2のスタンダ
ードセルは、前記セル間を結合する配線を形成するため
の内部配線領域を具備していることを特徴とする。
置してなる複数のスタンダードセル列と、各セル列間に
設けられセル間を結合するための配線が形成される配線
領域とを具備するスタンダードセル方式の半導体集積回
路において、前記スタンダードセル列は少なくとも1個
の第2のスタンダードセルを含み、この第2のスタンダ
ードセルは、前記セル間を結合する配線を形成するため
の内部配線領域を具備していることを特徴とする。
(作 用)
このスタンダードセル方式の半導体集積回路にあっては
、例えば局所的に配線が混雑している部分に第2のスタ
ンダードセルを用いることによって、その混雑を第2の
スタンダードセルの内部配線領域に取込むことができる
。したがって、配線領域の幅を増大すること無くその配
線領域内に種々の配線を形成できるので、高密度でチッ
プ面積の小さいLSIを効率良く実現することが可能に
なる。
、例えば局所的に配線が混雑している部分に第2のスタ
ンダードセルを用いることによって、その混雑を第2の
スタンダードセルの内部配線領域に取込むことができる
。したがって、配線領域の幅を増大すること無くその配
線領域内に種々の配線を形成できるので、高密度でチッ
プ面積の小さいLSIを効率良く実現することが可能に
なる。
(実施例)
以下、図面を参照してこの発明の詳細な説明する。
第1図にこの発明のスタンダードセル方式の半導体集積
回路で使用されるスタンダードセルの第]の実施例を示
す。このスタンダードセルCbは、回路素子領域11、
正電源線領域12a 、 +2b 、および内部配線領
域13a 、 13bを含んでいる。回路素子領域11
には、所望の論理ゲート(例えばインバタ、2人力NA
N’Dゲート、3人力NORゲトなど)が形成される。
回路で使用されるスタンダードセルの第]の実施例を示
す。このスタンダードセルCbは、回路素子領域11、
正電源線領域12a 、 +2b 、および内部配線領
域13a 、 13bを含んでいる。回路素子領域11
には、所望の論理ゲート(例えばインバタ、2人力NA
N’Dゲート、3人力NORゲトなど)が形成される。
正電源線領域12aおよび負電源線領域12bには、そ
れぞれ正電源線および負電源線が形成される。これら電
源線は、回路素子領域11の論理ゲートに電源電圧を供
給するために使用される。内部配線領域13a 、 1
3bは、それぞれセル間を接続する配線を形成するため
に利用される。
れぞれ正電源線および負電源線が形成される。これら電
源線は、回路素子領域11の論理ゲートに電源電圧を供
給するために使用される。内部配線領域13a 、 1
3bは、それぞれセル間を接続する配線を形成するため
に利用される。
第2図はこの発明のスタンダードセル方式の半導体集積
回路に使用されるスタンダードセルの第2の実施例を示
している。このスタンダードセルCeは正電源線領域2
1a1負電源線領域21b1および内部配線領域22か
ら構成されており、回路素子領域を含まない点が’Aコ
図のセルCbと異なっている。すなわち、このセルCc
は、セル間配線のためにたけ利用される特殊セルであり
、回路としては何等機能しない。
回路に使用されるスタンダードセルの第2の実施例を示
している。このスタンダードセルCeは正電源線領域2
1a1負電源線領域21b1および内部配線領域22か
ら構成されており、回路素子領域を含まない点が’Aコ
図のセルCbと異なっている。すなわち、このセルCc
は、セル間配線のためにたけ利用される特殊セルであり
、回路としては何等機能しない。
次に、第3図を参照して第1図のセルcbを用いて構成
されるスタンダードセル列の具体的なパターンを説明す
る。第3図には、第8図に示したセル列の内でセルC1
2,C13,C15,C1G、 C17に代えて、各
々か第1図のセル構造を有するセルCb12 、 C
bl3 、 Cbl5 、 CblG 、 Cb
l7を使用した場合か示されている。セルC3とセルC
I2間は、配線L la、および配線Llbによって結
合されている。配線Llaは、第1セル列31と第2セ
ル列32間の配線領域33に形成されており、また配線
L lbハ第2−1? ル列32(+) (? h C
b12およびCbl3)内部配線領域に形成されている
。セルc5と07間は、第2セル列32のセルCb15
、 C1)1B 、およびCbl、7の内部配線領
域に形成された配線し3によって結合されている。さら
に、セルC5と06間は、第2セル列32のセルCL)
1.5およびCb16の内部配線領域に形成された配線
し4によって結合されている。
されるスタンダードセル列の具体的なパターンを説明す
る。第3図には、第8図に示したセル列の内でセルC1
2,C13,C15,C1G、 C17に代えて、各
々か第1図のセル構造を有するセルCb12 、 C
bl3 、 Cbl5 、 CblG 、 Cb
l7を使用した場合か示されている。セルC3とセルC
I2間は、配線L la、および配線Llbによって結
合されている。配線Llaは、第1セル列31と第2セ
ル列32間の配線領域33に形成されており、また配線
L lbハ第2−1? ル列32(+) (? h C
b12およびCbl3)内部配線領域に形成されている
。セルc5と07間は、第2セル列32のセルCb15
、 C1)1B 、およびCbl、7の内部配線領
域に形成された配線し3によって結合されている。さら
に、セルC5と06間は、第2セル列32のセルCL)
1.5およびCb16の内部配線領域に形成された配線
し4によって結合されている。
セルCb12 、 CI)13 、 Cbl5 、
CblB 、 Cbl7の内部配線領域に形成される
各配線は、正電源VDD線および負電源VSS線と同様
に、X方向すなわちセル列31.32と平行して配設さ
れている。また、各セル内に形成されるゲート回路(図
ではインバータ)の入力および出力のための配線は、Y
方向すなわちセル列に対して垂直に配設されている。こ
れらX方向の配線とY方向の配線は互いに電気的に絶縁
されるように立体的に配設されており、コンタクト部(
口開で図示)のみによってその間が接続されている。
CblB 、 Cbl7の内部配線領域に形成される
各配線は、正電源VDD線および負電源VSS線と同様
に、X方向すなわちセル列31.32と平行して配設さ
れている。また、各セル内に形成されるゲート回路(図
ではインバータ)の入力および出力のための配線は、Y
方向すなわちセル列に対して垂直に配設されている。こ
れらX方向の配線とY方向の配線は互いに電気的に絶縁
されるように立体的に配設されており、コンタクト部(
口開で図示)のみによってその間が接続されている。
このようなセルブロックをチップ上に形成した状態にお
いては、X方向の配線およびY方向の配線は、第]金属
層およびその上層に絶縁層を介して形成される第2金属
層によってそれぞれ形成することかできる。
いては、X方向の配線およびY方向の配線は、第]金属
層およびその上層に絶縁層を介して形成される第2金属
層によってそれぞれ形成することかできる。
このように、セルの内部配線領域を利用して配線を行な
うことによって、セル列間の配線領域に形成される配線
の数を削減することかできる。したかって、セル列間の
配線領域の幅を第8図に示した従来のように広くする必
要かなくなり、セル列ブロック全体を小さく形成するこ
とが可能になる。
うことによって、セル列間の配線領域に形成される配線
の数を削減することかできる。したかって、セル列間の
配線領域の幅を第8図に示した従来のように広くする必
要かなくなり、セル列ブロック全体を小さく形成するこ
とが可能になる。
第4図は第1図に示したセルcbおよび第2図に示した
セルCcの双方を用いた場合のセル列の構成を示すもの
である。図において、セルCc32は第2図に示したセ
ル構造を有するセルであり、セルCb33 、 Cb
34は第1図に示したセル構造を有するセルである。
セルCcの双方を用いた場合のセル列の構成を示すもの
である。図において、セルCc32は第2図に示したセ
ル構造を有するセルであり、セルCb33 、 Cb
34は第1図に示したセル構造を有するセルである。
第1セル列41のセルC2Jは、セルCc32の内部配
線領域に形成された配線L llaおよびセルCb33
の内部配線領域に形成された配線L11.bによ・って
セルCb33に結合されている。また、第1セル列41
のセルC22とセル23間は、第2セル列のセルCb3
3およびCb34の内部配線領域に形成された配線L
12aおよびLl、2bによって結合されている。さら
に、第1セル列41のセルC21と第2セル列42のセ
ルC31,Cb34間は、配線領域43に形成された配
線L1.3およびLl4によって結合されている。
線領域に形成された配線L llaおよびセルCb33
の内部配線領域に形成された配線L11.bによ・って
セルCb33に結合されている。また、第1セル列41
のセルC22とセル23間は、第2セル列のセルCb3
3およびCb34の内部配線領域に形成された配線L
12aおよびLl、2bによって結合されている。さら
に、第1セル列41のセルC21と第2セル列42のセ
ルC31,Cb34間は、配線領域43に形成された配
線L1.3およびLl4によって結合されている。
このように、内部に素子領域を持たず配線のみに使用さ
れるセルCc32は、実現すべき回路機能とは関係なく
任意のセル間に挿入できる。このため、セルCc32を
使用することによって、配線領域43の幅を削減できる
と共に、配線レイアウトの自由度をより向上させること
か可能になる。
れるセルCc32は、実現すべき回路機能とは関係なく
任意のセル間に挿入できる。このため、セルCc32を
使用することによって、配線領域43の幅を削減できる
と共に、配線レイアウトの自由度をより向上させること
か可能になる。
第5図は第1図に示したセルcbにインバータを形成し
た場合の具体的なセル構造を示すもので、第5図(A)
にはその平面パターンか、また第5図(B)にはそのI
−I線に沿った断α4j構造が示されている。この図に
おいて、回路素子領域11内に配設される配線を除けば
、X方向に配設される配線は全て第1のへρ配線層によ
り形成され、Y方向に配設される配線は全て第2のAf
J配線層により形成されている。第2のAI配線層は、
絶縁層を介して第1のAρ配線層の上層に形成される配
線である。
た場合の具体的なセル構造を示すもので、第5図(A)
にはその平面パターンか、また第5図(B)にはそのI
−I線に沿った断α4j構造が示されている。この図に
おいて、回路素子領域11内に配設される配線を除けば
、X方向に配設される配線は全て第1のへρ配線層によ
り形成され、Y方向に配設される配線は全て第2のAf
J配線層により形成されている。第2のAI配線層は、
絶縁層を介して第1のAρ配線層の上層に形成される配
線である。
回路素子領域11には、PチャネルMO8)ランジスタ
とNチャネルMOS)ランジスタにより構成されるCM
OSインバータが櫛型のパターン状に形成されている。
とNチャネルMOS)ランジスタにより構成されるCM
OSインバータが櫛型のパターン状に形成されている。
そのPチャネルMOSトランジスタのドレインは拡散層
51a 、 51bによって形成され、またそのソース
は拡散層52、ゲートはポリシリコン配線53によって
形成されている。NチャネルMOS)ランジスタのドレ
インは拡散層54a 、 54bによって形成され、ま
たそのソースは拡散層55、ゲートはポリシリコン配線
53によって形成されている。
51a 、 51bによって形成され、またそのソース
は拡散層52、ゲートはポリシリコン配線53によって
形成されている。NチャネルMOS)ランジスタのドレ
インは拡散層54a 、 54bによって形成され、ま
たそのソースは拡散層55、ゲートはポリシリコン配線
53によって形成されている。
ポリシリコン配線層53は、2個のコンタクト部を介し
て第2のA、I7配線層よりなる入力配線5Baに結合
されている。その2個のコンタクト部の内の一方はポリ
シン配線層53と第1のAρ配線層との接続のために使
用され、他方のコンタクト部はその第1のAj7配線層
と入力配線58aを接続す1す るために使用されている。同様に、ポリシリコン配線層
53は、2個のコンタクト部を介して第2のへρ配線層
よりなる入力配線5Bbにも結合されている。
て第2のA、I7配線層よりなる入力配線5Baに結合
されている。その2個のコンタクト部の内の一方はポリ
シン配線層53と第1のAρ配線層との接続のために使
用され、他方のコンタクト部はその第1のAj7配線層
と入力配線58aを接続す1す るために使用されている。同様に、ポリシリコン配線層
53は、2個のコンタクト部を介して第2のへρ配線層
よりなる入力配線5Bbにも結合されている。
Pチャネルトランジスタのソース拡散層52は、第2の
A、Q配線層により形成される電源接続配線57を介し
て電源VDD配線に結合されている。この電源VDD配
線は第1のへρ配線層により形成されている。また、N
チャネルトランジスタのソース拡散層55は、第2のA
J7配線層により形成される電源接続配線58を介して
電源VSS配線に結合されている。この電源Vss配線
も第1のAΩ配線層により形成されている。
A、Q配線層により形成される電源接続配線57を介し
て電源VDD配線に結合されている。この電源VDD配
線は第1のへρ配線層により形成されている。また、N
チャネルトランジスタのソース拡散層55は、第2のA
J7配線層により形成される電源接続配線58を介して
電源VSS配線に結合されている。この電源Vss配線
も第1のAΩ配線層により形成されている。
PチャネルMO8)ランジスタのドレイン拡散層51a
、、 51b 、およびNチャネルMOS)ランジス
タのドレイン拡散層54a 、 54bは、第2のA、
l?配線層により形成される出力配線59に共通に結合
されている。
、、 51b 、およびNチャネルMOS)ランジス
タのドレイン拡散層54a 、 54bは、第2のA、
l?配線層により形成される出力配線59に共通に結合
されている。
さらに、内部配線領域13aには、第1のA、l?配線
層により形成されたセル間接続用の配線60が配置2 設されており、この配線60は第2のAΩ配線により形
成される配線61に結合されている。また、内部配線領
域13bには、第1のAll配線層により形成されたセ
ル間接続用の配線62が配設されており、この配線62
は第2のAΩ配線により形成される配線G3に結合され
ている。
層により形成されたセル間接続用の配線60が配置2 設されており、この配線60は第2のAΩ配線により形
成される配線61に結合されている。また、内部配線領
域13bには、第1のAll配線層により形成されたセ
ル間接続用の配線62が配設されており、この配線62
は第2のAΩ配線により形成される配線G3に結合され
ている。
このように、PチャネルMO5I−ランジスタおよびN
チャネルMOS)ランジスタをそれぞれ櫛型のパターン
状に形成しているのは、回路素子領域11のY方向寸法
を縮小するためである。この結果、セルcbの高さつま
りY方向寸法は従来のセルと同じで、充分な内部配線領
域13a 、 13bの幅が確保できる。
チャネルMOS)ランジスタをそれぞれ櫛型のパターン
状に形成しているのは、回路素子領域11のY方向寸法
を縮小するためである。この結果、セルcbの高さつま
りY方向寸法は従来のセルと同じで、充分な内部配線領
域13a 、 13bの幅が確保できる。
尚、第5図(B)の断面図においては、セル構造を分り
易くするために本来は見ることができない部分も破線に
よって示されている。
易くするために本来は見ることができない部分も破線に
よって示されている。
第6図には、第1図に示したセルCbに2人力NAND
ゲートを形成した場合の具体的なセル構造が示されてい
る。回路素子領域11には、2人力NANDゲートを構
成するための2個のPチャネルMOSトランジスタおよ
び2個のNチャネルMOS)ランジスタが櫛型のパター
ン状に形成されている。2個のPチャネルMO5I−ラ
ンジスタの内の一方は、拡散層71および72をソース
、拡散層73をドレイン、ポリシリコン配線74をゲー
トとす乙ものである。また、他方のPチャネルMOSト
ランジスタは、拡散層72.75をソース、拡散層76
をドレイン、ポリシリコン配線78をゲートとするもの
である。
ゲートを形成した場合の具体的なセル構造が示されてい
る。回路素子領域11には、2人力NANDゲートを構
成するための2個のPチャネルMOSトランジスタおよ
び2個のNチャネルMOS)ランジスタが櫛型のパター
ン状に形成されている。2個のPチャネルMO5I−ラ
ンジスタの内の一方は、拡散層71および72をソース
、拡散層73をドレイン、ポリシリコン配線74をゲー
トとす乙ものである。また、他方のPチャネルMOSト
ランジスタは、拡散層72.75をソース、拡散層76
をドレイン、ポリシリコン配線78をゲートとするもの
である。
2個のNチャネルMOS)ランジスタの内の一方は、拡
散層79.80をソース、拡散層81をドレイン、ポリ
シリコン配線74をゲートとするものである。他方のN
チャネルMOS)ランジスタは、拡散層79.80をソ
ース、拡散層81をドレイン、ポリシリコン配線78′
をゲートとするものである。
散層79.80をソース、拡散層81をドレイン、ポリ
シリコン配線74をゲートとするものである。他方のN
チャネルMOS)ランジスタは、拡散層79.80をソ
ース、拡散層81をドレイン、ポリシリコン配線78′
をゲートとするものである。
ポリシリコン配線74には、第2のAn)配線層により
形成される第1人力配線82が結合されている。
形成される第1人力配線82が結合されている。
また、ポリシリコン配線78.78’には、第2のAΩ
配線層により形成される第2人力配線83が結合されて
いる。さらに、2個のPチャネルMO8トランジスタの
各ドレインとなる拡散層73.7B、および2個のNチ
ャネルMOSトランジスタの共通トレインとなる拡散層
81は、第1のAρ配線により形成される配線84を介
して出力配線85に結合されている。この出力配線85
は、入力配線82.83と同様に、第2のへΩ配線層に
より形成されるものである。
配線層により形成される第2人力配線83が結合されて
いる。さらに、2個のPチャネルMO8トランジスタの
各ドレインとなる拡散層73.7B、および2個のNチ
ャネルMOSトランジスタの共通トレインとなる拡散層
81は、第1のAρ配線により形成される配線84を介
して出力配線85に結合されている。この出力配線85
は、入力配線82.83と同様に、第2のへΩ配線層に
より形成されるものである。
さらに、内部配線領域13aには、第1のAρ配線層に
より形成されたセル間接続用の配線86が配設されてお
り、この配線86は第2のAΩ配線により形成される配
線87に結合されている。また、内部配線領域13bに
は、第1のAj7配線層により形成されたセル間接続用
の配線88が配設されており、この配線88は第2のA
Ω配線により形成される配線89に結合されている。
より形成されたセル間接続用の配線86が配設されてお
り、この配線86は第2のAΩ配線により形成される配
線87に結合されている。また、内部配線領域13bに
は、第1のAj7配線層により形成されたセル間接続用
の配線88が配設されており、この配線88は第2のA
Ω配線により形成される配線89に結合されている。
この構造においても、2人力NANDゲートの各トラン
ジスタが櫛型のパターン状に形成されているので、第5
図と同様に内部配線領域13a。
ジスタが櫛型のパターン状に形成されているので、第5
図と同様に内部配線領域13a。
1.3bの幅を充分に確保できる。
[発明の効果]
以トのように、この発明によれば、配線領域の幅を増大
すること無く自由度の高い配線レイアウトが可能となり
、より高密度でチップ面積の小さいLSIを容易に実現
することができる。
すること無く自由度の高い配線レイアウトが可能となり
、より高密度でチップ面積の小さいLSIを容易に実現
することができる。
第1図はこの発明のスタンダードセル方式の半導体集積
回路に適用されるセル構造の第1実施例を示す図、第2
図はこの発明のスタンダードセル方式の半導体集積回路
に適用されるセル構造の第2実施例を示す図、第3図は
第1図に示したセルを利用して配置したセル列の配線レ
イアウトを示す図、第4図は第1図および第2図に示し
たセルをそれぞれ利用して配置したセル列の配線レイア
ウトを示す図、第5図は第1図に示したセルにインバー
タを形成した場合の具体的な配線パターンを示す図、第
6図は第1図に示したセルに2人力NANDゲートを形
成した場合の具体的な配線パターンを示す図、第7図は
従来のセル構造を示す図、第8図は第7図に示したセル
を利用して配置したセル列の配線1ノイアウトを示す図
である。 Cb、Cc・・・スタンダードセル、11・・回路素子
領域、12a 、 21a ・・正電源線領域、12b
。 21b・・負電源線領域、13a 、 13b 、 2
2・・・内部配線領域、3’3.43・・・配線領域、
31.、41・・・第1セル列、32、42・・・第2
セル列。 出願人代理人 弁理士 鈴江武彦 ] 7 ヘ Cつ
回路に適用されるセル構造の第1実施例を示す図、第2
図はこの発明のスタンダードセル方式の半導体集積回路
に適用されるセル構造の第2実施例を示す図、第3図は
第1図に示したセルを利用して配置したセル列の配線レ
イアウトを示す図、第4図は第1図および第2図に示し
たセルをそれぞれ利用して配置したセル列の配線レイア
ウトを示す図、第5図は第1図に示したセルにインバー
タを形成した場合の具体的な配線パターンを示す図、第
6図は第1図に示したセルに2人力NANDゲートを形
成した場合の具体的な配線パターンを示す図、第7図は
従来のセル構造を示す図、第8図は第7図に示したセル
を利用して配置したセル列の配線1ノイアウトを示す図
である。 Cb、Cc・・・スタンダードセル、11・・回路素子
領域、12a 、 21a ・・正電源線領域、12b
。 21b・・負電源線領域、13a 、 13b 、 2
2・・・内部配線領域、3’3.43・・・配線領域、
31.、41・・・第1セル列、32、42・・・第2
セル列。 出願人代理人 弁理士 鈴江武彦 ] 7 ヘ Cつ
Claims (3)
- (1)各々が第1のスタンダードセルを列状に配置して
なる複数のスタンダードセル列と、各セル列間に設けら
れセル間を結合するための配線が形成される配線領域と
を具備するスタンダードセル方式の半導体集積回路にお
いて、 前記スタンダードセル列は少なくとも1個の第2のスタ
ンダードセルを含み、この第2のスタンダードセルは、
前記セル間を結合する配線を形成するための内部配線領
域を具備していることを特徴とするスタンダードセル方
式の半導体集積回路。 - (2)前記第2のスタンダードセルの内部配線領域に形
成される配線は、前記セル列に平行して配設されている
ことを特徴とする請求項1記載のスタンダードセル方式
の半導体集積回路。 - (3)前記第2のスタンダードセルは、所定の論理ゲー
トを形成するための回路素子領域と、この回路素子領域
に形成される素子に電源電圧を供給する電源線を形成す
るための電源線領域とをさらに具備していることを特徴
とする請求項1記載のスタンダードセル方式の半導体集
積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1108713A JPH02285656A (ja) | 1989-04-27 | 1989-04-27 | スタンダードセル方式の半導体集積回路 |
KR1019900005897A KR930010083B1 (ko) | 1989-04-27 | 1990-04-26 | 스탠다드셀방식의 반도체 집적회로 |
US07/649,139 US5063430A (en) | 1989-04-27 | 1991-01-30 | Semiconductor integrated circuit device having standard cells including internal wiring region |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1108713A JPH02285656A (ja) | 1989-04-27 | 1989-04-27 | スタンダードセル方式の半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02285656A true JPH02285656A (ja) | 1990-11-22 |
Family
ID=14491706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1108713A Pending JPH02285656A (ja) | 1989-04-27 | 1989-04-27 | スタンダードセル方式の半導体集積回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5063430A (ja) |
JP (1) | JPH02285656A (ja) |
KR (1) | KR930010083B1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2894814B2 (ja) * | 1990-09-28 | 1999-05-24 | 株式会社東芝 | スタンダード・セル方式の半導体集積回路 |
US5796129A (en) * | 1993-08-03 | 1998-08-18 | Seiko Epson Corp. | Master slice type integrated circuit system having block areas optimized based on function |
US5798541A (en) * | 1994-12-02 | 1998-08-25 | Intel Corporation | Standard semiconductor cell with contoured cell boundary to increase device density |
US5768146A (en) * | 1995-03-28 | 1998-06-16 | Intel Corporation | Method of cell contouring to increase device density |
US5952698A (en) * | 1995-09-07 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout pattern for improved MOS device matching |
JP3349989B2 (ja) * | 1999-06-18 | 2002-11-25 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路装置及びそのレイアウト方法及び装置 |
US7283381B2 (en) | 2000-08-17 | 2007-10-16 | David Earl Butz | System and methods for addressing a matrix incorporating virtual columns and addressing layers |
US6462977B2 (en) | 2000-08-17 | 2002-10-08 | David Earl Butz | Data storage device having virtual columns and addressing layers |
DE102004032708A1 (de) * | 2004-07-07 | 2006-02-09 | Robert Bosch Gmbh | Vorrichtung für eine passive Stabilisierung von Versorgungsspannungen eines Halbleiterbauelements |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5878450A (ja) * | 1981-11-04 | 1983-05-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置 |
JPS5887854A (ja) * | 1981-11-20 | 1983-05-25 | Nec Corp | マスタスライス方式lsi基板 |
JPS5979549A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | 半導体集積回路 |
JPS60175438A (ja) * | 1984-02-22 | 1985-09-09 | Hitachi Ltd | 半導体集積回路装置 |
JPH0680670B2 (ja) * | 1985-11-29 | 1994-10-12 | 日本電気株式会社 | 半導体集積回路装置 |
JPS6399545A (ja) * | 1987-09-28 | 1988-04-30 | Toshiba Corp | ビルディング・ブロック方式の集積回路 |
-
1989
- 1989-04-27 JP JP1108713A patent/JPH02285656A/ja active Pending
-
1990
- 1990-04-26 KR KR1019900005897A patent/KR930010083B1/ko not_active IP Right Cessation
-
1991
- 1991-01-30 US US07/649,139 patent/US5063430A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5063430A (en) | 1991-11-05 |
KR900017165A (ko) | 1990-11-15 |
KR930010083B1 (ko) | 1993-10-14 |
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