JPS6399545A - ビルディング・ブロック方式の集積回路 - Google Patents
ビルディング・ブロック方式の集積回路Info
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- JPS6399545A JPS6399545A JP24303387A JP24303387A JPS6399545A JP S6399545 A JPS6399545 A JP S6399545A JP 24303387 A JP24303387 A JP 24303387A JP 24303387 A JP24303387 A JP 24303387A JP S6399545 A JPS6399545 A JP S6399545A
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- Japan
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- wiring
- logic
- blocks
- block
- integrated circuit
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は電算機を用いてＬＳＩ（大規模集積回路）の設
計を行なうビルディング・ブロック方式の集積回路に関
するものである。
計を行なうビルディング・ブロック方式の集積回路に関
するものである。
（従来の技術）
従来、電算機を用いてＬＳＩを設計する場合、第３図に
示すようないわゆるビルディング・ブロック方式が採用
されている。図において１は四角形状のブロック内に論
理回路パターンを形成してなる論理回路ブロック、２は
電算機を用いて形成されたブロック間配線、３はポンデ
ィングパッドを示す。このビルディング・ブロック方式
では、ブロックを電算機向けに規格化することにより手
書きパターンの多様性を殺し、自動処理しやすくしてい
る。ただこの方式の欠点は、システムの増大とともに斜
線部（上、下の配線をつなぐ部分で以下スル一部と称す
る）４が増大し、半導体チップにおける占有面積が大き
くなる点にある。その原因は、スル一部４を単に上の配
線領域と下の配線領域とを接続するだけのために用いて
いたからである。
示すようないわゆるビルディング・ブロック方式が採用
されている。図において１は四角形状のブロック内に論
理回路パターンを形成してなる論理回路ブロック、２は
電算機を用いて形成されたブロック間配線、３はポンデ
ィングパッドを示す。このビルディング・ブロック方式
では、ブロックを電算機向けに規格化することにより手
書きパターンの多様性を殺し、自動処理しやすくしてい
る。ただこの方式の欠点は、システムの増大とともに斜
線部（上、下の配線をつなぐ部分で以下スル一部と称す
る）４が増大し、半導体チップにおける占有面積が大き
くなる点にある。その原因は、スル一部４を単に上の配
線領域と下の配線領域とを接続するだけのために用いて
いたからである。
（発明が解決しようとする問題点）
上述したように、従来のビルディング・ブロック方式の
集積回路は、システムの増大とともにスル一部が増大し
、半導体チップにおける占有面積が大きくなる欠点があ
る。
集積回路は、システムの増大とともにスル一部が増大し
、半導体チップにおける占有面積が大きくなる欠点があ
る。
従って１本発明の目的は、スル一部の配線数を極力減少
させることによりチツプ面積の減少化をハカシ得るビル
ディング・ブロック方式の集積回路を提供しようとする
ものである。
させることによりチツプ面積の減少化をハカシ得るビル
ディング・ブロック方式の集積回路を提供しようとする
ものである。
（問題点を解決するための手段と作用）即ち本発明にお
いては、上記の目的を達成するために、論理ブロック内
における信号入力用および信号出力用の全ての配線パタ
ーンを、論理ブロックを縦（又は横）方向に突き抜けた
構成とし、との突き抜けた配線パターンに対応する論理
回路の信号入出力端子を論理ブロックの連接方向に沿う
２つの辺に導出することにより、この２つの辺のいずれ
の辺側でも論理ブロックの信号入出力端子の相互接続が
行なえるとともに、離れた論理ブロック列間でこれらの
ブロック列間に介在する論理ブロック列における上記論
理ブロックの突き抜けた配線パターンを介して接続が行
なえるようにしている。
いては、上記の目的を達成するために、論理ブロック内
における信号入力用および信号出力用の全ての配線パタ
ーンを、論理ブロックを縦（又は横）方向に突き抜けた
構成とし、との突き抜けた配線パターンに対応する論理
回路の信号入出力端子を論理ブロックの連接方向に沿う
２つの辺に導出することにより、この２つの辺のいずれ
の辺側でも論理ブロックの信号入出力端子の相互接続が
行なえるとともに、離れた論理ブロック列間でこれらの
ブロック列間に介在する論理ブロック列における上記論
理ブロックの突き抜けた配線パターンを介して接続が行
なえるようにしている。
（実施例）
以下図面を参照して本発明の詳細な説明する。なお本発
明は、シリコンゲート型Ｂ／Ｄ （エンハンスメント／
デｆレツション）ＭＯ８回路の場合に特に有効なので
、以下の説明はすべてこの回路の場合であるが、他の回
路例えばアルミゲートＥ／Ｅ（エンハンスメント／エン
ハンスメント）、Ｅ／Ｄ型、相補型ＭＯ８の構成にも適
用できる。
明は、シリコンゲート型Ｂ／Ｄ （エンハンスメント／
デｆレツション）ＭＯ８回路の場合に特に有効なので
、以下の説明はすべてこの回路の場合であるが、他の回
路例えばアルミゲートＥ／Ｅ（エンハンスメント／エン
ハンスメント）、Ｅ／Ｄ型、相補型ＭＯ８の構成にも適
用できる。
第１図は本発明が適用された負論理２ＮＯＲ回路で、同
図（ａ）は集積回路パターン図、同図（ｂｌはその等価
回路図、同図（Ｃ）はその具体的回路結線図である。図
において１１はデシレッジ璽ン型負荷＊ｏｓトランジス
タ部、１２，１３はエンハンスメント型駆動用ＭＯＳト
ランジスタ部、ａ、ｂ。
図（ａ）は集積回路パターン図、同図（ｂｌはその等価
回路図、同図（Ｃ）はその具体的回路結線図である。図
において１１はデシレッジ璽ン型負荷＊ｏｓトランジス
タ部、１２，１３はエンハンスメント型駆動用ＭＯＳト
ランジスタ部、ａ、ｂ。
ｄはこれらトランジスタのゲート配線となるポリシリコ
ン層、１４．１５は該ポリシリコン層上に絶縁膜を介し
て設けられる電源配線を示し、配線１４は電源ＶＤＤ用
、１５は接地用である。１６は配線コンタクト部である
。
ン層、１４．１５は該ポリシリコン層上に絶縁膜を介し
て設けられる電源配線を示し、配線１４は電源ＶＤＤ用
、１５は接地用である。１６は配線コンタクト部である
。
この構成の特徴は、ゲート配線ａ、ｂ、ｄがブロックの
縦方向に突き抜ける如く形成され、上端側からでも下端
側からでも接続できるようになっている点で、以下この
ブロックを突き抜はブロックと称す。このような構成を
有した各種実き抜はブロック１７．１７・・・を第２図
に示すように横方向に複数列並べると共に一各列１８．
１８・・・間は互いに離間するように配置し、ブロック
間の配線を行なう。１９．１９・・・はその配線を示す
。即ちこのような配線を電算機で自動的に形成するに当
り、論理回路ブロックの突き抜は配線パターン（例えば
ａ、ｂ、ｄ）と他の論理回路ブロック間の配線は互いに
近い方の突き抜は配線パターンの端部どうしで行なえば
、配線長が短かくなシ、前記第３図のようなスル一部４
の配線数が減少し、チップ面積を小さくすることができ
る。図において１９１〜１９４は本発明を用いたことに
より削除できたスル一部及び横方向配線である。特に突
き抜は配線パターンａ、ｂ、ｄは第３図のスル一部の役
目を兼用すると共に論理回路ブロック内のトランジスタ
１１，１２．１３のゲート配線の役目をしている点で効
果的である。また横方向の電源線１４．１５と縦方向の
ポリシリコン配線ａ。
縦方向に突き抜ける如く形成され、上端側からでも下端
側からでも接続できるようになっている点で、以下この
ブロックを突き抜はブロックと称す。このような構成を
有した各種実き抜はブロック１７．１７・・・を第２図
に示すように横方向に複数列並べると共に一各列１８．
１８・・・間は互いに離間するように配置し、ブロック
間の配線を行なう。１９．１９・・・はその配線を示す
。即ちこのような配線を電算機で自動的に形成するに当
り、論理回路ブロックの突き抜は配線パターン（例えば
ａ、ｂ、ｄ）と他の論理回路ブロック間の配線は互いに
近い方の突き抜は配線パターンの端部どうしで行なえば
、配線長が短かくなシ、前記第３図のようなスル一部４
の配線数が減少し、チップ面積を小さくすることができ
る。図において１９１〜１９４は本発明を用いたことに
より削除できたスル一部及び横方向配線である。特に突
き抜は配線パターンａ、ｂ、ｄは第３図のスル一部の役
目を兼用すると共に論理回路ブロック内のトランジスタ
１１，１２．１３のゲート配線の役目をしている点で効
果的である。また横方向の電源線１４．１５と縦方向の
ポリシリコン配線ａ。
ｂ、ｄとは多層配線で、相互にぶつからない構成となっ
ているため面積的に有利であるし、実施も極めて容易で
ある。またＥ／ＤＭＯ８の場合、デプレッシ５１ン型ト
ランジスタのゲートを出力端に接続できるので、ポリシ
リコン配線を素直に上下に出すことができるものである
。
ているため面積的に有利であるし、実施も極めて容易で
ある。またＥ／ＤＭＯ８の場合、デプレッシ５１ン型ト
ランジスタのゲートを出力端に接続できるので、ポリシ
リコン配線を素直に上下に出すことができるものである
。
なお本発明は上記実施例に限られることなく、例えばシ
リコンゲート構成をモリブデンゲート構成にするとか、
各論理回路ブロックの横方向のアルミ電源配線を対応し
た位置に設け、ブロックを横力向に並べると自動的に電
源配線がつながるようにする等種々の変形が可能である
。また本発明でいう“縦方向”、′横方向”とは方向を
定める便宜的表現である。
リコンゲート構成をモリブデンゲート構成にするとか、
各論理回路ブロックの横方向のアルミ電源配線を対応し
た位置に設け、ブロックを横力向に並べると自動的に電
源配線がつながるようにする等種々の変形が可能である
。また本発明でいう“縦方向”、′横方向”とは方向を
定める便宜的表現である。
以上説明した如く本発明によれば、突き抜は配線パター
ンを用いたので、半導体チップ面積の縮小化等が可能な
ビルディング・ブロック方式の集積回路が提供できる。
ンを用いたので、半導体チップ面積の縮小化等が可能な
ビルディング・ブロック方式の集積回路が提供できる。
第１図は本発明の一実施例に係わゐビルディング・ブロ
ック方式の集積回路における論理回路ブロックの構成例
を示す図、第２図は上記第１図の論理回路ブロックを用
いたビルディング・ブロック方式の集積回路の概略的配
線パターン図、第３図は従来のビルディング・ブロック
方式の集積回路について説明するだめの概略的配線パタ
ーン図である。 ａ、ｂ、ｃ・・・突き抜は配線ノくターン、１４゜１５
・・・電源配線、１７・・・論理回路ブロック、Ｉ８・
・・ブロック列、１９・・・ブロック間配線。
ック方式の集積回路における論理回路ブロックの構成例
を示す図、第２図は上記第１図の論理回路ブロックを用
いたビルディング・ブロック方式の集積回路の概略的配
線パターン図、第３図は従来のビルディング・ブロック
方式の集積回路について説明するだめの概略的配線パタ
ーン図である。 ａ、ｂ、ｃ・・・突き抜は配線ノくターン、１４゜１５
・・・電源配線、１７・・・論理回路ブロック、Ｉ８・
・・ブロック列、１９・・・ブロック間配線。
Claims (1)
- 【特許請求の範囲】 ブロック内に論理回路を備えた複数個の論理ブロックを
横（又は縦）方向に１列に連接配置するとともに、各々
の列を縦（又は横）方向に所定間隔を隔てて複数列並置
し、その論理ブロック列間で各論理ブロックから導出さ
れた信号入出力端子を配線により相互接続するビルディ
ング・ブロック方式の集積回路において、前記論理ブロ
ック内における信号入力用および信号出力用の全ての配
線パターンは、論理ブロックを縦（又は横）方向に突き
抜け、この突き抜けた配線パターンに対応する論理回路
の信号入出力端子を論理ブロックの連接方向に沿う２つ
の辺に導出してなり、この２つの辺のいずれの辺側でも
論理ブロックの信号入出力端子の相互接続を行なうとと
もに、離れた論理ブロック列間でこれらのブロック列間
に介在する論理ブロック列における上記論理ブロックの
突き抜けた配線パターンを介して接続を行なうことを特
徴とするビルディング・ブ ロック方式の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24303387A JPS6399545A (ja) | 1987-09-28 | 1987-09-28 | ビルディング・ブロック方式の集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24303387A JPS6399545A (ja) | 1987-09-28 | 1987-09-28 | ビルディング・ブロック方式の集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7462776A Division JPS5387A (en) | 1976-06-24 | 1976-06-24 | Automatic design system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6399545A true JPS6399545A (ja) | 1988-04-30 |
Family
ID=17097858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24303387A Pending JPS6399545A (ja) | 1987-09-28 | 1987-09-28 | ビルディング・ブロック方式の集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399545A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258032A (ja) * | 1988-08-24 | 1990-02-27 | Sony Corp | 全固体型エレクトロクロミック表示素子 |
| US5063430A (en) * | 1989-04-27 | 1991-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having standard cells including internal wiring region |
| JP2012120110A (ja) * | 2010-12-03 | 2012-06-21 | Rohm Co Ltd | リコンフィギュラブルロジック装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154079A (ja) * | 1974-05-31 | 1975-12-11 |
-
1987
- 1987-09-28 JP JP24303387A patent/JPS6399545A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154079A (ja) * | 1974-05-31 | 1975-12-11 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258032A (ja) * | 1988-08-24 | 1990-02-27 | Sony Corp | 全固体型エレクトロクロミック表示素子 |
| US5063430A (en) * | 1989-04-27 | 1991-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having standard cells including internal wiring region |
| JP2012120110A (ja) * | 2010-12-03 | 2012-06-21 | Rohm Co Ltd | リコンフィギュラブルロジック装置 |
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