JPS6329550A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、種々の論理を構成する半導体集積回路装置に適用し
て有効な技術に関するものである。

〔従来の技術〕

半導体基板上の多くのバイポーラトランジスタ、ＭＩＳ
ＦＥＴ等の間を配線で色々に接続することによって、種
々の論理ゲートを構成する半導体集積回路装置ｉ！（Ｉ
Ｃ）が５日経マグロウヒル社発行、［日経エレクトロニ
クスＪ、１９８５年６月３日号、Ｐ１５１〜Ｐ１７７に
記載されている。論理ゲートを構成するための配線には
、例えばＸ方向に第１層目のアルミニウム配線、Ｙ方向
に第２層目のアルミニウム配線を用いる。これら第１Ｎ
ｊ目の配線と第２層目の配線は、接続孔を通して接続さ
れる。

〔発明が解決しようとする問題点〕

本発明者は前記技術を検討した結果１次の問題点を見出
した。

接続孔は、それを形成するためのエツチング時に周辺の
層間絶縁膜が崩れ落で埋ってしまうことがある。また、
上層の配線が接続孔の内で断線してしまうこともある。

このようなことがあると配線間の接続が不良になる。こ
のような接続不良は、接続孔何個に対して幾つというよ
うに、ある確率をもって発生する。ところが、接続孔の
数はＩＣの高集積化に伴って増加する。このため、１つ
のＩＣチップ内で配線の接続不良が発生する確率が高く
なり、歩留りが低下する。

本発明の目的は、半導体集積回路装置の信頼性の向上を
図ることにある。

本発明の前記ならびにその他の目的と新規な特徴は５本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、下層配線と上層配線の接続部分において、下
層配線又は上層配線のいずれかに分路を設けることによ
り、前記下層配線と上層配線を複数箇所で接続する。前
記分路は、本配線の隣りに他の配線が設けられない場合
にその空領域に設ける。

〔作用〕

上記した手段によれば、１つの接続孔内における接続が
不良であっても、他の接続孔を通して配線間を確実に接
続することができるので、半導体集積同装置の信頼性を
向上することができる。

以下、本発明を実施例とともに説明する。

〔実施例〕

第１図は、半導体チップ全体のレイアウト図、第２図は
、第１図の点線で囲んだ領域Ａの拡大平面図、第３図は
、第１図の点線で囲んだ領域Ｂの拡大図である。

第１図〜第３図において、１はＰ−型単結晶シリコン膜
からなる半導体基板（チップ）であり、その周辺にアル
ミニウム膜からなるポンディングパッド２が複数設けら
れている。３は人出力バッファ回路であり、例えばバイ
ポーラトランジスタによって構成している。４は基本セ
ル列であり、基本セル４Ａを第１図におけるＸ方向にく
り返えし配置することにより構成しである。基本セル列
４の周辺及び基本セル４の間は、配線チャネル領域５で
ある。第１図では、１つの基本セル４Ａを拡大して示し
ている。Ｃがバイポーラトランジスタのコレクタであり
、Ｅがエミッタ、Ｂがベース、Ｒは半導体領域からなる
抵抗素子である。９は半導体基板１表面の酸化による酸
化シリコン膜からなるフィールド絶縁膜である。

６は第１層目のアルミニウム膜からなる配線であり、配
線チャネル領域５を第１図におけるＸ方向に延在するよ
うに設けられる。なお、配線チャネル領域５の幅は、配
線６を所定間隔で２０〜３０本程度平行して配置するこ
とができる程度の幅を有している。配線６のそれぞれの
長さは統一されたものではなく、基本セル４ＡのＸ方向
における長さ程度のものもあれば、基本セル列４の一端
から他端まで達するような長いものもあり、それは種々
様々である。７は第２層目のアルミニウム膜からなる配
線であり、第１図におけるＹ方向に延在して設けられ、
また、所定間隔ごとに平行に配置される。配線７のうち
には基本セル列４上を通過して、Ｍ隔されている基本セ
ル列４間を接続するものもある。これら配線６と７によ
って同一の基本セル列４の中の基本セル４Ａ間を接続し
、また複数の異る基本セル列４の基本セル４Ａ同士を接
続している。１つの基本セル列４における基本セル４Ａ
間を接続する場合には、第１層目のアルミニウム膜すな
わち配線６のみによって接続することができる。異る基
本セル４間を接続する場合には、配線６と７によって接
続する。バイポーラトランジスタのコレクタＣ，エミッ
タＥ、ベースＢ又は抵抗素子Ｒに接続する電極には、第
１ｉ目のアルミニウム膜からなる配線が用いられる。

なお、エミッタＥの？ｔｌには多結晶シリコン膜を用い
ることもある。第２層目のアルミニウム配線７を基本セ
ル４Ａに直接接続する場合には、前記コレクタＣ、ベー
スＢ、エミッタＥ上のアルミニウム電極に接続する。Ｃ
ＯＮは、配線６と配線７の接続部分及び配線６と基本セ
ル４Ａとの接続部分を意味している。

本実施例の論理ＩＣでは、第１図の領Ａに示したように
、種々の配、線６と配、ｔ＊７の接続箇所のうち、幾つ
かの配線６に分路配線６２を設けている。

６１は本配線である。ここで、第２図に示すように、本
配線６１と分路配線６２は、同一層のアルミニウム膜に
より一体に形成されている。配線チャネル領域５には、
前述の本配線６Ｉ及び分路配線６２上外に、それらと同
層の配線６が複数延在している。本配線６１の第２図に
おける上段には、それと異る本配線６が延在している。

この配線６と本配線６１の離隔距離は、配線設計を行う
際の最小離隔距離である。しかし、本配線６□の下段に
おける近傍には、他の本院ａ６が延在していない。ここ
で、近傍とは、配線設計における最小離隔距離以内であ
る。すなわち、本配線６Ｉの下段における近傍は、空ス
ペースとなっている。この空スペースを利用して分路配
線６２を配置している。なお、分路配線６２上を通る点
線は、本配線６１と異る本配線６が配置される領域であ
ることを意味している。

前記本配線６１と異る本配線６χにおいては、両側部の
近傍にそれと異る本配線６が延在している。このため、
本配線６ｘと配ａ７との接続部分では、配線６ｘに分路
配線を設けていない。

ここで、前記本配線６□及び分路配！６゜と、配線７の
接続部分を拡大して第４図に示す。

第４図において、８はＰ型チャネルストッパ領域、９は
フィールド絶縁膜、１０は例えばＣＶＤによる酸化シリ
コン膜又はリンシリケートガラス（ＰＳＧ）膜からなる
層間絶縁膜である。なお。

第４図は、配線６．７の接続部分の構成を解り易くする
ため、絶縁膜１０を選択的に開口１１して示している。

第４図に示すように、配Ｗ７は２つの接続孔ＣＯＮを通
して分路配ａ６２と本院ＭＡ６Ｉに接続されている。こ
のため、例えば配線７と本配線６１の接続が不良であっ
ても、分路配線６２を通して、本配線６１と配線７を接
続することができる。同様に１分路配線６２と配線７の
接続が不良であったとしても、本配線６Ｉと配線７が接
続する。すなわち、配線６と７の接続の確実性が向上す
る。

一方、第１図の領域已に示した第２層目の配線７には分
路配線７２が設けられている。７１が本配線である０本
配線７Ｉと分路配線７２の端部に第１層目の配線６が接
続している。この領域Ｂを第３図に拡大して示す。

第３図に示すように、配線チャネル領域５上を種々の第
２層目配線７が延在している。そのうち配線７１に分路
配線７２を設けている。配線７１が本配線である。本配
線７Ｉと分路配線７２とは一体に形成しである。本配線
７１の右隣りにはそれと異る他の本院ａ７が延在してい
る。この配線７と本院［７，の間隔は、第２層目の配線
における最小離隔距離である。このため、本配線７Ｉの
右側に分路配線７２を配置することはできない。

しかし、本配線７Ｉの左側の近傍には、他の本配線７が
延在していない。この空スペースを利用して分路配線７
２を配置している。ここで、本配線７、の近傍とは、第
２層目の配線７の間の最小離隔距離である。第３図の右
上に示した第２層目の本配線７ｘの両側部の近傍には、
それと異る本院ａ７が延在している。このため、本配線
７ｘには分路配線を配置していない。

ここで、前記配線７１．７２と配線６の接続部分を拡大
して第５図に示す。なお、配線６と７の接続部分の構成
を解り易くするため、絶縁膜１０を部分的に開口１１し
て示す。

第５図に示すように、配線６が２つの接続孔ＣＯＮを通
して第２層目の本配線７１と分路配線７２に接続してい
る。このため、仮に配線６と本配線７１の接続が不良で
あったとしても、分路配ｍ　７２を通して、配線６を１
本配線７．に接続することができる。同様に、分路配線
７２と配線６の接続が不良であったとしても、本院ｖＡ
７１と配線６が接続する。したがって、配線６と７の接
続の歩留りが向上する。

以上のように、本実施例によ九ば、半導体集積回路装置
の信頼性が向上する。

また、分略配ｍ６２．７２を配線の空スペースに配置す
るため、種々の本配線６．７の配線レイアウトを全く変
更することなくそれを行うことができる。このことは、
ＤＡ（デザインオートメーション）においては、配線レ
イアウトの作業時間を増加することなく、前記分路配線
を設けることができることを意味する。

なお、第２図及び第４図に示した本配線６１は、配線７
との接続部分ＣＯＨのところで留らずｔ；さらに延在し
つづける配ａ７であってもよい。第３図及び第５図に示
した本院ａ７．についても同様である。

以上１本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

例えば、基本セルはＰチャネルＭＩＳＦＥＴとＮチャネ
ルＭＩＳＦＥＴとで構成したものであってもよい。

〔発明の効果〕

本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、下層配線と上層配線との接続部分で２、それ
ら下層配線又は上層配線に分路配線を設けることにより
、前記下層配線と上層配線を複数箇所で接続しているこ
とにより、１つの接続孔における接続が不良であっても
、その他の接続孔を通して接続がなされるので、前記配
線接続の歩留りを向とすることができる。したがって、
半導体集積回路装置の信頼性を向上することができる。

【図面の簡単な説明】

第１図は１本発明の一実施例の半導体集積回路装置の全
体のレイアウト図、 第２図は、第１図の領域Ａの拡大図、 第３図は、第１図の領域Ｂの拡大図、 第４図は、第２図の一部を拡大して示した斜視図、 第５図は、第３図の一部を拡大して示した斜視図である
。 １・・・半導体基板、２・・・ポンディングパッド、３
・・・入出力バッファ回路、４・・・基本セル列、４Ａ
・・・基本セル、５・・配線チャネル領域、６・・・第
１層目配線、６１・・・本配線、６□・・・分路配線、
６ｘ・・・前記と異る本配線、７・・・第２層目配線、
７１・・・本配線、７□・・・分路配線、７ｘ・・前記
と異る本配線、８・・Ｐ型チャネルストッパ領域、９・
・・フィールド絶縁膜、１０・・層間絶縁膜、１１・・
・開口。 乙

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上を延在する第１配線と、該第１配線よ
   り上層の第２配線との接続部分で、第１配線又は第２配
   線にそれと一体の分路を設けて前記第１配線と第２配線
   を複数箇所で接続したことを特徴とする半導体集積回路
   装置。 ２、前記第１配線及び第２配線は、半導体基板上のそれ
   ぞれのトランジスタを色々に接続して論理ゲートを構成
   する配線であることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３、前記第１配線又は第２配線の接続部分における分路
   は、本配線の隣りに他の配線が設けられていない場合に
   、その空領域に設けられることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。