JPH03165061A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH03165061A
JPH03165061A JP1304066A JP30406689A JPH03165061A JP H03165061 A JPH03165061 A JP H03165061A JP 1304066 A JP1304066 A JP 1304066A JP 30406689 A JP30406689 A JP 30406689A JP H03165061 A JPH03165061 A JP H03165061A
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basic cell
basic
circuit
special
semiconductor integrated
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JP1304066A
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Yoshio Shintani
新谷　義夫
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Hitachi Ltd
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Hitachi Ltd
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    • H01—ELECTRIC ELEMENTS
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にマスタスラ
イス方式により作成される論理ＬＳＩのセルレイアウト
に適用して有効な技術に関するものである。
〔従来の技術〕
マスタスライス方式により作成される論理ＬＳＩの代表
例であるゲートアレイは、一般に外部とのインターフェ
ースとして機能する周辺回路の内側に基本セルをマトリ
クス状に配置したセルレイアウトを有している。そして
、この基本セルを品種に応じて適宜組み合わせることに
より、インノく一部、ＡＮＤ（ＮＡＮＤ）ゲート、ＯＲ
（ＮＯＲ）ゲート、フリップ・フロップなどの各種論理
回路を作成する。これらの論理回路の中には、例えばク
ロックバッファ回路や遅延回路などのように、一般の論
理回路に比べて大きな駆動力を必要とする回路も含まれ
る。このような回路を作成する場合は、通常基本セルの
いくつかを並列に接続することによって大駆動力を確保
している。
上記のようなセルレイアウトを存するゲートアレイの改
良技術として、特開昭５８−１９００３６号公報および
特開昭６２−１５０８４４号公報がある。
第１４図は、後者（特開昭６２−１５０８４４号公報）
のセルレイアウト方式を示す半導体チップ３０の平面図
である。この従来技術は、周辺回路３１の内側に配設さ
れた基本セル列３２のうち、例えば中央の一列の特殊基
本セル３２ａ（図中の斜線で示す列）を他の基本セル列
３２を構成するトランジスタよりもサイズ（ゲート幅）
の大きなトランジスタで構成し、この特殊基本セル３２
ａを用いてクロックバッファ回路のような駆動力の大き
な回路を作成するものである。
また第１５図は、前者（特開昭５８−１９００３６号公
報）のセルレイアウト方式を示す半導体チップ３０の平
面図である。この従来技術は、周辺回路３１とその内側
に配設された基本セル列３２との間に上記周辺回路３１
に隣接して汎用セル列３３を配設し、この汎用セル列３
３の一部（図中のＸ印で示す部分）を用いて出力バッフ
ァ回路を作成し、その他の部分（図中の斜線で示す部分
）を用いて試験用回路その他任意の回路（例えばクロッ
クバッファ回路やシニミットトリガ回路など）を作成す
るものである。
〔発明が解決しようとする課題〕
本発明者の検討によれば、前記公報記載のセルレイアウ
ト方式には、下言己のような問題がある。
すなわち、基本セル列のうちの一列を他の基本セル列を
構成するトランジスタよりもサイズの大きなトランジス
タにより構成する特開昭６２−１５０８４４号公報記載
のセルレイアウト方式においては、マスタスライス方式
による自動配置配線を行った場合に、周辺の入力バッフ
ァ回路と特殊基本セルを用いて作成したクロックバッフ
ァ回路とを接続する配線が長くなることがある。そのた
め、配線のインピーダンスが増大して入力信号レベルが
不安定となり、クロックバッファがその機能を充分に発
揮できないという問題がある。また、特殊基本セル列を
サイズの大きなトランジスタで構成することにより、そ
の分、配線チャネル領域の有効利用が妨げられるため、
配線設計の自由度が低下するという問題がある。
他方、周辺回路に隣接して配置した汎用セル列の一部を
用いて出力バッファ回路を作成し、その残部を用いて試
験用回路その他任意の回路を作成する特開昭５８−１９
００３６号公報記載のセルレイアウト方式においては、
論理設計上、汎用セル列を用いて作成される回路の特性
と基本セル列を用いて作成される回路の特性とを一致さ
せる必要がある。すなわち、汎用セル列を構成するトラ
ンジスタのサイズを、基本セル列を構成するトランジス
タのサイズと一致させる必要がある。そのため、このよ
うな汎用セル列を用いて駆動力の大きな回路を作成する
に際しては、汎用セルのいくつかを並列に接続して大駆
動力を確保しなければならないために、汎用セルの有効
利用が妨げられるという問題がある。
本発明は、上述した従来技術の問題点に着目してなされ
たものであり、その目的は、マスタスライス方式により
作成される半導体集積回路装置の動作信頼性を向上させ
ることのできる技術を提供することにある。
本発明の他の目的は、上記目的を達成するとともに、マ
スタスライス方式により作成される半導体集積回路装置
において、基本セルや配線チャネル領域の利用率を低下
させることなく、一般の論理回路に比べて大きな駆動力
を必要とする回路を作成することのできる技術を提供す
ることにある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を藺単に説明すれば、次のとおりである。
本願の一発明は、複数の基本セルをマトリクス状に配置
した基本セル列と配線チャネル領域とからなる内部回路
領域および前記内部回路領域を囲む周辺回路を備えたマ
スタスライス方式の半導体集積回路装置において、前記
基本セルを構成するトランジスタよりも大形のトランジ
スタにより構成された特殊基本セルを前記基本セル列の
端部に配設するものである。
本願の他の発明は、前記発明の特殊基本セルのうち、基
本セル列の幅線を越える部分を配線チャネル領域の下層
に埋め込むものである。
〔作用〕
前証第−の発明によれば、例えばクロックバッファ回路
のように、一般の論理回路に比べて大きな駆動力を必要
とする回路を基本セル列の端部に配設することができる
ので、マスタスライス方式による自動配置配線を行った
場合に、周辺の入力バッファ回路とクロックバッファ回
路とを接続する配線を短くすることができる。これによ
り、上記配線のインピーダンスが低減して入力信号レベ
ルが安定になるので、回路の動作信頼性が向上する。ま
た、特殊基本セルを用いて駆動力の大きな回路を作成す
ることにより、基本セルのいくつかを並列に接続して駆
動力の大きな回路を作成する場合に比べて基本セルの利
用率が向上する。
前記第二の発明によれば、特殊基本セルのうち、基本セ
ル列の幅線を越える部分を配線チャネル領域の下層に埋
め込むことにより、配線チャネル領域の利用率を低下さ
せることなく、駆動力の大きな回路を作成することがで
きる。
以下、本発明の構成について実施例とともに説明する。
なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
〔実施例１〕 第１図は、本発明の一実施例である０ＭＯ３（相補形Ｍ
Ｏ３）ゲートアレイのセルレイアウトを示す半導体チッ
プ１の平面図である。
半導体チップエの主面には、その周縁部に沿ってポンデ
ィングパッド２，２．・・・が設けられており、その内
側には、例えば入出力バッファ回路右よびプリバッファ
回路からなる周辺回路３，３゜・・・が設けられている
。この入出力バッファ回路およびプリバッファ回路は、
周辺回路３を構成するＣＭＯ５トランジスタの所定数を
組み合わせて作成される。
上記周辺回路３によって周囲を囲まれた内部回路領域４
には、列方向に沿って延在する多数の基本セル列５，５
．・・・が設けられている。これらの基本セル列５，５
．・・・は、行方向に沿って所定の間隔を置いて設けら
れており、それらの余領域が配線チャネル領域６となっ
ている。
各基本セル列５は、列方向に沿って連設された多数の基
本セルフからなり、各基本セルフは、所定数の０ＭＯＳ
トランジスタにより構成されている。基本セルフを構成
する０ＭＯＳトランジスタは、多数の論理回路を作成す
ることができるよう、小形のトランジスタで構成されて
いる。一方、周辺回路３（入出力バッファ回路、プリバ
ッファ回路）を構成する０ＭＯＳトランジスタは、駆動
能力の小さい論理回路からの信号を増幅して外部回路に
供給したり、外部回路からの信号を多数の論理回路に供
給したりする必要があるため、基本セルフを構成する０
ＭＯＳトランジスタよりも大形のトランジスタで構成さ
れている。
上記基本セル列５の両端には、例えば２個の特殊基本セ
ル８が設けられている。第２図に示すように、各特殊基
本セル８は、例えば３個のＰチャネルＭＯ５トランジス
タおよび３個のＮチャネルＭ　ＯＳ　トランジスタによ
り構成されている。これらのＭＯＳトランジスタは、基
本セルフを構成するＭＯＳトランジスタに比べて、半導
体領域９ａ。
９ｂおよびゲート電極１０が図の上下方向に長くなって
いる。すなわち、特殊基本セル８を構成するＭＯＳトラ
ンジスタは、基本セルフを構成するＭＯＳ）ランジス、
夕に比べてゲート幅が大きいたｔ１駆動力の大きな回路
を作成することができるようになっている。
第３図は、基本セル列５の端部近傍における半導体チッ
プ１の断面構造を示している。
半導体チップ１は、例えば比抵抗３〜６Ω印程度のＮ形
シリコン単結晶からなり、その主面には、素子分離用の
フィールド絶縁膜１１がパターン形成されている。この
フィールド絶縁膜１１は、例えば５１０２からなる。フ
ィールド絶縁膜１１で周囲を囲まれたＮＭＯＳトランジ
スタ形成領域には、下−層から順にｐ形つェル１２およ
びｎ゛形半導体領域９ａが形成されている。一方、フィ
ールド絶縁膜１１で周囲を囲まれたＰＭＯＳトランジス
タ形成領域には、ｐ゛形半導体領域９ｂが形成されてい
る。また、ｎ゛形半導体領域９ａおよびｐ゛形半導体領
域９ｂのそれぞれの上層には、例えば５ｉＯｚ　からな
るゲート絶縁膜１３が形成されており、このゲート絶縁
膜１３上には、例えばポリシリコンからなるゲート電極
１０がパターン形成されている。
上記ゲート電極１００上層には、層間絶縁膜１４が形成
されているが、第３図ではその一部が省略されている。
この層間絶縁膜１４は、例えばＰＳ　Ｇ（Ｐｈｏｓｐｈ
ｏ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ＞からなる口上記の
ように構成された半導体チップ１の主面には、マスタス
ライス方式によって所定の配線がパターン形成され、こ
れにより所望の論理回路が作成される。すなわち、層間
絶縁膜１４上には、電源用配線（ＶｃｃおよびＧｎｄ）
　、基本セルフ（特殊基本セル８）内のトランジスタ間
を接続する内部配線および信号用配線が、ＡＩなどの導
電材料を用いてパターン形成される（第３図では電源用
配線のみを図示）。
その際、インバータ、ＡＮＤ　（ＮＡＮＤ）ゲート、Ｏ
Ｒ（ＮＯＲ）ゲート、フリップ・フロップなどのように
、駆動能力の小さい論理回路は、基本セルフの所定数を
適宜組み合わせることによって作成される。一方、クロ
ックバッファ回路や遅延回路などのように、大きい駆動
能力が必要とされる論理回路は、特殊基本セル８を用い
て作成される。なお、本実施例のＣＭＯ’ｓゲートアレ
イは、２層配線構造で構成されている。
第４図および第５１！Ｉは、２個の特殊基本セル８を用
いて作成したクロックバッファ回路Ｃを示している。第
４図において、１５は特殊基本セル８（基本セルフ）内
のトランジスタ間を接続する内部配線（−層目）であり
、１６は信号用配線（−層目）である。内部配線１５は
、スルーホール１７を通じて半導体領域９ａ、９ｂまた
はゲート電極１０と電気的に接続されている。これらの
内部配線１５は、いずれも基本セル列５０幅線（１）の
内側にパターン形成されている。従って特殊基本セル８
のうち、基本セル列５の幅線（Ａ）を越える部分は層間
絶縁膜１４の下層に埋め込まれた状態になっている。つ
まり、特殊基本セル８内において、基本セル列５０輻線
（ｆ）を越える領域の層間絶縁膜１４上は、配線チャネ
ル領域６として使用することができるようになっている
。
電源用配線（Ｖ　ｃ　ｅおよびＧｎｄ）、内部配線１５
および信号用配線１６の上層には、図示しない層間絶縁
膜を介して二層目の信号用配線１８がパターン形成され
ている。この信号用配線１８は、ＡＩなどの導電材料か
らなり、スルーホール１９を通じて内部配線１５または
信号用配線１６と電気的に接続されている。
クロック信号は、例えばポンディングパッド２から周辺
回路３を経てクロックバッファ回路Ｃに入力される。な
お、基本セルフＡを用いて３人力ＮＡＮＤ回路が作成さ
れ、基本セルフＢを用いてインバータ回路が作成されて
いる。
以上の構成からなる本実施例１（７＞ＣＭＯＳゲートア
レイによれば、次のような効果を得ることができる。
（１）、基本セルフを構成するトランジスタよりも大形
のトランジスタにより構成された特殊基本セル８を基本
セル列５の端部に設（す、この特殊基本セル８を用いて
駆動力の大きな回路を作成するようにしたので、基本セ
ルのいくつかを並列に接続して駆動力の大きな回路を作
成する場合に比べて基本セルの利用率が向上する。
（２）、基本セル列５の端部に設けた特殊基本セル８を
用いてクロックバッファ回路Ｃを作成することにより、
周辺回路３とクロックバッファ回路Ｃとを接続する信号
用配線１６を短（することができる。これにより、信号
用配線１６のインピーダンスが低減して人力信号レベル
が安定になるので、回路の動作信頼性が向上する。
（３）、特殊基本セル８のうち、基本セル列５の幅線（
１）を越える部分を配線チャネル領域６の下層に埋め込
むことにより、配線チャネル領域６の利用率を低下させ
ることなく、駆動力の大きな回路を作成することができ
る。
（４）、上記（１）および（３）により、配線設計の自
由度が向上し、ゲートアレイの開発期間を短縮すること
ができる。
〔実施例２〕 第６図は、本実施例２によるＣＭＯＳゲートアレイの特
殊基本セル８を示している。この特殊基本セル８は、例
えば３個のＰチャネルＭＯＳトランジスタおよび３個の
ＮチャネルＭＯＳトランジスタにより構成されている。
これらのＭＯＳトランジスタは、基本セルフを構成する
ＭＯＳトランジスタに比べて、半導体領域９ａ、９ｂお
よびゲート電極１０が図の上下方向に長くなっており、
かつそのゲート電極１ｏがくし歯状にパターン形成され
ている。従って、本実施例２の特殊基本セル８を構成す
るＭＯＳトランジスタは、前記実施例１の特殊基本セル
８を構成するＭＯＳトランジスタに比べて、ゲート幅が
実効的に大きいため、より駆動力の大きな回路を作成す
ることができるようになっている。
第７図および第８図は、上記特殊基本セル８を用いて作
成したクロックバッファ回路Ｃを示している。本実施例
２によれば、−個の特殊基本セル８を用いてクロックバ
ッファ回路Ｃを作成することができる。
〔実施例３〕 第９図は、本実施例３によるＣＭＯＳゲートアレイの特
殊基本セル８を示している。この特殊基本セル８は、例
えば４個のＰチャネルＭＯＳトランジスタおよび４個の
ＮチャネルＭＯＳトランジスタにより構成されている。
これらのＭＯＳトランジスタのゲート電極１０は、基本
セルフを構成するＭＯＳトランジスタのゲート電極１０
に比べて、ゲート長が大きくなっている。またこれらの
ＭＯＳトランジスタのうち、２個のＰチャネルＭＯＳト
ランジスタおよび２個のＮチャネルＭＯＳトランジスタ
は、Ｌ字状の半導体領域９ａ、９ｂおよびゲート電極１
ｏを有しており、基本セルフを構成するＭＯＳトランジ
スタに比べてゲート幅が実効的に大きくなっている。
第１０図および第１１図は、上記特殊基本セル８を用い
て作成した遅延回路りを示している。この遅延回路りは
、第１２図に示すように、内部回路領域４０４箇所（図
の斜線で示す箇所）に設けられている。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１〜３に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
前記実施例１〜３では、特殊基本セルを基本セルと連続
するように配設した場合について説明したが、これに限
定されるものではなく、例えば第１３１！Ｉに示すよう
に、特殊基本セル８を周辺回路３と連続するように配設
するとともに、内部回路領域４の下層に埋め込んでもよ
い。
前記実施例１〜３では、特殊基本セルを用いてクロック
バッファ回路または遅延回路を作成した場合について説
明したが、これに限定されるものではなく、例えばブロ
ック間バッファ回路などのように、一般の論理回路に比
べて大きな駆動力を必要とする他の回路を作成すること
もできる。また、大力バッファのファンアウトが大きい
場合には、本発明の特殊基本セルを用いて大力バッファ
を作成してもよい。
以上の説明では主として本発明者によってなされた発明
をその利用分野であるＣＭＯＳゲートアレイに適用した
場合について説明したが、本発明はこれに限定されるも
のではなく、ＥＣＬ　（エミッタ・カブプルド・ロジッ
ク）ゲートアレイやＢ１−ＣＭＯＳゲートアレイに適用
することもできる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
（１）、複数の基本セルをマドＩＪクス状に配置した基
本セル列と配線チャネル領域とからなる内部回路領域お
よび前記内部回路領域を囲む周辺回路を備えたマスタス
ライス方式の半導体集積回路装置において、前記基本セ
ルを構成するトランジスタよりも大形のトランジスタに
より構成された特殊基本セルを前記基本セル列の端部に
配設し、この特殊基本セルを用いて駆動力の大きな回路
を作成するようにしたので、基本セルのいくつかを並列
に接続して駆動力の大きな回路を作成する場合に比べて
基本セルの利用率が向上する。
（２）、基本セル列の端部に配設した特殊基本セルを用
いてクロックバッファ回路を作成することにより、周辺
回路とクロックバッファ回路とを接続する信号用配線が
短くなる。これにより、信号用配線の入力信号レベルが
安定になり、回路の動作信頼性が向上する。
（３）、特殊基本セルのうち、基本セル列の幅線を越え
る部分を配線チャネル領域の下層に埋め込むことにより
、配線チャネル領域の利用率を低下させることなく、駆
動力の大きな回路を作成することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例である半導体集積回路装置
のセルレイアウトを示す平面図、第２図は、特殊基本セ
ルのパターンレイアウト図、 第３図は、基本セル列の端部近傍における半導体チップ
の断面構造を示す一部断面斜視図、第４図は、特殊基本
セルを用いて作成したクロックバッファ回路を示すブロ
ック回路図、第５図は、第４図の等価回路図、 第６図は、本発明の他の実施例における特殊基本セルの
パターンレイアウト図、 第７図は、特殊基本セルを用いて作成したクロックバッ
フ１回路を示すブロック回路図、第８図は、第７図の等
価回路図、 第９図は、本発明の他の実施例における特殊基本セルの
パターンレイアウト図、 第１０図は、特殊基本セルを用いて作成した遅延回路を
示すブロック回路図、 第１１図は、第１０図の等価回路図、 第１２図は、本発明の他の実施例におけるセルレイアウ
トを示す平面図、 第１３図は、本発明のさらに他の実施例におけるセルレ
イアウトを示す平面図、 第１４図および第１５図は、従来技術のセルレイアウト
をそれぞれ示す平面図である。 １．３０・・・半導体チップ、２・・・ポンディングパ
ッド、３．３１・・・周辺回路、４・・・内部回路領域
、５．３２・・・基本セル列、６・・・配線チャネル領
域、７・・・基本セル、８゜３２１・・・特殊基本セル
、９ａ・・・ｎ゛形半導体領域、９ｂ・・・ｐ゛形半導
体領域、１０・・・ゲート電極、１１・・・フィールド
絶縁膜、１２・・・ｐ形つェル、１３・・・ゲート絶縁
膜、１４・・・層間絶縁膜、１５・・・内部配線、１６
．１８・・・信号用配線、１７．１９・・・スルーホー
ル、３３・・・汎用セル列、Ｃ・・・クロックバッファ
回路、Ｄ・・・遅延回路。！・・・幅線。

Claims (1)

  1. 【特許請求の範囲】 １、複数の基本セルをマトリクス状に配置した基本セル
    列と配線チャネル領域とからなる内部回路領域および前
    記内部回路領域を囲む周辺回路を備え、前記基本セルを
    適宜組み合わせて所望の論理回路を作成するマスタスラ
    イス方式の半導体集積回路装置であって、前記基本セル
    を構成するトランジスタよりも大形のトランジスタによ
    り構成された特殊基本セルを前記基本セル列の端部に配
    設したことを特徴とする半導体集積回路装置。 ２、前記特殊基本セルにおいて基本セル列の幅線を越え
    る部分を配線チャネル領域の下層に埋め込んだことを特
    徴とする請求項１記載の半導体集積回路装置。 ３、前記特殊基本セルを基本セルと連続するように配設
    したことを特徴とする請求項１記載の半導体集積回路装
    置。 ４、特殊基本セルを周辺回路と連続するように配設する
    とともに、内部回路領域の下層に埋め込んだことを特徴
    とする請求項１記載の半導体集積回路装置。 ５、前記特殊基本セルを用いてクロックバッファ回路を
    作成したことを特徴とする請求項１記載の半導体集積回
    路装置。 ６、前記特殊基本セルを用いて遅延回路を作成したこと
    を特徴とする請求項１記載の半導体集積回路装置。 ７、前記特殊基本セルを相補形ＭＯＳトランジスタより
    構成したことを特徴とする請求項１記載の半導体集積回
    路装置。 ８、前記特殊基本セルを構成する相補形ＭＯＳトランジ
    スタのゲート電極をくし歯状に配設したことを特徴とす
    る請求項７記載の半導体集積回路装置。
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Cited By (21)

* Cited by examiner, † Cited by third party
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