JPS62183140A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62183140A JPS62183140A JP61023728A JP2372886A JPS62183140A JP S62183140 A JPS62183140 A JP S62183140A JP 61023728 A JP61023728 A JP 61023728A JP 2372886 A JP2372886 A JP 2372886A JP S62183140 A JPS62183140 A JP S62183140A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、配線パターンによって種々の論理を構成する半導体
集積回路装置に関するものである。
に、配線パターンによって種々の論理を構成する半導体
集積回路装置に関するものである。
ゲートアレイＬＳＩは、半導体基板に予じめ基本セルを
複数配置して基本セル列を構成しておき、前記複数の基
本セルを配線工程で接続することによって論理ゲートを
構成するものである。基本セル列間は、セル間を接続す
る信号配線と電源電位線、すなわち基本セルに対し電源
電位Ｖｃｃを供給するための配線、回路の接地電位Ｖ
ｓ ｓを供給するための配線を延在して設けるための配
線チャネルとして使用する。これら信号配線及び基準電
位線のレイアウト設計は、主にコンピュータを用いた自
動配線によって行なわれる。自動配線が困難な部分は、
設計者が手動で配線のレイアウトを変更したり、配線を
少しづつずらす等して配線のレイアウト設計をする。な
お、ゲートアレイに関する技術は、例えば１日経マグロ
ウヒル社発行、日経エレクトロニクス、１９８５年６月
３日号。
複数配置して基本セル列を構成しておき、前記複数の基
本セルを配線工程で接続することによって論理ゲートを
構成するものである。基本セル列間は、セル間を接続す
る信号配線と電源電位線、すなわち基本セルに対し電源
電位Ｖｃｃを供給するための配線、回路の接地電位Ｖ
ｓ ｓを供給するための配線を延在して設けるための配
線チャネルとして使用する。これら信号配線及び基準電
位線のレイアウト設計は、主にコンピュータを用いた自
動配線によって行なわれる。自動配線が困難な部分は、
設計者が手動で配線のレイアウトを変更したり、配線を
少しづつずらす等して配線のレイアウト設計をする。な
お、ゲートアレイに関する技術は、例えば１日経マグロ
ウヒル社発行、日経エレクトロニクス、１９８５年６月
３日号。
Ｐ１５１〜１７７に記載されている。
本発明者は、前記ゲートアレイについて検討したところ
、ゲート数の増加によって配線チャネルの幅が縮少する
ため、特に配線幅の広い電源電位線の自動配線を行うこ
とができない部分が増加し、配線設計に要する時間が増
加することを見出した。
、ゲート数の増加によって配線チャネルの幅が縮少する
ため、特に配線幅の広い電源電位線の自動配線を行うこ
とができない部分が増加し、配線設計に要する時間が増
加することを見出した。
この問題は、特に、基本セルを列状ではなく、行列状に
敷詰めることによって、一つの機能を実現するためのマ
クロセル（又はマクロブロック）を自由に配置しようと
する方式をとる場合に大きな問題となる。すなわち、マ
クロセルに合せて電源電位線を配線する必要があるため
、自動化が難しい。さらに、この場合、電源電位線の配
線のため、使用できなくなる基本セルが多く生じるとい
う問題もある。
敷詰めることによって、一つの機能を実現するためのマ
クロセル（又はマクロブロック）を自由に配置しようと
する方式をとる場合に大きな問題となる。すなわち、マ
クロセルに合せて電源電位線を配線する必要があるため
、自動化が難しい。さらに、この場合、電源電位線の配
線のため、使用できなくなる基本セルが多く生じるとい
う問題もある。
本発明の目的は、配線設計に要する時間を低減する技術
を提供することにある。
を提供することにある。
本発明の他の目的は、配線設計を容易にした半導体集積
回路装置を提供することにある。
回路装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち２代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、電源電位配線及び回路の接地電位配線を、夫
々第１方向に延在する複数の第１配線及び第２方向に延
在する複数の第２配線とで構成するものである。
々第１方向に延在する複数の第１配線及び第２方向に延
在する複数の第２配線とで構成するものである。
上記した手段によれば、電源配線の設計が極めて容易に
なり、その自動化を図ることができる。
なり、その自動化を図ることができる。
以下、本発明の構成について、実施例とともに説明する
。
。
第１図はゲートアレイの主に電源電位配線及び回路の接
地電位配線を等価的に示したチップの平面図であり、第
２図は前記チップのセルアレイの一部の拡大図、第３図
は第２図のＡ−Ａ切断線における断面図である。なお、
第１図及び第２図は。
地電位配線を等価的に示したチップの平面図であり、第
２図は前記チップのセルアレイの一部の拡大図、第３図
は第２図のＡ−Ａ切断線における断面図である。なお、
第１図及び第２図は。
セルアレイの構成を見易くするため層間絶縁膜を図示し
ていない。
ていない。
第１図に示すように１本実施例のゲートアレイは、ｉ型
シリコン単結晶からなる半導体基板１に構成したもので
あり、その基板１の周辺に複数のポンディングパッド２
を配置している。３は第２層目のアルミニウム層からな
る電源電位Ｖｃｃ（例えば、 ５ ［Ｖ］ ） を供
給するための幹線であり、基板ｌのポンディングパッド
２より内側の周辺を周回するように設けている。電源電
位幹線３の内側を周回するように、第２層目のアルミニ
ウム層からなる回路の接地電位Ｖｓｓ（例え、ば、０【
Ｖ］）を供給するための幹線４を設けている。
シリコン単結晶からなる半導体基板１に構成したもので
あり、その基板１の周辺に複数のポンディングパッド２
を配置している。３は第２層目のアルミニウム層からな
る電源電位Ｖｃｃ（例えば、 ５ ［Ｖ］ ） を供
給するための幹線であり、基板ｌのポンディングパッド
２より内側の周辺を周回するように設けている。電源電
位幹線３の内側を周回するように、第２層目のアルミニ
ウム層からなる回路の接地電位Ｖｓｓ（例え、ば、０【
Ｖ］）を供給するための幹線４を設けている。
これら電源電位幹［３及び回路の接地電位幹線４の下に
１図示していないが、入力バッファ及び出力バッファを
設けている。電源電位線４を２層目アルミニウム層とし
たことにより、入出力バッファ内の配線を第１Ｍ目アル
ミニウム層で行う二とができる。
１図示していないが、入力バッファ及び出力バッファを
設けている。電源電位線４を２層目アルミニウム層とし
たことにより、入出力バッファ内の配線を第１Ｍ目アル
ミニウム層で行う二とができる。
基板１の前記回路の接地電位幹線４によって囲まれてい
る内側の領域がセルアレイ領域（符号は付していない）
である。セルアレイは、基本セルを行状及び列状に複数
配置してなる。基本セルは。
る内側の領域がセルアレイ領域（符号は付していない）
である。セルアレイは、基本セルを行状及び列状に複数
配置してなる。基本セルは。
ｐチャネルＭＩＳＦＥＴとｎチャネルＭ Ｉ Ｓ ［？
ＩＥＴで構成される。第１図において、便宜的に、列方
向の基本セルの並びを基本セル列２７として示しである
。基本セル列２７は、ＰチャネルＭ Ｔ ５ＦＥＴ列５
とｎチャネルＭ Ｉ Ｓ ＦＥＴ列６とに分離すること
ができる。基本セル列２７は、それが延在している方向
と交差する方向に複数配置さ、１シている。
ＩＥＴで構成される。第１図において、便宜的に、列方
向の基本セルの並びを基本セル列２７として示しである
。基本セル列２７は、ＰチャネルＭ Ｔ ５ＦＥＴ列５
とｎチャネルＭ Ｉ Ｓ ＦＥＴ列６とに分離すること
ができる。基本セル列２７は、それが延在している方向
と交差する方向に複数配置さ、１シている。
なお、ＰチャネルＭＩＳＦＥＴの下は、ｎ−型つエル領
ｖｉＱ内に設けられているが、第１図には図示していな
い。また、ＰチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ列５及び
ｎチャネルＭ Ｉ Ｓ ＦＥＴ列６からなる基本セル列
２７は、基板１に敷詰めるようにセルアレイ領域内の全
面に配置しである。すなわち、第１図における基本セル
列２７間の領域は配線チャネルとして用いられるもので
はない。このように、基本セル列を敷詰めるように配置
することによって、形成可能なゲート数の増加を図ると
共に、ゲートの配置の自由度の増加を図っている。
ｖｉＱ内に設けられているが、第１図には図示していな
い。また、ＰチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ列５及び
ｎチャネルＭ Ｉ Ｓ ＦＥＴ列６からなる基本セル列
２７は、基板１に敷詰めるようにセルアレイ領域内の全
面に配置しである。すなわち、第１図における基本セル
列２７間の領域は配線チャネルとして用いられるもので
はない。このように、基本セル列を敷詰めるように配置
することによって、形成可能なゲート数の増加を図ると
共に、ゲートの配置の自由度の増加を図っている。
ＰチャネルＭＩＦＥＴ列５の中央部の上に、そのｐチャ
ネルＭＩＳＦＥＴ列５と同一方向に延在する第１層目の
アルミニム層からなる電ｇ電位■ｃｃ（例えば、 ５
［Ｖ］ ）配線７Ａを設けている。
ネルＭＩＳＦＥＴ列５と同一方向に延在する第１層目の
アルミニム層からなる電ｇ電位■ｃｃ（例えば、 ５
［Ｖ］ ）配線７Ａを設けている。
電源電位配線７Ａは、その両端が電源電位幹線３に接続
している。一方、配線７Ａは回路の接地電位幹線４との
間は絶縁されている。このため、配線７Ａは、配線４と
の交差部においては第１層目のアルミニウム層によって
形成される。ｒ）チャネルＭ Ｉ Ｓ ＦＥＴ列６の中
央部の上に、そのｎチャネルＭ Ｉ Ｓ ＦＥ Ｔ列６
と同一方向に延在している第１層目のアルミニウム層か
らなる回路の接地′電位（例えば、 Ｏ［Ｖ］ ）配線
８Ａを設けている。
している。一方、配線７Ａは回路の接地電位幹線４との
間は絶縁されている。このため、配線７Ａは、配線４と
の交差部においては第１層目のアルミニウム層によって
形成される。ｒ）チャネルＭ Ｉ Ｓ ＦＥＴ列６の中
央部の上に、そのｎチャネルＭ Ｉ Ｓ ＦＥ Ｔ列６
と同一方向に延在している第１層目のアルミニウム層か
らなる回路の接地′電位（例えば、 Ｏ［Ｖ］ ）配線
８Ａを設けている。
回路の接地電位配線８Ａは、その両端が回路の接地電位
幹線４に接続している。このように、電源電位配線７Ａ
と回路の接地電位配線８Ａを、ｐチャネルＭ Ｉ Ｓ
ＦＥＴ列５及びｎチャネルＭＩＳＦＥＴ列６上にこれら
と同一方向に延在させている。
幹線４に接続している。このように、電源電位配線７Ａ
と回路の接地電位配線８Ａを、ｐチャネルＭ Ｉ Ｓ
ＦＥＴ列５及びｎチャネルＭＩＳＦＥＴ列６上にこれら
と同一方向に延在させている。
１つの基本セル列２７に対してその上に配線７Ａ、８Ａ
を一対の配線として配置している。配線７Ａ、８Ａは、
基本セル列２７のくり返しの配置に２１応するように、
くり返し配置している。前記？ＩＩ源電位Ｖ ｃ ｃ配
線７Ａ及び回路の接地電位Ｖｓｓ配線８Ａと交差する方
向に延在させて、第２層１１のアルミニウム層からなる
電源電位Ｖ ｃ ｃ配線７Ｂ及び回路の接地電位Ｖｓｓ
配線８Ｂを設けている。
を一対の配線として配置している。配線７Ａ、８Ａは、
基本セル列２７のくり返しの配置に２１応するように、
くり返し配置している。前記？ＩＩ源電位Ｖ ｃ ｃ配
線７Ａ及び回路の接地電位Ｖｓｓ配線８Ａと交差する方
向に延在させて、第２層１１のアルミニウム層からなる
電源電位Ｖ ｃ ｃ配線７Ｂ及び回路の接地電位Ｖｓｓ
配線８Ｂを設けている。
電源電位Ｖｃｃ配線７Ｂと回路の接地゛電位Ｖ ｓ ｓ
配線８Ｂは、ｐチャネルＭ ｉ Ｓ Ｆ ＥＴ列５及び
ｎチャネルＭＩＳＦＥＴ列６が延在している方向に交互
に複数配置しである。また、後述する上うに電源電位配
線７Ｂ及び回路の接地電位配線８Ｂは、基本セル１０（
第２図参照）の間に配置しである。
配線８Ｂは、ｐチャネルＭ ｉ Ｓ Ｆ ＥＴ列５及び
ｎチャネルＭＩＳＦＥＴ列６が延在している方向に交互
に複数配置しである。また、後述する上うに電源電位配
線７Ｂ及び回路の接地電位配線８Ｂは、基本セル１０（
第２図参照）の間に配置しである。
電源電位配線７Ｂは、その両端が１図示していない第１
層目のアルミニウム層からなる配線によって回路の接地
電位配線針ａ４の下を通して電源電位幹線３に接続して
いる。すなわち、前記配線７Ｂは、回路の接地電位幹線
４には接続していない。
層目のアルミニウム層からなる配線によって回路の接地
電位配線針ａ４の下を通して電源電位幹線３に接続して
いる。すなわち、前記配線７Ｂは、回路の接地電位幹線
４には接続していない。
また、電源電位配線７Ｂは、前記電源電位配線７Ａとそ
の交差部分において接続しているが、回路の接地電位配
線８Ａとの間は絶縁しである。回路の接地電位配線８Ｂ
は、その両端を回路の接地電位幹線４に接続してあり、
また１回路の接地電位配線８Ａにそれらの交差部分にお
いて接続している。しかし、回路の接地電位配線８Ｂは
、電源電位７Ａとの間を絶縁しである。
の交差部分において接続しているが、回路の接地電位配
線８Ａとの間は絶縁しである。回路の接地電位配線８Ｂ
は、その両端を回路の接地電位幹線４に接続してあり、
また１回路の接地電位配線８Ａにそれらの交差部分にお
いて接続している。しかし、回路の接地電位配線８Ｂは
、電源電位７Ａとの間を絶縁しである。
このように、本実施例は、セルアレイ領域内の７Ｙｉｒ
Ｘ＠位配ａｒ第］ ＴＮＪ（ＩＪｆｒ１ｒＡｆＧ位配置
１３ｒ７ Ａ、！；これと交差する第２層目の電源電位
配線７Ｂとで格子状に構成して電源電位配線全体の抵抗
の低下を図り、あるいは各々の電源′正位配線７Ａ及び
７Ｂの幅の縮小を図っている。同様に、回路の接地電位
配線を、第１層目の回路の接地電位配線８Ａと、これと
交差する回路の接地電位配線８Ｂとて格子状に構成して
、回路の接地電位配線全体の抵抗の低下を図り、あるい
は各々の回路の接地電位配線８Ａ及び８Ｂの幅の縮小を
図っている。
Ｘ＠位配ａｒ第］ ＴＮＪ（ＩＪｆｒ１ｒＡｆＧ位配置
１３ｒ７ Ａ、！；これと交差する第２層目の電源電位
配線７Ｂとで格子状に構成して電源電位配線全体の抵抗
の低下を図り、あるいは各々の電源′正位配線７Ａ及び
７Ｂの幅の縮小を図っている。同様に、回路の接地電位
配線を、第１層目の回路の接地電位配線８Ａと、これと
交差する回路の接地電位配線８Ｂとて格子状に構成して
、回路の接地電位配線全体の抵抗の低下を図り、あるい
は各々の回路の接地電位配線８Ａ及び８Ｂの幅の縮小を
図っている。
１つの基本セルｌＯは、第２図の一点鎖線で囲んで示し
た部分である。すなわち、基本セル１０は１例えば、３
個のｐチャネルＭＩＳＦＥＴ及び３個のｎチャネルＭＩ
ＳＦＴからなり、この基本セルｌＯを列方向に繰返して
配置することにより。
た部分である。すなわち、基本セル１０は１例えば、３
個のｐチャネルＭＩＳＦＥＴ及び３個のｎチャネルＭＩ
ＳＦＴからなり、この基本セルｌＯを列方向に繰返して
配置することにより。
前記基本セル列（符号は付していない）を構成している
。ｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔは、第２図及び第
３図に示すように、ｒ「型ウェル領域９に設けたソース
、ドレイン領域であるＰ゛型半導体領域１１゜酸化シリ
コン膜からなるゲート絶縁膜１２、多結晶シリコン層の
上にＭＯｌＷ、Ｔｉ、Ｔａ等の高融点金属のシリサイド
層を設けて構成したゲートｆｆ１ｉ４１３とで構成しで
ある。ｎチャネルＭＩ ５ＦＥＴは、ｐ−型半導体基板
１の表面に設けたソース、ドレイン領域であるｎ１型゛
ト導体領域１４、ゲート絶縁膜１２．ゲート電極１３と
で構成しである。
。ｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔは、第２図及び第
３図に示すように、ｒ「型ウェル領域９に設けたソース
、ドレイン領域であるＰ゛型半導体領域１１゜酸化シリ
コン膜からなるゲート絶縁膜１２、多結晶シリコン層の
上にＭＯｌＷ、Ｔｉ、Ｔａ等の高融点金属のシリサイド
層を設けて構成したゲートｆｆ１ｉ４１３とで構成しで
ある。ｎチャネルＭＩ ５ＦＥＴは、ｐ−型半導体基板
１の表面に設けたソース、ドレイン領域であるｎ１型゛
ト導体領域１４、ゲート絶縁膜１２．ゲート電極１３と
で構成しである。
なお、ゲート電極１３は、多結晶シリコン層のみによっ
て構成してもよく、又は面記高融点金属のシリサイド層
又はその高融点金属のみで構成してもよい。ゲート電極
１３は、この実施例では、ｐチャネルＭＩＳＦＥＴのゲ
ート電極１３とｎチャネルＭＩＳＦＥＴのゲート電極１
３とを一体に形成しである。ｐチャネルＭＩＳＦＥＴと
ｎチャネルＭＩＳＦＥＴの間は、酸化シリコン膜からな
るフィールド絶縁膜１５によって分離しである。ウェル
領域９を除くフィールド絶縁膜１５の下にＰ型チャネル
ストッパ領域１６を設けている。
て構成してもよく、又は面記高融点金属のシリサイド層
又はその高融点金属のみで構成してもよい。ゲート電極
１３は、この実施例では、ｐチャネルＭＩＳＦＥＴのゲ
ート電極１３とｎチャネルＭＩＳＦＥＴのゲート電極１
３とを一体に形成しである。ｐチャネルＭＩＳＦＥＴと
ｎチャネルＭＩＳＦＥＴの間は、酸化シリコン膜からな
るフィールド絶縁膜１５によって分離しである。ウェル
領域９を除くフィールド絶縁膜１５の下にＰ型チャネル
ストッパ領域１６を設けている。
前記第１層目のアルミニウム層からなる電源電位配線７
Ａが、ｐチャネルＭ Ｉ Ｓ ＦＥＴの中央部の上を延
在している。回路の接地電位配線８Ａが、ｎチャネルＭ
ＩＳＦＥＴの中央部の上を延在している。これら電源電
位配線７Ａ及び回路の接地電位配線８Ａと、ゲート電Ｆ
ｉ１３の間は１例えばリンシリケートガラス（ＰＳＧ）
膜からなる絶縁膜１７によって絶縁しである。第２層口
のアルミニウム層からなる電源電位配線７Ｂと回路の接
地電位配線８Ｂがｙｆｆｉ／／Ｘ電位配線７Ａ及び回路
の接地電位配線８Ａと交差する方向に、基本セルｌＯの
間の上を延在している。前記第２層目の配線７Ｂと８Ｂ
は、基本セル列が延在している方向に交互に配置しであ
る。第１Ｍ！Ｊ目のアルミニウム層からなる電源電位配
、ａ７Ａ及び回路の接地電位配線８Ａと、第２層目のア
ルミニウム層からなる電源電位配線７Ｂ及び回路の接地
電位配、ｉ！Ａ８Ｂの間は、例えばＰＳＧ膜の上に窒化
シリコン膜を設けて構成した絶縁膜１８によって絶縁し
である。電源電位配線７Ａと７Ｂを接続している接続孔
２３又は回路の接地電位配線８Ａと８Ｂを接続している
接続孔２３をＸ印によって示している。電源電位配線７
Ａと、ｐチャネルＭ Ｉ Ｓ Ｆｌ”： Ｔのソース、
ドレイン領域であるｐ′型半導体領域１１の接続部分を
、符号は付していないが、塗りつぶした黒丸によって等
価的に示している。同様に１回路の接地電位配線８Ａと
、ｎチャネルＭ Ｉ Ｓ ＦＥＴのソース、ドレイン領
域であるげ型半導体領域１４の接続部分を塗りつ部した
黒丸によって等価的に示している。
Ａが、ｐチャネルＭ Ｉ Ｓ ＦＥＴの中央部の上を延
在している。回路の接地電位配線８Ａが、ｎチャネルＭ
ＩＳＦＥＴの中央部の上を延在している。これら電源電
位配線７Ａ及び回路の接地電位配線８Ａと、ゲート電Ｆ
ｉ１３の間は１例えばリンシリケートガラス（ＰＳＧ）
膜からなる絶縁膜１７によって絶縁しである。第２層口
のアルミニウム層からなる電源電位配線７Ｂと回路の接
地電位配線８Ｂがｙｆｆｉ／／Ｘ電位配線７Ａ及び回路
の接地電位配線８Ａと交差する方向に、基本セルｌＯの
間の上を延在している。前記第２層目の配線７Ｂと８Ｂ
は、基本セル列が延在している方向に交互に配置しであ
る。第１Ｍ！Ｊ目のアルミニウム層からなる電源電位配
、ａ７Ａ及び回路の接地電位配線８Ａと、第２層目のア
ルミニウム層からなる電源電位配線７Ｂ及び回路の接地
電位配、ｉ！Ａ８Ｂの間は、例えばＰＳＧ膜の上に窒化
シリコン膜を設けて構成した絶縁膜１８によって絶縁し
である。電源電位配線７Ａと７Ｂを接続している接続孔
２３又は回路の接地電位配線８Ａと８Ｂを接続している
接続孔２３をＸ印によって示している。電源電位配線７
Ａと、ｐチャネルＭ Ｉ Ｓ Ｆｌ”： Ｔのソース、
ドレイン領域であるｐ′型半導体領域１１の接続部分を
、符号は付していないが、塗りつぶした黒丸によって等
価的に示している。同様に１回路の接地電位配線８Ａと
、ｎチャネルＭ Ｉ Ｓ ＦＥＴのソース、ドレイン領
域であるげ型半導体領域１４の接続部分を塗りつ部した
黒丸によって等価的に示している。
第２図は、基本セル１０間あるいはｐチャネルＭ Ｉ
Ｓ ＦＥＴとｎチャネルＭ Ｉ Ｓ ＦＥＴの間を接続
する配線１９を太い実線によって等価的に示している。
Ｓ ＦＥＴとｎチャネルＭ Ｉ Ｓ ＦＥＴの間を接続
する配線１９を太い実線によって等価的に示している。
配線１９とＰ°型半導体領域１１及びｒｉ’型半導体領
域１４の接続部分を塗りつぶした黒丸によって示してい
る。同様に、配線１９とゲート電極１３の接続部分を塗
りつぶした黒丸によって示している。ただし、第３図で
は、電源電位配線７Ａとｐ゛型半導体領域１１の接続部
分である接続孔２２を示している。同様に、第２図では
回路の接地電位Ｖｓｓ配線８Ａとに型半導体領域１４の
接続部分である接続孔２２を示している。すなわち、第
２図の黒く塗りつぶした黒丸は、第３図の接続孔２２に
相当する。なお、第２図では、配線１９同士の接続部分
も塗りつぶした黒丸によって示しているが、配線１９同
士は接続孔２２を通して接続したものではなく、第１層
目のアルミニウム層によって一体に形成することによっ
て接続したものである。
域１４の接続部分を塗りつぶした黒丸によって示してい
る。同様に、配線１９とゲート電極１３の接続部分を塗
りつぶした黒丸によって示している。ただし、第３図で
は、電源電位配線７Ａとｐ゛型半導体領域１１の接続部
分である接続孔２２を示している。同様に、第２図では
回路の接地電位Ｖｓｓ配線８Ａとに型半導体領域１４の
接続部分である接続孔２２を示している。すなわち、第
２図の黒く塗りつぶした黒丸は、第３図の接続孔２２に
相当する。なお、第２図では、配線１９同士の接続部分
も塗りつぶした黒丸によって示しているが、配線１９同
士は接続孔２２を通して接続したものではなく、第１層
目のアルミニウム層によって一体に形成することによっ
て接続したものである。
第２図に示している複数の基本セル１０によって第４図
に示した論理回路を構成している。すなわち、一点鎖線
で囲んだ基本セルＩＯＡによって３人力ＮＡＮＤを構成
している。基本セルＩＯＢによってインバータを構成し
ている。基本セル１０Ｃによって３人力ＮＯＲを構成し
ている。２つの基本セルＩＯＤと１０Ｅによって２人力
エクスクルーシブＯＲを構成している。このエクスクル
−シブＯＲは、第５図に示す２人力ＡＮＤ２４．２人力
Ｎ０Ｒ２５，２人力Ｎ０Ｒ２６とで構成したものである
。
に示した論理回路を構成している。すなわち、一点鎖線
で囲んだ基本セルＩＯＡによって３人力ＮＡＮＤを構成
している。基本セルＩＯＢによってインバータを構成し
ている。基本セル１０Ｃによって３人力ＮＯＲを構成し
ている。２つの基本セルＩＯＤと１０Ｅによって２人力
エクスクルーシブＯＲを構成している。このエクスクル
−シブＯＲは、第５図に示す２人力ＡＮＤ２４．２人力
Ｎ０Ｒ２５，２人力Ｎ０Ｒ２６とで構成したものである
。
第２図に示した第２層目のアルミニウム層からなる配線
２０は、回路の接地電位配、ｔ？Ｉ８Ｂと同一方向に延
在しており、その両端に第１層目のアルミニウム層から
なる配線１９が接続孔２１を通して接続されている。な
お、第２図には４ｎΣ配線２０を１本のみ示したが、セ
ルアレイーヒには、配線２０と同層でかつ電源電位配線
７Ｂ及び回路の接地電位配線８Ｂと同一方向に延在する
信号配線が複数設けられる。前記信号配線２０は第１層
目の信号配線１９より太く形成されるが、電ｇ電位配Ｌ
Ａ７Ｂ及び回路の接地電位配線８Ｂは、少なくとも信号
配線２０より細く形成することができる。
２０は、回路の接地電位配、ｔ？Ｉ８Ｂと同一方向に延
在しており、その両端に第１層目のアルミニウム層から
なる配線１９が接続孔２１を通して接続されている。な
お、第２図には４ｎΣ配線２０を１本のみ示したが、セ
ルアレイーヒには、配線２０と同層でかつ電源電位配線
７Ｂ及び回路の接地電位配線８Ｂと同一方向に延在する
信号配線が複数設けられる。前記信号配線２０は第１層
目の信号配線１９より太く形成されるが、電ｇ電位配Ｌ
Ａ７Ｂ及び回路の接地電位配線８Ｂは、少なくとも信号
配線２０より細く形成することができる。
これは、電源電位配線７Ｂと電源電位配線７Ａを格子状
に構成したことによる。このため、第２層目のアルミニ
ウム層からなる配線２０を延在するための配線チャネル
領域の余裕度を大きくすることができる６また、例えば
、基本セル１０に電源電位配線７Ｂのみによって電源電
位を給供し、同様に回路の接地電位８Ｂのみによって回
路の接地電位を給供すると、それら電源電位配線７Ｂ及
び回路の接地電位配線８Ｂの幅を大きくしなければなら
ない。このため、前記電源電位配線７Ｂ及び回路の接地
電位配線８Ｂに隣接して第２層目の信号配線２０を延在
すると、この信号配線２０の下の基本セル１０には、前
記第２層目の信号配Ｂ２０が電気的に接続している基本
セルｌＯ以外の基本セル１０に接続するための第２層目
のアルミニウム層を設けろことができなくなる。このた
め、第２層目のアルミニウム層からなる信号配線２０の
下に使用することのできない基本セル１０を生じること
になる。しかし、本実施例では、重犯のように、第２ｙ
！Ｊ目の配線を延在させるための配線チャネルの余裕度
を大きくできるので、基本セル１０上を延在する第２Ｒ
口の信号配線２０が少くなり、したがって、使用できな
い基本セルを低減することができる。すなわち、基本セ
ル１０の利用率の向上を図ることができる。
に構成したことによる。このため、第２層目のアルミニ
ウム層からなる配線２０を延在するための配線チャネル
領域の余裕度を大きくすることができる６また、例えば
、基本セル１０に電源電位配線７Ｂのみによって電源電
位を給供し、同様に回路の接地電位８Ｂのみによって回
路の接地電位を給供すると、それら電源電位配線７Ｂ及
び回路の接地電位配線８Ｂの幅を大きくしなければなら
ない。このため、前記電源電位配線７Ｂ及び回路の接地
電位配線８Ｂに隣接して第２層目の信号配線２０を延在
すると、この信号配線２０の下の基本セル１０には、前
記第２層目の信号配Ｂ２０が電気的に接続している基本
セルｌＯ以外の基本セル１０に接続するための第２層目
のアルミニウム層を設けろことができなくなる。このた
め、第２層目のアルミニウム層からなる信号配線２０の
下に使用することのできない基本セル１０を生じること
になる。しかし、本実施例では、重犯のように、第２ｙ
！Ｊ目の配線を延在させるための配線チャネルの余裕度
を大きくできるので、基本セル１０上を延在する第２Ｒ
口の信号配線２０が少くなり、したがって、使用できな
い基本セルを低減することができる。すなわち、基本セ
ル１０の利用率の向上を図ることができる。
本願によって開示された新規な技術によれば、次の効果
を得ることができる。
を得ることができる。
（１）、第１方向に延在する第１配線と、第２方向に延
在する第２配線とで格子状の基準電位配線を構成したこ
とにより、基準電位配線全体の低抗が小さくなるので、
各々の第１配線及び第２配線を細くすることができる。
在する第２配線とで格子状の基準電位配線を構成したこ
とにより、基準電位配線全体の低抗が小さくなるので、
各々の第１配線及び第２配線を細くすることができる。
（２）、前記（１）により、基本セル間の配線チャネル
の余裕度が向上するので、基本セル間あるいは基本セル
列間を接続する信号配線及び而記基準電位線の自動配線
による設計率が向上し、配線設計に要する時間の短縮を
図ることができる。
の余裕度が向上するので、基本セル間あるいは基本セル
列間を接続する信号配線及び而記基準電位線の自動配線
による設計率が向上し、配線設計に要する時間の短縮を
図ることができる。
（３）、前記格子状の基準電位線を自動配線以前に予じ
め決められたマスクパターンとすることにより、基準電
位線の自動配線に要する時間がなくなるので、配線設計
に要する時間をさらに短縮することができる。
め決められたマスクパターンとすることにより、基準電
位線の自動配線に要する時間がなくなるので、配線設計
に要する時間をさらに短縮することができる。
（４）、前記（１）により、基準電位線の電位変動が少
くなるので、同一の基準電位線に、同時に動作されるＭ
ＩＳＦＥＴの接続個数を増加することができる。
くなるので、同一の基準電位線に、同時に動作されるＭ
ＩＳＦＥＴの接続個数を増加することができる。
（５）、前記のように、基準電位線を格子状に構成した
ことにより、その基準電位線に重畳するノイズが四方に
分散されるので、基本セルのノイズマージンを向上する
ことができる。 ・以上、本発明を実施例にもとずき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
形可能であることはいうまでもない。
ことにより、その基準電位線に重畳するノイズが四方に
分散されるので、基本セルのノイズマージンを向上する
ことができる。 ・以上、本発明を実施例にもとずき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
形可能であることはいうまでもない。
例えば、配線７Ａ、８Ａの両端は配線３．４に結線せず
どもよい。この場合、配線７Ａ、８Ａに対する給電は配
線３，４にその両端が接続された量線７Ｂ、８Ｂを通し
てなされる。
どもよい。この場合、配線７Ａ、８Ａに対する給電は配
線３，４にその両端が接続された量線７Ｂ、８Ｂを通し
てなされる。
また、配線３．４及び７Ｂ、８Ｂのみを固定配線、すな
わちセルによって実現される機能等に係わりなく常に形
成される配線としてもよい。この場合、配線７Ａ、８Ａ
は、基本セルが使用されるか否かによって、形成するか
否かが決定される。
わちセルによって実現される機能等に係わりなく常に形
成される配線としてもよい。この場合、配線７Ａ、８Ａ
は、基本セルが使用されるか否かによって、形成するか
否かが決定される。
つまり、配線７Ａ、８Ａは、使用した基本セルに対応し
てのみ形成され、その基本セルに最も近い配線７Ａ、８
Ａに接続されて夫々の電位を給電される。このようにす
れば未使用基本セル上に第１層アルミニウム層を自由に
形成できる。
てのみ形成され、その基本セルに最も近い配線７Ａ、８
Ａに接続されて夫々の電位を給電される。このようにす
れば未使用基本セル上に第１層アルミニウム層を自由に
形成できる。
本願において開示される発明のうち代表的なものによっ
て得られる゛効果を簡単に説明すれば、下記のとおりで
ある。
て得られる゛効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、電源配線の設計が極めて容易になり、その自
動化を図ることができる。
動化を図ることができる。
第１図はチップの平面図、
第２図はチップのセルアレイの一部の拡大図、第３図は
第２図のＡ−Ａ切断線における断面図、第４図は第２図
の複数の基本セルに構成した論理回路の等価回路図、 第５図は第４図のエクスクル−シブＯＲ回路の具体的な
構成を示した等価回路図。 ｌ・・・半導体基板、２・・・ポンディングパッド、３
゜４．７Ａ、７Ｂ、８Ａ、８Ｂ、１９．２０・・・配線
。 ５．６・・・ＭＩＳＦＥＴ列、９・・・ウェル領域、１
０・・・基本セル、１１．１４．１６・・・半導体領域
、１２．１５．１８・・・絶縁膜、ＩＯＡ、ＩＯＢ、１
０Ｃ，ＩＯＤ、ＩＯＥ、２４．２５．２６・・・論理ゲ
ート、２１．２２・・・接続孔。 代理人 弁理士 小川勝男 。 第 １ コ 第 ２ ツ １６（Ｐ） 第 ３ 図 第 ４ 図 第 ５ 図
第２図のＡ−Ａ切断線における断面図、第４図は第２図
の複数の基本セルに構成した論理回路の等価回路図、 第５図は第４図のエクスクル−シブＯＲ回路の具体的な
構成を示した等価回路図。 ｌ・・・半導体基板、２・・・ポンディングパッド、３
゜４．７Ａ、７Ｂ、８Ａ、８Ｂ、１９．２０・・・配線
。 ５．６・・・ＭＩＳＦＥＴ列、９・・・ウェル領域、１
０・・・基本セル、１１．１４．１６・・・半導体領域
、１２．１５．１８・・・絶縁膜、ＩＯＡ、ＩＯＢ、１
０Ｃ，ＩＯＤ、ＩＯＥ、２４．２５．２６・・・論理ゲ
ート、２１．２２・・・接続孔。 代理人 弁理士 小川勝男 。 第 １ コ 第 ２ ツ １６（Ｐ） 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の第１及び第２の方向に、論理構成用基
本セルを複数配置してセルアレイを構成した半導体集積
回路装置であって、前記セルアレイ内に、第１方向に延
在する複数の第１配線と、少くとも前記第１配線に接続
された第２方向に延在する複数の第２配線とで電源電位
線を構成したことを特徴とする半導体集積回路装置。 ２、前記電源電位線である第１配線及び第２配線は、夫
々電源電位配線と、回路の接地電位配線とからなること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 ３、前記第１方向に延在している電源電位線は、基本セ
ルの中央部の上を延在し、第２方向に延在している電源
電位線は、基本セルの間の上を延在していることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。 ４、前記電源電位線は、第１及び第２配線によって、格
子状に形成されてなることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023728A JPS62183140A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61023728A JPS62183140A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183140A true JPS62183140A (ja) | 1987-08-11 |
Family
ID=12118373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61023728A Pending JPS62183140A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183140A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193144A (ja) * | 1987-10-05 | 1989-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
| JPH0312963A (ja) * | 1989-06-12 | 1991-01-21 | Mitsubishi Electric Corp | ゲートアレイ |
| JPH04212454A (ja) * | 1990-07-06 | 1992-08-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2021114779A (ja) * | 2010-09-06 | 2021-08-05 | 株式会社半導体エネルギー研究所 | 半導体装置、情報端末、電子機器 |
-
1986
- 1986-02-07 JP JP61023728A patent/JPS62183140A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193144A (ja) * | 1987-10-05 | 1989-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
| JPH0312963A (ja) * | 1989-06-12 | 1991-01-21 | Mitsubishi Electric Corp | ゲートアレイ |
| JPH04212454A (ja) * | 1990-07-06 | 1992-08-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2021114779A (ja) * | 2010-09-06 | 2021-08-05 | 株式会社半導体エネルギー研究所 | 半導体装置、情報端末、電子機器 |
| US11239268B2 (en) | 2010-09-06 | 2022-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| US11264415B2 (en) | 2010-09-06 | 2022-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| US11430820B2 (en) | 2010-09-06 | 2022-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| US11728354B2 (en) | 2010-09-06 | 2023-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
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