JP2510001B2 - 敷詰型ゲ―トアレイ装置 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、敷詰型ゲートアレイ装置に係り、特に、互
いにゲート電極が分離された第１導電型のトランジスタ
群と第２導電型のトランジスタ群から形成され、各トラ
ンジスタ群がソース領域、ゲート電極及びドレイン領域
を横切る線を中心にして左右対称の形状をなす基本セル
が複数配列され、該基本セルを用いて構成されるライブ
ラリセルが、基本セルの1/2ピッチで配置可能とされて
いる、マスタースライス方式のSea Of Gates型（敷詰型
と称する）のゲートアレイ装置に関する。

【従来の技術】

従来、マスタースライス方式の敷詰型ゲートアレイ
が、種々開発、実用化されており、当該ゲートアレイに
は、第３図に示すものが知られている。 第３図中の符号１は、マスターチツプを示す。第３図
のように、このマスターチツプ１上には、ロジツク作成
部としての複数の基本セル列２…が、該基本セル列２、
２間を接続するための配線を設置する配線領域３を挟
み、行方向（横方向）に設けられている。 この基本セル列２は、第４図（Ａ）に示すように、Ｐ
チヤネルのMOS型トランジスタ4A、4Bからなる第１のト
ランジスタ対（又は群）と、ＮチヤネルのMOS型トラン
ジスタ5A、5Bからなる第２のトランジスタ対（又は群）
とを組で有する基本セル６を列方向（縦方向）に１列に
並べたものである。なお、第４図（Ａ）において、実線
７は１層目のアルミニウム（Al）配線、破線8A、8B、8C
は２層目のAl配線、×印９は前記１層目のAl配線７のソ
ース、ドレイン、ゲートへのコンタクト、印10は１層
目の該Al配線７と前記２層目のAl配線8A〜8Cとのコンタ
クトである。又、GAは、前記第１、第２のトランジスタ
対（群）中のトランジスタ4A、5Aのそれぞれの多結晶シ
リコンからなるゲート電極であり、トランジスタ4A、5A
で共通となつている。又、GA1、GA2はトランジスタ4B、
5Bのゲート電極である。又、前記基本セル６は、例えば
第４図（Ｂ）に示すように２入力のNAND回路を構成して
いる。 現在、前記の如きマスタースライス方式の敷詰型ゲー
トアレイを開発するにあたり、マスターチツプとこれに
重ねる配線パターン（ライブラリデータとして用意され
る）により決定されるNAND、NOR等のロジツク（以下、
ロジツクを構成するライブラリの単位をライブラリセル
という）をユーザーに対して用意するようにしている。 しかしながら、第３図に示した構造の従来のゲートア
レイは、以下に示すような欠点を有していた。 欠点の１つは、配線領域３内に使用されない無駄な領
域が多く生じてしまうことである。即ち、基本セル６に
おいては、前記第１のトランジスタ対と、第２のトラン
ジスタ対とを、組で有している。従つて、NOR、NAND等
の論理ゲートは、基本セル列２内でしか構成できず、各
々の基本セル列２、２間の接続をするためには配線領域
３が必要となる。通常、この配線領域３における配線の
チヤネル数は、多数の配線が必要となることを考慮して
決定されるものであるため、配線領域３は比較的大きな
面積を必要としている。よつて、第４図に示すゲートア
レイから製品開発を行つた場合には、配線領域３内に、
実際に配線に寄与しない無駄な領域が生じてしまう。 又、欠点の他の１つは、前記ゲートアレイでは、基本
セル列２…及び基本セル６…の数は予め決まっているた
め、物理的に実現し得ないシステムが生じることであ
る。このような欠点に対して、マスターチツプ１の領域
を大きくして基本セル６の数を増やすことが考えられる
が、このようにした場合、基本セル列２…間の配線領域
も同時に大きくなり、マスターチツプ１が必要以上に大
きくなつてしまう。 前記のような欠点に対して、特開昭59−44859号公報
でマスタースライス方式の敷詰型ゲートアレイを構成す
る基本セルが開示されている。前記公報の技術は、第５
図に示すように、マスターチツプ11上に第１及び第２導
電型のトランジスタ群13A、13Bを順次間断なく並設して
おり、第６図に示すように、互いにゲート電極が分離さ
れた、ＰチヤネルのMOS型トランジスタ14A、14Bからな
る第１導電型のトランジスタ対15Aと、ＮチヤネルのMOS
型トランジスタ16A、16Bからなる第２導電型のトランジ
スタ対15Bを形成し、且つ各トランジスタ対15A、15B
を、ソース領域、ゲート電極及びドレイン領域を横切る
中心線Ａ、Ｂを中心にして左右対称の形状をなす構造と
することにより、第１及び第２導電型のトランジスタ対
15A、15Bが左右どちらになつても使用可能（例えば、左
右が反対の場合には、ライブラリデータを裏返しにして
使用する）とするものである。 この技術においては、基本セル12を漏れなく形成し、
第５図中に符号12′で示すように、Ｐチヤネル、Ｎチヤ
ネルを有する従来の基本セルの1/2ピツチで配線領域を
所望の位置に設置できるようにすると共に、ロジツク作
成部となる基本セル列の所望の領域に設置可能としてい
る。又、マスターチツプを設計する際に実現し得るシス
テムが、該マスターチツプの大きさで決定されてしまう
可能性を最小限に押えるようにしている。なお、前記公
報においては、前記Ｐチヤネル、Ｎチヤネルのトランジ
スタ対を順に並べてセル列を構成する技術も示されてい
る。 このように、第５図の如く基本セルを直線状に配設し
てセル列とした場合には、ライブラリの回路によつて
は、配線領域内に配線の無い部分が生じる場合がある。
そこで、この配線の無い部分にライブラリセルを設けれ
ば、マスタチツプ上に更に多くのロジツク回路の搭載が
可能となる。このようなライブラリセルの配置方式が、
チヤネルフリー配置と呼ばれている技術である。 一方、従来このライブラリセルにおける基本ゲートへ
電圧Vdd、Vssを印加するための電極配線20は、第７図に
示すように、トランジスタ対15A、15Bからなる各基本セ
ルの横方向両端部にセル列の並び方向に沿うように設け
られており、従つて、基本セルが直線状に配置されてセ
ル列を形成すれば、自然に（自己整合的に）それら電極
配線20が接続されるように設計されている。

【発明が解決しようとする課題】

しかしながら、ライブラリセルが直線状でなく、前記
チヤネルフリー配列により、第８図のように部分的に基
本セルの1/2個分ずれて配置された場合、そのままでは
各ライブラリセルの電源配線間が接続されず、この電源
配線間を接続するためには、第８図符号21に示すような
領域に別途に配線を行う必要があり、繁雑であるという
問題点があつた。 本発明は、前記従来の問題点を解消すべくなされたも
ので、ライブラリセルが、基本セルの1/2ピッチで配置
可能とされている場合であっても、ライブラリセルを配
置するだけで、電源配線を特別に実施することなく、自
己整合的に配線された状態を、配線１本分の面積で形成
することが可能な、敷詰型のゲートアレイ装置を提供す
ることを課題とする。

【課題を解決するための手段】

本発明は、互いにゲート電極が分離された第１導電型
のトランジスタ群と第２導電型のトランジスタ群から形
成され、各トランジスタ群がソース領域、ゲート電極及
びドレイン領域を横切る線を中心にして左右対称の形状
をなす基本セルを有し、該基本セルを用いて構成される
ライブラリセルが、基本セルの1/2ピッチで配置可能と
されている敷詰型のゲートアレイ装置において、各ライ
ブラリセル毎に、該ライブラリセルの中心線の方向に配
設された、電源を供給するための、少なくとも一対の電
源配線から、該ライブラリセルの中心線を中心にして左
右対称の位置迄延びる少なくとも一対の電源線を、該ラ
イブラリセルの中心線の方向の一端部に一直線上に設け
ることにより、前記課題を達成したものである。

【発明の作用及び効果】

敷詰型のゲートアレイ装置を、ライブラリセルのチヤ
ネルフリー配置により構成する際に、従来の如く、電源
配線がライブラリセルの横方向端部のみに配置されてい
た場合には、ライブラリセルを基本セル1/2個分ずらし
て配置したときに、そのままでは配線されない部分が生
じ、別途電源を配線する必要があつた。これに対して、
発明者らが種々の考案を行つた結果、例えば第１図に示
すように、ライブラリセルに、該ライブラリセルの中心
線の方向に配設された、電源を供給するための、少なく
とも一対の電源配線20から、該ライブラリセルの中心線
を中心にして左右対称の位置迄延びる少なくとも一対の
電源線22A、22Bを、該ライブラリセルの該中心線Ｓの方
向の一端部に一直線上に設けることを見出した。なお、
このライブラリセルがチツプ上に複数設けられる場合
に、前記電源線を中心線方向の任意の端部に設置する
と、配線し得ない個所が生じるため、前記電源線を各ラ
イブラリセル毎に統一して設けることが望ましい。 本発明は、上記知見に基づきなされたものである。 本発明によれば、ライブラリセルが、基本セルの1/2
ピッチで配置可能とされている場合であっても、ライブ
ラリセルを配置するだけで、電源配線を特別に実施する
ことなく、自己整合的に配線された状態を、配線１本分
の面積で形成することが可能になる。従つて、マスター
チツプを平面的に大きくすることなく、該マスターチツ
プに、従来より多数のライブラリセルひいてはロジツク
ゲートを容易に設けることができると共に、実現し得る
システムの大きさがマスターチツプの大きさによつて決
定されるのを最小限に抑えることができるという優れた
効果が得られる。

【実施例】

以下、図面を参照して本発明の実施例を詳細に説明す
る。 この実施例は、前出、第６図（Ａ）、（Ｂ）に示した
第１、第２誘電型のトランジスタ対（又は群）15A、15B
が、前出第５図に示されるようにマスタチツプ10上に配
列されている敷詰型ゲートアレイにおいて、第１図に示
すように、前記トランジスタ対（又は群）15A、15Bが形
成された基本セルを用いて構成されるライブラリセル32
へ電源を供給するための、前出第７図に示したのと同様
の電源配線20の他に、各ライブラリセル32毎に、電源Vd
d、Vssを供給する電源配線20から、該ライブラリセル32
の中心線を中心にして左右対称の位置迄延びる電源線22
A、22Bを、前記中心線Ｓの方向の下側端部に一直線上に
設けたものである。 前記電源線22A、22Bの外側端部は、電源配線20に接続
されており、中心側端部には、チヤネルフリー配置した
際に他のライブラリセル32の電源配線20に接続するため
の接続部23A、23Bが設けられている。 第１図において、符号Ｓは、ライブラリセル32の中心
線であり、前記電源線22A、22Bは、電源配線20から、こ
の中心線Ｓの近傍まで延びている。 従つて、本実施例においては、ライブラリセル32をチ
ヤネルフリー配置するに際して、基本セルの1/2個分ラ
イブラリセルがずれて配置された場合に、第２図に示す
ように、電源配線20のいずれか一方に、接続部23A又は2
3Bを介して、そのまま電源線22A又は22Bが接続されるこ
ととなる。よつて、ライブラリセルをチヤネルフリー配
置する際に、別途に電源配線を行う必要がなくなる。 又、電源線22が接続されない他の一方の電源配線20に
関しては、前記のようにライブラリセル32が配置されな
い基本セルの全てに、前記電源配線20及び電源線22A、2
2Bのみが配線されたライブラリセルを配置することによ
り、電源配線20に必ず電源を印加することができる。

【図面の簡単な説明】

第１図は、本発明の実施例に係る敷詰型ゲートアレイの
ライブラリセルを詳細に示す要部平面図、 第２図は、前記実施例で電源が接続されたライブラリセ
ルの状態を示す平面図、 第３図は、従来の敷詰型ゲートアレイにおけるセル列を
示す平面図、 第４図（Ａ）、（Ｂ）は、前記ゲートアレイ中の基本セ
ルを詳細に示す平面図、回路図、 第５図は、前記セル列の第２の従来例を示す平面図、 第６図は、前記第２の従来例の基本セルの構成を示す平
面図、 第７図は、ライブラリセルにおける電源配線の従来例を
示す要部平面図、 第８図は、チヤネルフリー配線方式によりライブラリセ
ルを配置したときの電源配線の例を示す平面図である。 12、12′…基本セル、15A、15B…トランジスタ対
（群）、Ａ、Ｂ…トランジスタ対（群）の中心線、20…
電源配線、22A、22B…電源線、23A、23B…接続部、32…
ライブラリセル、Ｓ…ライブラリセルの中心線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 隆広 東京都千代田区内幸町２丁目２番３号 川崎製鉄株式会社本社内 (56)参考文献 特開 昭63−29545（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】互いにゲート電極が分離された第１導電型
   のトランジスタ群と第２導電型のトランジスタ群から形
   成され、各トランジスタ群がソース領域、ゲート電極及
   びドレイン領域を横切る線を中心にして左右対称の形状
   をなす基本セルを有し、 該基本セルを用いて構成されるライブラリセルが、基本
   セルの1/2ピッチで配置可能とされている敷詰型のゲー
   トアレイ装置において、 各ライブラリセル毎に、該ライブラリセルの中心線の方
   向に配設された、電源を供給するための、少なくとも一
   対の電源配線から、該ライブラリセルの中心線を中心に
   して左右対称の位置迄延びる少なくとも一対の電源線
   を、該ライブラリセルの中心線の方向の一端部に一直線
   上に設けたことを特徴とする敷詰型ゲートアレイ装置。
2. 【請求項２】請求項１において、前記電源線のライブラ
   リセル中心側端部に、ライブラリセルの中心線に関して
   電源配線側端部と対称な形状の接続部が設けられている
   ことを特徴とする敷詰型ゲートアレイ装置。