KR930010083B1 - 스탠다드셀방식의 반도체 집적회로 - Google Patents

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Abstract

내용 없음.

Description

스탠다드셀방식의 반도체 집적회로
제 1 도는 본 발명에 따른 스탠다드셀방식의 반도체 집적회로에 적용되는 셀구조의 제 1 실시예를 나타낸 도면,
제 2 도는 본 발명에 따른 스탠다드셀방식의 반도체 집적회로에 적용되는 셀구조의 제 2 실시예를 나타낸 도면,
제 3 도는 제 1 도에 도시된 셀을 이용하여 배치한 셀열(cell 列)의 배선레이아웃을 나타낸 도면,
제 4 도는 제 1 도 및 제 2 도에 도시된 셀을 각각 이용하여 배치한 셀열의 배선레이아웃을 나타낸 도면,
제 5 도는 제 1 도에 도시된 셀에 인버터를 형성했을 경우의 구체적인 배선패턴을 나타낸 도면,
제 6 도는 제 1 도에 도시된 셀에 2입력 NAND게이트를 형성했을 경우의 구체적인 배선 패턴을 나타낸 도면,
제 7 도는 종래의 셀구조를 나타낸 도면,
제 8 도는 제 7 도에 도시된 셀을 이용하여 배치한 셀열의 배선레이아웃을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
Cb, Cc : 스탠다드셀 11 : 회로소자영역
12a, 12a : 정전원선영역 12b, 12b : 부전원선영역
13a, 13b, 22 : 내부배선영역 33, 43 : 배선영역
31, 41 : 제 1 셀열 32, 42 : 제 2 셀열
[산업상의 이용분야]
본 발명은 스탠다드셀방식의 반도체 집적회로에 관한 것으로, 특히 셀열간의 배선영역의 폭을 축소시키기 위한 스탠다드셀의 구조에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 스탠다드셀방식의 LSI에 있어서는, 먼저 몇종류의 논리게이트(인버터, 2입력NAND, 3입력 NOR등)가 일정한 높이의 사각형영역내에 들어가도록 레이아웃되어 이것이 스탠다드셀로서 등록된다. 그리고, 주어진 논리설계에 기초하여 각 셀의 배치 및 배선을 행하므로써 원하는 LSI를 실현하고 있다.
각 스탠다드셀은 제 7 도에 도시한 바와 같이 정전원선영역(1)과 회로소자영역(2) 및 부전원선영역(3)으로 구성되어 있는 바, 회로소자영역(2)에는 상기한 바와 같이, 예컨대 인버터등의 게이트회로가 형성되고, 이 게이트회로를 구동시키기 위한 전원전압이 정전원선영역(1) 및 부전원선영역(3)에 각각 형성된 정전원선 및 부전원선에서 공급된다.
이와 같은 구조의 각 셀은 제 8 도에 도시한 바와 같이 열의 형태로 배치되고, 그 셀간의 배선은 셀열간의 배선영역을 이용하여 행해진다. 이 경우, 그 배선의 설계는 실현시킬 논리기능에 의해 결정되므로 그 논리기능에 따라서는 1개의 배선영역에 다수의 배선을 형성할 필요가 생길 수도 있다. 제 8 도에서는 그 일례로서 제 1 열의 셀(C3)과 제 2 열의 셀(C11)을 배선(L1)으로 접속시키고, 제 1 열의 셀(C2)과 셀(C8)을 배선(L2)으로 접속시키며, 제 1 열의 셀(C5)과 셀(C7) 및 셀(C5)과 셀(C6)을 각각 배선(L3) 및 배선(L4)으로 접속시킨 경우를 나타내고 있다. 이 경우, 배선영역에는 적어도 3개의 배선이 셀열과 평행하게 형성되게 되므로 배선영역의 폭을 넓게 할 필요가 있다.
이와 같이 스탠다드셀방식의 LSI에서는, 국소적으로 배선이 혼잡한 부분이 생기면 그에 따라 그 배선영역의 폭이 커진다. 스탠다드셀블럭은 통상 복수의 셀열에 의해 구성되기 때문에 배선영역의 폭이 증대되면, 이에 따라 셀블럭 전체의 크기도 증대된다. 따라서, 종래의 스탠다드셀방식에서는 셀블럭의 크기를 용이하게 제어할 수 없었고, 고밀도로 칩면적이 작은 LSI를 효율좋게 실현하는 것이 곤란한 문제점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 종래 국소적으로 배선이 혼잡한 부분이 생기면 그에 따라 배선폭이 넓은 배선영역이 필요하게 되었던 점을 개선하고, 배선영역의 폭을 증대시키기 않고서 배선의 레이아웃을 자유자재로 할 수 있도록 함으로써 고밀도로 칩면적이 작은 LSI를 실현할 수 있는 스탠다드셀 방식의 반도체 직접회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 각각에 스탠다드셀이 열형태로 배치된 제 1 스캔다드셀열 및 제 2 스탠다셀열과, 상기 제 1 및 제 2 스탠다드셀열간에 설치되면서 상기 스탠다드셀에 단부가 접속된 배선을 갖춘 배선영역을 구비하여 이루어진 스탠다드셀방식의 반도체 집적회로에 있어서, 양단이 상기 배선영역에 형성된 상기 배선 또는 상기 제 1 스탠다드셀열을 구성하는 스탠다드셀과 접속된 내부배선이 형성된 내부배선영역을 구비한 배선용 셀을 더 구비하고, 상기 배선용 셀이 상기 제 2 스탠다드셀열에 삽입되어 있는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 따른 스탠다드셀방식의 반도체 집적회로에 있어서는, 예컨대 국소적으로 배선이 혼잡한 부분에 제 2 스탠다드셀을 이용함으로써 그 혼잡을 제 2 스탠다드셀의 내부배선영역을 취해지도록 할 수 있다. 따라서, 배선영역의 폭을 증대시키기 않고서 그 배선영역내의 여러가지의 배선을 형성할 수 있으므로 고밀도로 칩면적이 작은 LSI를 효율좋게 실현시킬 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제 1 도는 본 발명에 따른 스탠다드셀방식의 반도체 집적회로에 사용되는 스탠다드셀의 제 1 실시예를 도시한 것으로, 이 스탠다드셀(Cb)에는 회로소자영역(11)과 전원선영역(12a, 12b) 및 내부배선영역(13a, 13b)이 구비되어 있는 바, 회로소자영역(11)에는 원하는 논리게이트(예컨대, 인버터, 2입력NAND게이트, 3입력NOR게이트등)가 형성되고, 정전원선영역(12a) 및 부전원선영역(12b)에는 각각 정전원선 및 부전원선이 형성되는데, 이들 전원선은 회로소자영역(11)의 논리게이트에 전원전압을 공급하기 위해 사용된다. 또한, 내부배선영역(13a, 13b)은 각각 셀간을 접속시키는 배선을 형성하는데 이용된다.
제 2 도는 본 발명에 따른 스탠다드셀방식의 반도체 집적회로에 사용되는 스탠다드셀의 제 2 실시예를 도시한 것으로, 이 스탠다드셀(Cc)은 정전원선영역(21a)과 부전원영역(12b) 및 내부배선영역(22)으로 구성되어 있으며, 회로소자영역이 구비되어 있지 않은 점이 제 1 도의 셀(Cb)과 다르다. 즉, 이 셀(Cc)은 셀간의 배선만을 위해 이용되는 특수한 셀로서 회로로서의 기능은 없다.
다음에 제 3 도를 참조하여 제 1 도의 셀(Cb)을 이용하여 구성되는 스탠다드셀열의 구체적인 패턴을 설명한다.
제 3 도는 제 8 도에 도시된 셀열내에서 셀(C12, C13, C15, C16 C17)대신에 각각이 제 1 도에 셀구조를 갖는 셀(Cb12, Cb13, Cb15, Cb16, Cb17)을 사용한 경우를 나타낸 것으로, 셀(C3)과 셀(C12)사이는 배선(L1a) 및 배선(L1b)에 의해 연결되어 있는 바, 배선(L1a)은 제 1 셀열(31)과 제 2 셀열(32)사이의 배선영역(33)에 형성되어 있고, 또 배선(L1b)은 제 2 셀열(32)의 셀(Cb12 및 Cb13)의 내부배선영역에 형성되어 있다. 그리고 셀(C5)과 셀(C7)간은 제 2 셀열(32)의 셀(Cb15,Cb16, Cb17)의 내부배선영역에 형성된 배선(L3)에 의해 접속되어 있다. 또한, 셀(C5)과 셀(C6)사이는 제 2 셀열(32)의 셀(Cb15, Cb16)의 내부배선영역에 형성된 배선(L4)에 의해 접속되어 있다.
상기 셀(Cb12, Cb13, Cb15, Cb16, Cb17)의 내부배선영역에 형성되는 각 배선은 정전원(VDD)선 및 부전원(VSS)선과 마찬가지로 X방향, 즉 셀열(31, 32)과 평행하게 배치되어 있다. 또, 각 셀내에 형성되는 게이트회로(도면에서는 인버터)의 입력 및 출력을 위한 배선은 Y방향, 즉 셀열에 대해 수직으로 배치되어 있다. 이들 X방향의 배선과 Y방향의 배선은 서로 전기적으로 절연되도록 입체적으로 배치되어 있으며, 접속부(표시로 나타냄)에 의해서만 서로 접속되어 있다.
이와 같은 셀블럭을 칩상에 형성한 상태에 있어서는, X방향의 배선 및 Y방향의 배선을 제 1 금속층 및 그 상층에 절연층을 매개로 형성되는 제 2 금속층에 의해 각각 형성할 수 있다.
이와 같이 셀의 내부배선영역을 이용하여 배선을 행함으로써 셀열간의 배선영역에 형성되는 배선의 수를 줄일 수 있다. 따라서, 셀열간의 배선영역의 폭을 제 8 도에 도시한 종래의 배선과 같이 넓게 할 필요가 없게 되어 셀열 블럭 전체를 작게 형성할 수 있다.
제 4 도는 제 1 도에 도시된 셀(Cb) 및 제 2 도에 도시된 셀(Cc)을 모두 이용한 경우의 셀열의 구성을 나타낸 것이다. 도면중, 셀(Cc32)은 제 2 도에 도시한 셀구조를 갖춘 셀이고, 셀(Cb33, Cb34)은 제 1 도에 도시한 셀구조를 갖춘 셈이다.
여기서, 제 1 셀열(4)의 셀(C21)은 셀(Cc32)의 내부배선영역에 형성된 배선(L11a) 및 셀(Cb33)의 내부배선영역에 형성된 배선(L11b)에 의해 셀(Cb33)에 접속되어 있다. 또, 제 1 셀열(41)의 셀(C22)과 셀(C22)간은 제 2 셀열(42)의 셀(Cb33, Cb34)의 내부배선영역에 형성된 배선(L12a, L12b)의 의해 접속되어 있다. 또한, 제 1 셀열(41)의 셀(C21)과 제 2 셀열(42)의 셀(C31, Cb34)간은 배선영역(43)에 형성된 배선(L13, L14)에 의해 접속되어 있다.
이와 같이 내부에 소자영역을 갖추고 있지 않으면서 배선만 사용되는 셀(Cc32)은 실현시킬 회로기능과는 관계없이 임의의 셀사이에 삽입된다. 이 때문에 셀(Cc32)을 사용함으로써 배선영역(42)의 폭을 줄일 수 있음과 동시에 배선레이아웃을 보다 자유자재로 할 수 있게 된다.
제 5 도는 제 1 도에 도시한 셀(Cb)에 인버터를 형성한 경우의 구체적인 셀구조를 나타낸 것으로, 제 5a 도에는 그 평면패턴을, 제 5b 도에는 제 5a 도의 Ⅰ-Ⅰ선에 따른 단면구조를 나타내고 있다. 이 도면에 있어서, 회로소자영역(11)내에 배치되는 배선을 제외하면, X방향으로 배치되는 배선은 전부 제Al배선층에 의해 형성되고, Y방향으로 배치되는 배선은 전부 제2Al배선층에 의해 형성되어 있다. 한편, 이 제2Al배선층은 절연층은 매개로 제Al배선층의 상층에 형성되는 배선이다.
회로소자영역(11)에는 P채널 MOS트랜지스터와 N채널 MOS트랜지스터에 의해 구성되는 CMOS인버터가 빗금모양의 패턴형태로 형성되어 있는 바, 상기 P채널 MOS트랜지스터의 드레인은 확산층(51a, 51b)에 의해 형성되고, 또 소오스는 확산층(52), 게이트는 폴리실리콘배선(53)에 의해 형성되어 있다. 또한, 상기 N채널 MOS트랜지스터의 드레인은 확산층(54a, 54b)에 의해 형성되고, 또 소오스는 확산층(55), 게이트는 폴리실리콘배선(53)에 의해 형성되어 있다.
상기 폴리실리콘배선층(53)은 2개의 접속부를 매개로 제2Al배선층으로 이루어진 입력배선(56a)에 접속되어 있는 바, 여기서 2개의 접속부내의 한쪽은 폴리실리콘배선층(53)과 제Al배선층을 접속시키는데 사용되고, 다른쪽 접속부는 그 제Al배선층과 입력배선(56a)을 접속시키는데 사용되고 있다. 마찬가지로 폴리실리콘 배선층(53)은 2개의 접속부를 매개로 제2Al배선층으로 이루어진 입력배선(56B)에도 접속되어 있다.
P채널 트랜지스터의 소오스확산층(52)은 제2Al배선층에 의해 형성되는 전원접속배선(57)을 매개로 전원(VDD)배선에 접속되어 있는 바, 이 전원(VDD)배선은 제Al배선층에 의해 형성되어 있다.
또한, N채널 트랜지스터의 소오스확산층(55)은 제2Al배선층에 의해 형성되는 전원접속배선(58)을 매개로 전원(VSS)배선에 접속되어 있는 바, 이 전원(VSS)배선도 제Al배선층의 의해 형성되어 있다.
상기 P채널 MOS트랜지스터의 드레인확산층(51a, 51b) 및 N채널 MOS트랜지스터의 드레인확산층(54a, 54b)은 제2Al배선층에 의해 형성되는 출력배선(59)에 공통으로 접속되어 있다.
또한, 내부배선영역(13a)에는 제Al배선층에 의해 형성된 셀간 접속용의 배선(60)이 배치되어 있는 바, 이 배선(60)은 제2Al배선에 의해 형성되는 배선(61)에 접속되어 있다. 또, 내부배선영역(13b)에는 제Al배선층에 의해 형성된 셀간 접속용의 배선(62)이 배치되어 있는 바, 이 배선(62)은 제2Al배선에 의해 형성되는 배선(63)에 접속되어 있다.
이와 같이 P채널 MOS트랜지스터 및 N채널 MOS트랜지스터를 각각 빗금모양의 패턴형태로 형성하고 있는 것은 회로소자영역(11)의 Y방향치수를 축소시키기 위해서이다. 이 결과, 셀(Cb)의 높이 즉, Y방향차수는 종래의 셀과 같게 되어 충분한 내부배선영역(13a, 13b)의 폭이 확보된다.
한편, 제 5b 도의 단면도에는 셀구조를 알기 쉽게 하기 위해 본래는 볼 수 없는 부분도 파선으로 나타내고 있다.
제 6 도에는 제 1 도에 도시한 셀(Cb)에 2입력NAND게이트를 형성한 경우의 구체적인 셀구조를 나타내고 있다. 회로소자영역(11)에는 2입력NAND게이트를 구성하기 위한 2개의 P채널 MOS트랜지스터 및 2개의 N채널 MOS트랜지스터가 빗금모양의 패턴형태로 형성되어 있는 바, 2개의 P채널 MOS트랜지스터내의 한쪽은 확산층(71 및 72)을 소오소, 확산층(73)을 드레인, 폴리실리콘배선(74)을 게이트로 한 것이며, 또 다른쪽의 P채널 MOS트랜지스터는 확산층(72, 75)을 소오스, 확산층(76)을 드레인, 폴리실리콘배선(78)을 게이트로 한 것이다.
2개의 N채널 MOS트랜지스터내의 한쪽은 확산층(79, 80)을 소오스, 확산층(81)을 드레인, 폴리실리콘배선(74)을 게이트로 한 것이며, 다른쪽의 N채널 MOS트랜지스터는 확산층(79, 80)을 소오스, 확산층(81)을 드레인, 폴리실리콘배선(78')을 게이트로 한 것이다.
폴리실리콘배선(74)에는 제2Al배선층에 의해 형성되는 제 1 입력배선(82)이 접속되어 있다. 도, 폴리실리콘배선(78, 78')에는 제2Al배선층에 의해 형성되는 제 2 입력배선(83)이 접속되어 있다. 또한, 2개의 P채널 MOS트랜지스터의 각 드레인이 되는 확산층(73, 76) 및 2개의 N채널 MOS트랜지스터의 공통드레인이 되는 확산층(81)은 제Al배선에 의해 형성되는 배선(84)을 매개로 출력배선(85)에 접속되어 있는바, 이 출력배선(85)은 입력배선(82, 83)과 마찬가지로 제2Al배선층에 의해 형성되는 것이다.
또한, 내부배선영역(13a)에는 제Al배선층에 의해 형성된 셀간 접속용의 배선(86)이 배치되어 있는 바, 이 배선(86)은 제2Al배선에 의해 형성되는 배선(87)에 접속되어 있다. 또, 내부배선영역(13b)에는 제Al배선층에 의해 형성된 셀간 접속용의 배선(88)이 접속되어 있는 바, 이 배선(88)은 제2Al배선층에 의해 형성되는 배선(89)에 접속되어 있다.
이 구조에 있어서도 2입력NAND게이트의 각 트랜지스터가 빗금모양의 패턴형태로 형성되어 있으므로 제 5 도와 마찬가지로 내부배선영역(13a, 13b)의 폭을 충분히 확보할 수 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같이 본 발명에 따른 스탠다드셀방식의 반도체 집적회로에 의하면, 배선영역의 폭을 증대시키기 않고서 배선의 레이아웃을 자유자재로 할 수 있게 되어 보다 고밀도로 칩면적이 작은 LSI를 용이하게 실현할 수 있게 된다.

Claims (3)

  1. 각각에 스탠다드셀의 열형태로 배치된 제 1스탠다드셀열(31, 41) 및 제 2 스탠다드셀열(32, 42)과, 상기 제 1 및 제 2 스탠다드셀열(31, 41, 32, 42)간에 설치되면서 상기 스탠다드셀에 단부가 접속된 배선(L1a, L2, L13, L14)을 갖춘 배선영역(33, 34)을 구비하여 이루어진 스탠다드셀방식의 반도체 집적회로에 있어서, 양단이 상기 배선영역(33, 43)에 형성된 상기 배선(L1a, L2, L13, L14) 또는 상기 제 1 스탠다드셀열(31, 41)을 구성하는 스탠다드셀과 접속된 내부배선(L1b, L3, L4, L11a, L11b, L12a, L12b)이 형성된 내부배선영역(13a, 13b, 22)을 구비한 배선용 셀(Cb, Cc, Cb12, Cb13, Cb15, Cb16, Cb17, Cc32, Cb33, Cb34, 60, 62, 86, 88)을 더 구비하고, 상기 배선용 셀(Cb, Cc, Cb12, Cb13, Cb15, Cb16, Cb17, Cc32, Cc33, Cb34, 60, 62, 86, 88)이 상기 제 2 스탠드다셀열(32, 42)에 삽입되어 있는 것을 특징으로 하는 스탠다드셀방식의 반도체 집적회로.
  2. 제 1 항에 있어서, 상기 내부배선(L1b, L3, L4, L11a, L11b, L12a, L12b)이 상기 제 1 및 제 2 스탠다드셀열(31, 41, 32, 42)과 평행하게 배치되어 있는 것을 특징으로 하는 스탠다드셀방식의 반도체 집적회로.
  3. 제 1 항에 있어서, 상기 배선용 셀(Cb, Cb12, Cb13, Cb15, Cb16, Cb17, Cb33, Cb34)이 소정의 논리게이트가 형성된 회로소자영역(11)과, 상기 논리게이트에 전원전위(Vm, VSS)를 공급하는 전원선이 형성된 전원선영역(12a, 12b)을 더 구비하여 구성된 것을 특징으로 하는 스탠다드셀방식의 반도체집적회로.
KR1019900005897A 1989-04-27 1990-04-26 스탠다드셀방식의 반도체 집적회로 KR930010083B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2894814B2 (ja) * 1990-09-28 1999-05-24 株式会社東芝 スタンダード・セル方式の半導体集積回路
US5796129A (en) * 1993-08-03 1998-08-18 Seiko Epson Corp. Master slice type integrated circuit system having block areas optimized based on function
US5798541A (en) * 1994-12-02 1998-08-25 Intel Corporation Standard semiconductor cell with contoured cell boundary to increase device density
US5768146A (en) * 1995-03-28 1998-06-16 Intel Corporation Method of cell contouring to increase device density
US5952698A (en) * 1995-09-07 1999-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layout pattern for improved MOS device matching
JP3349989B2 (ja) * 1999-06-18 2002-11-25 エヌイーシーマイクロシステム株式会社 半導体集積回路装置及びそのレイアウト方法及び装置
US7283381B2 (en) 2000-08-17 2007-10-16 David Earl Butz System and methods for addressing a matrix incorporating virtual columns and addressing layers
US6462977B2 (en) 2000-08-17 2002-10-08 David Earl Butz Data storage device having virtual columns and addressing layers
DE102004032708A1 (de) * 2004-07-07 2006-02-09 Robert Bosch Gmbh Vorrichtung für eine passive Stabilisierung von Versorgungsspannungen eines Halbleiterbauelements

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5878450A (ja) * 1981-11-04 1983-05-12 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置
JPS5887854A (ja) * 1981-11-20 1983-05-25 Nec Corp マスタスライス方式ｌｓｉ基板
JPS5979549A (ja) * 1982-10-29 1984-05-08 Toshiba Corp 半導体集積回路
JPS60175438A (ja) * 1984-02-22 1985-09-09 Hitachi Ltd 半導体集積回路装置
JPH0680670B2 (ja) * 1985-11-29 1994-10-12 日本電気株式会社 半導体集積回路装置
JPS6399545A (ja) * 1987-09-28 1988-04-30 Toshiba Corp ビルディング・ブロック方式の集積回路

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