KR900017165A - 스탠다드셀방식의 반도체집적회로 - Google Patents

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쇼지로 모리
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음.

Description

스탠다드셀방식의 반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 스탠다드셀방식의 반도체 집적회로에 적용되는 셀구조의 제 1 실시예를 나타낸 도면,
제 2 도는 본 발명에 따른 스탠다드셀방식의 반도체 집적회로에 적용되는 셀구조의 제 2 실시예를 나타낸 도면,
제 3 도는 제 1 도에 도시된 셀을 이용하여 배치한 셀열(cell 列)의 배선레이아웃을 나타낸 도면,
제 4 도는 제 1 도 및 제 2 도에 도시된 셀을 각각 이용하여 배치한 셀열의 배선레이아웃을 나타낸 도면,
* 도면의 주요부분에 대한 부호의 설명
Cb, Cc : 스탠다드셀 11 : 회로소자영역
12a, 12a : 정전원선영역 12b, 12b : 부전원선영역
13a, 13b, 22 : 내부배선영역 33, 43 : 배선영역
31, 41 : 제 1 셀열 32, 42 : 제 2 셀열

Claims (3)

  1. 각각이 제1스탠다드셀이 열형태로 배치되어 이루어지는 스탠다드 셀열(31, 32) 과 각 셀열간에 설치되는 셀간을 접속시키기 위한 배선이 형성되는 배선영역(33)을 구비한 스탠다드셀방식의 반도체집적회로에 있어서, 상기스탠다드셀열은 적어도 1개의 제 2 스탠다드셀 (Cb, Cc, Cb12, Cb13, Cb15~Cb17, Cc33, Cb34)을 갖추고있으며, 이 제 2 스탠다드셀(Cb, Cc, Cb12, Cb13, Cb15~Cb17, Cc32, Cb33)은 상기 셀간을 연결하는 배선을형성하기 위한 내부 배선영역(13a, 13b, 22)을 구비하고 있는 것을 특징으로 하는 스탠다드셀방식의 반도체 집적회로.
  2. 제 1 항에 있어서, 상기 제 2 스탠다드셀(Cb, Cc, Cb12, Cb13, Cb15~Cb17, Cc32, Cb33, Cb34)의 내부배선영역에 형성되는 배선은 상기 셀열간에 평행하게 배치되어 있는 것을 특징으로 하는 스탠다드셀방식의 반도체집적회로.
  3. 제 1 항에 있어서, 상기 제 2 스탠다드셀(Cb)에 소정의 논리게이트를 형성하기 위한 회로소자영역(11)과, 이회로소자영역(11)에 형성되는 소자에 전원전압을 를 공급하는 전원선을 형성하기 위하여 전원선영역(12a, 12b)을 이또한 구비되어 있는 것을 특징으로 하는 스탠다드셀방식의 반도체집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900005897A 1989-04-27 1990-04-26 스탠다드셀방식의 반도체 집적회로 KR930010083B1 (ko)

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KR930010083B1 KR930010083B1 (ko) 1993-10-14

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2894814B2 (ja) * 1990-09-28 1999-05-24 株式会社東芝 スタンダード・セル方式の半導体集積回路
US5796129A (en) * 1993-08-03 1998-08-18 Seiko Epson Corp. Master slice type integrated circuit system having block areas optimized based on function
US5798541A (en) * 1994-12-02 1998-08-25 Intel Corporation Standard semiconductor cell with contoured cell boundary to increase device density
US5768146A (en) * 1995-03-28 1998-06-16 Intel Corporation Method of cell contouring to increase device density
US5952698A (en) * 1995-09-07 1999-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layout pattern for improved MOS device matching
JP3349989B2 (ja) * 1999-06-18 2002-11-25 エヌイーシーマイクロシステム株式会社 半導体集積回路装置及びそのレイアウト方法及び装置
US6462977B2 (en) 2000-08-17 2002-10-08 David Earl Butz Data storage device having virtual columns and addressing layers
US7283381B2 (en) 2000-08-17 2007-10-16 David Earl Butz System and methods for addressing a matrix incorporating virtual columns and addressing layers
DE102004032708A1 (de) * 2004-07-07 2006-02-09 Robert Bosch Gmbh Vorrichtung für eine passive Stabilisierung von Versorgungsspannungen eines Halbleiterbauelements

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5878450A (ja) * 1981-11-04 1983-05-12 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置
JPS5887854A (ja) * 1981-11-20 1983-05-25 Nec Corp マスタスライス方式ｌｓｉ基板
JPS5979549A (ja) * 1982-10-29 1984-05-08 Toshiba Corp 半導体集積回路
JPS60175438A (ja) * 1984-02-22 1985-09-09 Hitachi Ltd 半導体集積回路装置
JPH0680670B2 (ja) * 1985-11-29 1994-10-12 日本電気株式会社 半導体集積回路装置
JPS6399545A (ja) * 1987-09-28 1988-04-30 Toshiba Corp ビルディング・ブロック方式の集積回路

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