KR940012634A - 반도체 메모리 장치 - Google Patents

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KR940012634A
KR940012634A KR1019930025743A KR930025743A KR940012634A KR 940012634 A KR940012634 A KR 940012634A KR 1019930025743 A KR1019930025743 A KR 1019930025743A KR 930025743 A KR930025743 A KR 930025743A KR 940012634 A KR940012634 A KR 940012634A
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요시노리 오까지마
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세끼자와 다다시
후지쓰 가부시끼가이샤
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    • H10B10/00—Static random access memory [SRAM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

본 발명의 반도체 메모리장치는 SRAM에 관한 것으로 메모리셀에 의해 점유되는 면적을 소정 범위내로 유지시키면서 전송트랜지스터의 포화드레인 전류를 위해 구동트랜지스터의 포화드레인 전류를 충분히 크게 확보하는데 목적이 있고, 제1트랜지스터의 게이트 전극을 포함하며, 반도체 기판상의 정해진 방향으로 연장되며 또한 정해진 방향의 대각선으로 굽혀져 제1트랜지스터 영역에서 넓어진 띠형 워드라인과, 상기 제1트랜지스터의 소오스/드레인영역을 가지며 또한 소오스/드레인 영역들간에 형성되어 워드라인들과 교차하는 능동영역으로 된 메모리셀을 갖는다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예의 SRAM의 메모리셀의 전송 및 구동트랜지스터들의 채널 영역 및 소오스/드레인 영역이 형성된 능동영역, 띠형 워드라인 및 게이트 전극의 배치도.
제3도는 본 발명의 일실시예의 SRAM의 메모리셀의 제1전원라인과 각 비트라인을 접속하는 각 접속부와 그들의 비트라인의 배치도.
제4도는 본 발명의 일실시예의 SRAM의 메모리셀의 제1부하소자, 제2부하소자 및 제2전원라인의 배치도.
제5도는 제2∼4도의 패턴배치가 겹칠때의 본 발명의 상기 실시예의 SRAM의 메모리셀의 선 A-A를 따라 취한 단면도.
제6A는 제1 및 제2부하로서 전계효과 트랜지스터를 사용하는 본 발명의 상기 실시예의 SRAM의 메모리셀의 회로 개통도.
제6B도는 제1 및 제2부하로서 저항을 사용하는 본 발명의 상기 실시예의 SRAM의 메모리셀의 회로 개통도.

Claims (10)

  1. 제1트랜지스터의 게이트전극을 포함하며, 반도체기판상의 정해진 방향으로 연장되며 또한 정해진 방향의 대각선으로 굽혀져 상기 제1트랜지스터 영역에서 넓어지는 띠형 제1워드라인과, 상기 제1트랜지스터의 소오스/드레인 영역들을 가지며 또한 소오스/드레인영역들간에 형성된 워드라인과 교차하는 능동영역으로 된 메모리셀을 갖는 것이 특징인 반도체 메모리장치.
  2. 제1항에 있어서, 상기 능동영역은 제2트랜지스터영역으로 연장되며, 제2트랜지스터의 소오스/드레인영역을 가지며 또한 상기 제2트랜지스터의 소오스/드레인영역간에 형성된 제2트랜지스터의 게이트전극과 교차하며, 상기 제1트랜지스터 영역내의 연장방향에 수직한 능동영역의 폭은 상기 제2트랜지스터 영역의 폭보다 좁은 것이 특징인 반도체 메모리장치.
  3. 제1트랜지스터의 제1게이트전극을 포함하며, 반도체기판상의 정해진 방향으로 연장되며 또한 정해진 방향의 대각선으로 굽혀져 상기 제1트랜지스터 영역에서 넓어지는 띠형 제1워드라인과, 제3트랜지스터의 제2게이트전극을 포함하며, 상기 제1워드라인과 별도로 평행하게 배치되며 또한 정해진 방향의 대각선으로 굽혀지며 제3트랜지스터영역에서 넓어지는 띠형 제2워드라인과, 상기 제1트랜지스터의 소오스/드레인 영역을 가지며, 상기 제1트랜지스터의 소오스/드레인영역간에 형성된 상기 제1워드라인과 교차하고, 또한 상기 제1워드라인으로부터 상기 제2워드라인을 향해 연장되는 띠형 제1능동영역과, 상기 제3트랜지스터의 소오스/드레인영역간에 형성된 상기 제2워드라인과 교차하고, 또한 상기 제2워드라인으로부터 상기 제1워드라인을 향해 연장되는 띠형 제2능동영역과, 상기 제1 및 제2워드라인간의 제2트랜지스터영역에서 제1능동영역과 교차하고 또한 상기 제2능동영역과 접촉하도록 상기 제1능동영역으로부터 상기 제2능동영역을 향해 연장되는 제2게이트전극과, 상기 제1 및 제2워드라인간의 제4트랜지스터영역에서 제2능동영역과 교차하고 또한 상기 제1능동영역과 접촉하도록 상기 제2능동영역으로부터 상기 제1능동영역을 향해 연장되는 제4게이트전극으로 된 메모리셀을 갖는 것을 특징인 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1워드라인과 교차하는 상기 제1능동영역의 폭은 상기 제1게이트전극과 교차하는 상기 제1능동영역의 폭보다 좁고, 제2워드라인과 교차하는 상기 제2능동영역의 폭은 상기 제2게이트전극과 교차하는 상기 제2능동 영역의 폭보다 좁은 것이 특징인 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제1 및 제2워드라인들간의 영역내에 정해진 방향으로 제1전원라인의 연장되고, 상기 메모리셀의 중심부에는 상기 제2트랜지스터의 소오스/드레인 영역을 상기 제1전원라인과 접속하기 위한 제1개구와, 제4트랜지스터의 소오스/드레인 영역을 상기 제1전원라인과 접속하기 위한 제2개구가 형성된 것이 특징인 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 메모리셀은 그의 중심부에 수직한 축 주위에서 점대칭인 것이 특징인 반도체 메모리 장치.
  7. 제3항에 있어서, 상기 제2트랜지스터의 소오스/드레인 영역과 제1부하를 통해 제2전원라인이 접속되며 상기 제4트랜지스터의 소오스/드레인 영역과 제2부하를 통해 제3전원라인이 접속되며, 상기 제2 및 제3전원라인들 각각은 인접 메모리셀들간에 공용되는 것이 특징인 반도체 메모리 장치.
  8. 제3항에 있어서, 상기 제2트랜지스터의 소오스/드레인 영역에 접속된 전계효과 트랜지스터로 된 제1부하소자 및 상기 제4트랜지스터의 소오스/드레인 영역에 접속된 전계효과 트랜지스터로 된 제2부하소자와, 상기 제2부하소자가 반도체 기판상의 절연막상에 형성되어, 상기 제4게이트전극과 교차하는 영역에서 굽어지며 상기 제4게이트 전극 밑에서 채널영역으로서 역할하며 상기 채널영역의 양측은 소오스/드레인영역으로서 역할하는 띠형 제1능동층과, 상기 제1부하소자가 반도체 기판상의 절연막상에 형성되어, 상기 제3게이트전극과 교차하는 영역에서 굽어지며 상기 제3게이트전극 밑에서 채널영역으로 역할하며, 상기 채널 영역의 양측은 소오스/드레인 영역으로서 역할하는 띠형 제2능동층을 더 포함하는 것이 특징인 반도체 메모리 장치.
  9. 제3항에 있어서, 상기 제2 및 제4트랜지스터의 소오스/드레인 영역에는 제각기 제1 및 제2저항이 접속되며, 상기 제1 및 제2저항은 반도체 기판상의 절연막상에 형성되어 굽어지는 것이 특징인 반도체 메모리 장치.
  10. 제3항에 있어서, 상기 제1 및 제2트랜지스터는 전송트랜지스터이고, 제2 및 제4트랜지스터는 구동트랜지스터이고 메모리 셀은 SRAM메모셀인 것이 특징인 반도체 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930025743A 1992-11-30 1993-11-30 반도체 메모리 장치 KR0153786B1 (ko)

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