KR970077536A - 반도체 집적회로장치의 제조방법 - Google Patents

반도체 집적회로장치의 제조방법 Download PDF

Info

Publication number
KR970077536A
KR970077536A KR1019970020686A KR19970020686A KR970077536A KR 970077536 A KR970077536 A KR 970077536A KR 1019970020686 A KR1019970020686 A KR 1019970020686A KR 19970020686 A KR19970020686 A KR 19970020686A KR 970077536 A KR970077536 A KR 970077536A
Authority
KR
South Korea
Prior art keywords
film
mask
pattern
semiconductor
resist film
Prior art date
Application number
KR1019970020686A
Other languages
English (en)
Inventor
도시히로 세키구치
요시타카 다다키
게이조 가와키타
가츠오 유하라
가즈히코 사이토
신야 니시오
미치오 다나카
미치오 니시무라
도시유키 가에리야마
조성수
Original Assignee
가나이 츠토무
히다치세사쿠쇼 가부시키가이샤
스즈키 구니조
텍사스 인스트루먼트 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 츠토무, 히다치세사쿠쇼 가부시키가이샤, 스즈키 구니조, 텍사스 인스트루먼트 인코포레이티드 filed Critical 가나이 츠토무
Publication of KR970077536A publication Critical patent/KR970077536A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 집적회로장치 및 DRAM을 갖는 반도에 집적회로 장치의 제조 방법에 관한 것으로서, 위상시프트마스크를 사용한 리도그패피에 있어서 형성된 패턴의 형상불량을 억제하고 미세화된 반도체 집적회로장치의 워드선 또는 비트선의 절단을 방지하기 위해서, 반도체기판상에 일정한 간격으로 형성되고 메모리 셀 선택용 트랜지스터의 게이트전극으로서 기능하는 여려개의 워드선, 반도체기판상에 일정의 간격으로 형성되고 워드선에 대해 교차해서 연장하는 여러개의 비트선 및 필드절연막에 의해 둘러싸인 여러개의 활성영역을 갖고, 활성영역의 각각은 2 개의 메모리셀 선택용 트랜지스터에 공유되는 제1반도체영역, 활성영역의 양끝부에 제2반도체영역 및 제1반도체영역과 제2반도체영역사이에 위치하는 활성영역에 채널형성영역을 구비하는 메모리셀 장치를 구비하고, 그와 같은 반도체 집적회로장치의 제조에 있어서 비트선이 직선 패턴부분 및 이산패턴부분의 합성해 의해 워드선이 직선패턴부분 또는 합성패턴부분에 의해 형성되도록 하였다.
이렇게 하는 것에 의해, 반도체 집적회로장치의 불량 저감, 신뢰성 향상 및 제조효율의 향상, 더나가서는 집적도의 향상을 도모할 수 있다는 효과가 있다.

Description

반도체 집적회로장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 1실시예에 의한 DRAM의 일부의 주요부 레이아우트의 1예를 도시한 상면도.

Claims (4)

  1. 반도체기판 위쪽에 일정한 간격으로 형성되고 메모리셀 선택용 트랜지스터의 게이트전극으로서 기능하는 여러개의 워드선, 상기 반도체기판상에 일정한 간격으로 형성되고 상기 워드선에 대해 교차해서 연장하는 여러개의 비트선 및 필드절연막에 의해 둘러싸인 여러개의 활성영역을 갖고, 상기 활성영역의 각각은 중앙부에 2 개의 상기 메모리셀 선택용 트랜지스터에 공유되는 제1반도체영역, 상기 활성영역의 양끝부에 제2반도체 영역 및 상기 제1반도체영역과, 상기 제2반도체영역사이에 위치하는 상기 활성영역에 채널형성영역을 구비하는 메모리셀 장치를 포함하는 반도체 집적회로 장치의 제조방법으로서, 상기 워드선 또는 비트선은 상기 워드선 또는 비트선으로 되는 제1막상의 상기 제1막에 대해 에칭 선택레이트가 다른 제2막을 형성하는 공정, 상기 제2막을 이산부분의 제1패턴으로 패터닝하는 공정, 상기 패터닝된 제1막상의 상기 이산부분과 적어도 부분적으로 겹치는 직선형부분의 제2패턴을 갖는 레지스트막을 형성하는 공정 및 상기 제2막의 이산부분의 제1패턴 및 상기 레지스트막의 직선부분의 제2패턴을 마스크로 해서 상기 제1막을 패터닝하는 공정을 갖는 반도체 집적회로 장치의 제조방법.
  2. 반도체기판위쪽에 일정한 간격으로 형성되고 메모리셀 선택용 트랜지스트의 게이트 전극으로서 기능하는 여러개의 워드선, 상기 반도체기판상에 일정한 간격으로 형성되고 상기 워드선에 대해 교차해서 연장하는 여러개의 비트선 및 필드 절연막에 의해 둘러싸인 여러개의 활성영역을 갖고, 상기 활성영역의 각각은 중앙부에 2개의 상기 메모리셀 선택용 트랜지스터에 공유되는 제1반도체영역, 상기 활성영역의 양끝부의 제2반도체영역 및 상기 제1반도체영역과 상기 제2반도체영역사이에 위치하는 상기 활성영역의 채널형성영영을 구비하는 메모리장치를 포함하는 반도체 집적회로 장치의 제조방법으로서, 상기 반도체기판위쪽에 형성된 상기 워드선 또는 비트선은 상기 워드선 또는 비트선으로 되는 막을 형성하는 공정, 상기 막상에 네가티브형의 포토레지스트막을 형성하는 공정, 상기 포토레지스트막에 이산부분을 전사하기 위해 제1마스크를 통해 상기 포토레지스트막을 노출시키는 공정, 상기 노출된 포토레지스트막에 상기 이산패턴과 적어도 부분적으로 겹치는 직선부분을 전사하기 위해 제2마스크를 통해 상기 포토레지스트막을 또 노출시키는 공정, 상기 2중 노출된 포토레지스트막을 현상해서 레지스트 패턴을 형성하는 공정 및 상기 레지스트 패턴을 마스크로 해서 상기 막을 패터닝하는 공정을 갖는 반도체 집적회로장치의 제조방법.
  3. 제1절연막을 사이에 개재시켜 반도체기판 상부에 제1도체막을 형성하는 공정, 상기 제1도체막상에 제2절연막을 형성하는 공정, 상기 제2절연막상에 제1레지스트막을 부과하는 공정, 이산패턴부분을 갖는 제1마스크를 마련하는 공정, 상기 제1레지스트막을 상기 제1마스크를 통해 노출시키는 공정, 상기 노출된 제1레지스트막을 현상하는 공정, 상기 현상된 제1레지스트막을 사용해서 상기 제2절연막을 이산부분의 제1패턴으로 패터닝하는 공정, 상기 제1레지스트막을 제거하는 공정, 상기 제1도체막상 및 상기 패터닝된 제2절연막상에 제2레지스트막을 부과하는 공정, 각각 길이 방향의 양 측 가장자리가 서로 평행한 직선형상인 여러개의 직선패턴부분을 갖고 또한 위상시프트마스크인 제2마스크를 마련하는 공정, 상기 제2마스크의 직선패턴부분이 상기 반도체기판상에 투사되었을 때, 상기 제2절연막의 이산부분의 제1패턴과 적어도 부분적으로 겹치도록, 상기 제2마스크를 위상 맞춤하는 공정, 상기 제2레지스트막을 상기 위상시프트마스크인 제2마스크를 통해 노출시키는 공정, 상기 노출된 제2레지스트막을 현상해서 제2레지스트막의 직선부분의 제2패턴을 얻는 공정 및 상기 현상된 제2레지스트막 및 패터닝된 제2절연막을 사용해서 상기 제2도체막을 패터닝하고, 그렇게 하는 것에 의해 상기 제1도체막은 상기 제1마스크의 이산 패턴부분 및 상기 제2마스크의 직선패턴부분으로 합성된 패턴으로 패터닝되는 공정을 갖는 반도체 집적회로장치의 제조방법.
  4. 제1절연막을 사이에 개재시켜 반도체기판의 상부에 제1도체막을 형성하는 공정, 상기 제1도체막상의 제2절연막을 형성하는 공정, 상기 제2절연막상에 네가티브형의 레지스트막을 부과하는 공정, 이산패턴부분을 갖는 제1마스크를 마련하는 공정, 상기 네가티브형의 레지스트막을 상기제1마스크를 통해 노출시켜서 상기 이산패턴부분을 네가티브형 레지스트막상에 전사하는 공정, 각각 길이 방향의 양측 가장자리가 서로 평행한 직선형상인 여러개의 직선패턴부분을 갖고 또한 위상시프트마스크인 제2마스크를 마련하는 공정, 상기 제2마스크의 직선패턴부분이 상기 노출된 레지스트막상에 투사되었을 때 상기 노출된 레지스트막의 이산패턴부분과 적어도 부분적으로 겹치도록 상기 제2마스크를 위상 맞춤하는 공정, 상기 네가티브형 레지스트막을 상기 위상시프트마스크인 제2마스크를 통해 또 노출시켜서 상기 직선패턴부분을 네가티브형 레지스트막상에 전사하는 공정, 상기 2중노출된 네가티브형 레지스트막을 형상하는 공정 및 상기 현상된 네가티브형 레지스트막을 사용해서 상기 제1도체막을 패터닝하고, 그렇게 하는 것에 의해 상기 제1도체막은 상기 제1마스크의 이산패턴부분 및 상기 제2마스크의 직선패턴부분으로 합성된 패턴으로 패터닝되는 공정을 갖는 반도체 집적회로 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970020686A 1996-05-30 1997-05-26 반도체 집적회로장치의 제조방법 KR970077536A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-137238 1996-05-30
JP8137238A JPH09321245A (ja) 1996-05-30 1996-05-30 半導体集積回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR970077536A true KR970077536A (ko) 1997-12-12

Family

ID=15194010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970020686A KR970077536A (ko) 1996-05-30 1997-05-26 반도체 집적회로장치의 제조방법

Country Status (4)

Country Link
US (1) US5937290A (ko)
JP (1) JPH09321245A (ko)
KR (1) KR970077536A (ko)
TW (1) TW348313B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3981205B2 (ja) * 1998-06-09 2007-09-26 世界先進積體電路股▲ふん▼有限公司 高密度ｄｒａｍキャパシター構造の製造方法
US6025624A (en) 1998-06-19 2000-02-15 Micron Technology, Inc. Shared length cell for improved capacitance
JP2000173897A (ja) * 1998-12-08 2000-06-23 Mitsubishi Electric Corp 露光精度制御方法、装置および記録媒体
KR100464405B1 (ko) * 2001-12-11 2005-01-03 삼성전자주식회사 작은 서브스레시홀드 누설 전류 값을 지니는 셀트랜지스터를 구비하는 ｄｒａｍ
US7476945B2 (en) * 2004-03-17 2009-01-13 Sanyo Electric Co., Ltd. Memory having reduced memory cell size
KR100748552B1 (ko) * 2004-12-07 2007-08-10 삼성전자주식회사 반도체 장치의 불량 분석을 위한 분석 구조체 및 이를이용한 불량 분석 방법
KR100693879B1 (ko) * 2005-06-16 2007-03-12 삼성전자주식회사 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5472900A (en) * 1991-12-31 1995-12-05 Intel Corporation Capacitor fabricated on a substrate containing electronic circuitry
US5688713A (en) * 1996-08-26 1997-11-18 Vanguard International Semiconductor Corporation Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers

Also Published As

Publication number Publication date
JPH09321245A (ja) 1997-12-12
US5937290A (en) 1999-08-10
TW348313B (en) 1998-12-21

Similar Documents

Publication Publication Date Title
KR970077744A (ko) 박막 트랜지스터 및 그 제조 방법
KR910005464A (ko) 반도체장치의 제조방법
KR940012634A (ko) 반도체 메모리 장치
KR920010922A (ko) 반도체기억장치 및 그 제조방법
KR950004532A (ko) 고집적 반도체 배선구조 및 그 제조방법
KR970077536A (ko) 반도체 집적회로장치의 제조방법
US5763323A (en) Methods for fabricating integrated circuit devices including etching barrier layers and related structures
KR970054144A (ko) 반도체 메모리셀 제조방법
KR950015793A (ko) 반도체집적회로장치 및 그 제조방법
US6190959B1 (en) Semiconductor memory array having sublithographic spacing between adjacent trenches and method for making the same
KR960012507A (ko) 반도체 기억장치와 그 제조방법
US6020092A (en) Partial one-shot electron beam exposure mask and method of forming a partial one-shot electron beam exposure pattern
KR950026000A (ko) 반도체 메모리장치 및 그 제조방법
KR930011246A (ko) 반도체장치 및 그 제조방법
KR920005338A (ko) 반도체장치 제조방법
KR890008946A (ko) 콘택트 호울을 갖는 반도체 집적회로 장치
KR0172510B1 (ko) 에스램 셀 및 그 제조방법
KR950028148A (ko) 디램소자 및 그 제조방법
KR100228351B1 (ko) 반도체 메모리소자 및 그 제조방법
KR0126636B1 (ko) 반도체소자의 패턴 형성방법
KR930014995A (ko) 비휘발성 메모리의 제조방법
KR100403153B1 (ko) 반도체장치 및 그 제조방법
KR930006849A (ko) 반도체장치의 마스크패턴 형성방법
KR0156142B1 (ko) 반도체 메모리 장치의 제조방법
KR980006419A (ko) 반도체 장치 및 그 제조 방법(a semiconductor device and method of fabricaing the same)

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid