KR100403153B1 - 반도체장치 및 그 제조방법 - Google Patents

Abstract

플랫셀형메모리셀의 트랜지스터특성에 영향을 주지 않고, 비트선확산층저항을 저감하는 반도체장치 및 그 제조방법을 제공한다. 플랫셀형메모리셀영역에서 트랜지스터를 형성하지 않은 비트선확산층을 폭을 넓게 하거나, 또는 확산층농도를 높게 함으로써, 비트선전체로써 저항을 낮게 한다.

Description

반도체장치 및 그 제조방법{Semiconductor device and manufacturing method thereof}

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는 플랫셀형메모리셀트랜지스터를 구비한 반도체장치 및 그 제조방법에 관한 것이다.

실리콘기판위에 형성된 확산층으로 이루어지는 비트선을 구비한 종래의 플랫셀형메모리셀트랜지스터에 관해서 이하에 설명한다. 도 7은 종래의 플랫셀형메모리셀트랜지스터를 가지는 반도체장치의 레이아웃의 일례를 도식적으로 나타내는 평면도이고, 비트선확산층형성부를 나타내는 도면이다. 도 8a 및 도 8b는 도 7의 A-A'선의 비트랜지스터부(메모리셀트랜지스터가 형성되지 않은 부분), B-B'선의 트랜지스터의 단면을 각각 도식적으로 나타내는 도면이다.

도 7 및 도 8을 참조하면, 플랫셀형메모리셀트랜지스터는 반도체기판(101)표면에 피착된 마스크재를 라인/공간형상으로 패터닝하고, 패턴형성된 마스크재를 개재하여 불순물이온을 선택적으로 주입하는 것으로, 비트선확산층(102)을 형성한다.

이어서, 게이트산화막(105)을 열산화법에 의해 형성하고, 이때, 비트선확산층(102)영역(소스, 드레인영역)에서는, 불순물에 의해 증속산화되어, 게이트산화막(105)보다도 두꺼운 산화막(「증속산화막」이라고도 함, 103)이 형성된다.

이어서, 비트선확산층(102)에 끼워진 기판부분이 트랜지스터의 채널길이(L)가 되도록, 폴리실리콘으로 되는 게이트전극(104)을 형성한다.

또, 플랫셀형메모리셀트랜지스터에 관한 간행물로서, 예컨대 일본국특개평10-65126호공보에는, 반도체기판에 불순물을 확산하여 형성된 비트선(확산층)과, 비트선과 교차하도록 형성된 워드선(콘트롤게이트)과, 비트선과 워드선의 교차영역에 설치된 플로팅게이트를 구비한 콘택트레스어레이구조의 반도체기억장치에 있어서, 플로팅게이트의 양측에 위치하는 비트선은 플로팅게이트에 대하여 오프셋된 고저항의 영역을 가지는 구성이 개시되어 있고, 또한 일본특개평10-65126호 공보에는, 비트선의 폭을 가늘게 하여 미세화하여도 저항의 증대를 초래하는 일없이 충분한 온(ON)전류를 확보할 수 있도록 한 콘택트레스메모리셀어레이의 불휘발성메모리의 구성이 제안되어 있다.

그런데, 비트선의 배선저항치를 저감하기 위해서, 즉 비트선확산층의 저항을 하강시키기 위해서는, 비트선확산층의 불순물농도를 높게 할 필요가 있다. 그러나, 확산층의 불순물농도를 높게 함으로써, 트랜지스터의 최소채널길이(Lmin)의 마진이 악화된다고 하는 트레이드오프의 관계에 있다.

이 때문에, 비트선확산층의 저항을 저감하는 것은 실제로는 곤란하다.

따라서, 본 발명은 상기 견지에 비추어 이루어진 것으로, 그 주된 목적으로서, 본 발명은 플랫셀형메모리셀의 트랜지스터특성에 영향을 주지 않고, 비트선확산층저항을 저감하는 반도체장치 및 그 제조방법을 제공하는 것에 있다. 이 이외의 본 발명의 목적, 특징, 이점등은 이하의 설명으로 당업자에는 즉시 분명해질 것이다.

목적을 달성하는 본 발명은 비트선확산층의 게이트전극과 교차하지 않는 부분의 폭을 게이트전극과 교차하는 부분의 폭보다도 넓게 하고 있다.

본 발명에 있어서는, 비트선확산층의 게이트전극과 교차하지 않는 부분의불순물농도를 게이트전극과 교차하는 부분의 불순물농도보다도 높게 한다.

본 발명은 기판위에 설치한 마스크재를 패턴형성하는 제1공정과, 마스크재를 개재하여 선택적으로 불순물을 기판에 주입하는 것으로, 폭이 넓은 광부와 폭이 좁은 폭협부를 가지는 비트선확산층을 형성하는 제2공정과, 서로 이웃하는 비트선확산층의 폭협부에 끼워진 기판부분이 능동소자인 트랜지스터의 채널길이가 되도록 게이트전극을 형성하는 제3공정을 포함한다.

본 발명은 기판위에 설치한 마스크재를 라인앤드스페이스형상으로 패턴형성하는 제1공정과, 마스크재를 개재하여 선택적으로 기판에 불순물을 주입하여 비트선확산층을 형성하는 제2공정과, 서로 이웃하는 비트선확산층에 끼워진 기판부분이 트랜지스터의 채널길이가 되도록 게이트전극을 형성하는 제3공정과, 게이트전극형성 후, 비트선확산층을 형성하였을 때와 같은 라인앤드스페이스형상으로 패턴형성한 마스크재를 개재하여, 선택적으로 비트선확산층과 같은 전도형의 불순물을 추가주입 하는 제4공정을 포함하고, 제4공정에서, 불순물의 주입에너지는 불순물이 게이트전극을 꿰뚫고 나가지 않는 정도로 한다.

도 1은 본 발명의 제1실시예의 구성을 설명하기 위한 평면도,

도 2는 본 발명의 제1실시예의 단면을 도식적으로 나타내는 도면,

도 3은 본 발명의 제2실시예의 구성을 설명하기 위한 평면도,

도 4는 본 발명의 제2실시예의 단면을 도식적으로 나타내는 도면,

도 5는 본 발명의 제3실시예의 구성을 설명하기 위한 평면도,

도 6은 본 발명의 제3실시예의 단면을 도식적으로 나타내는 도면,

도 7은 종래의 구성을 설명하기 위한 평면도,

도 8은 종래의 구성의 단면을 도식적으로 나타내는 도면이다.

※도면의 주요부분에 대한 부호의 설명

101 : 반도체기판 102 : 비트선확산층

103 : 증속산화막 104 : 게이트전극(게이트폴리실리콘)

105 : 게이트산화막 106 : 마스크재

본 발명의 실시의 형태에 관해서 설명한다.

트랜지스터의 드레인 또는 소스를 형성하지 않는 비트선확산층간의 누설전류의 전류치는 트랜지스터를 형성하는 비트선확산층사이(소스·드레인사이)의 누설전류와 비교하여 현격하게 작다. 그 때문에, 트랜지스터의 드레인 또는 소스를 형성하지 않는 비트선확산층간의 간격을 좁히는 데는 특별한 문제는 없다고 사료된다.

본 발명은 견지에 근거하여 창안된 것으로, 비트선확산층중, 트랜지스터의 드레인 또는 소스를 형성하지 않은 부분, 즉 비트선확산층의 게이트전극과 교차하지 않은 부분의 폭을 게이트전극과 교차하는 부분의 폭보다도 넓게 하거나, 또는, 비트선확산층의 게이트전극과 교차하지 않은 부분의 불순물농도를 게이트전극과 교차하는 부분의 불순물농도보다도 높게 하는 것으로, 프랫셀형메모리셀의 트랜지스터특성에 영향을 주지 않으면서, 비트선전체의 저항을 저감하고 있다.

본 발명의 제조방법은, 그 바람직한 제1실시의 형태에 있어서, 기판위에 설치한 마스크재를 패턴형성하는 제1공정과, 마스크재를 개재하여 선택적으로 불순물을 기판에 주입하는 것으로, 폭광부와 폭협부를 가지는 비트선확산층을 형성하는 제2공정과, 서로 이웃하는 비트선확산층의 폭협부분에 끼워진 기판부분이 채널길이가 되도록 게이트전극을 형성하는 제3공정을 포함한다.

본 발명의 제조방법은, 그 바람직한 제2실시의 형태에 있어서, 기판상에 설치한 마스크재를 라인앤드스페이스형상으로 패턴형성하는 제1공정과, 마스크재를 개재하여 선택적으로 기판에 불순물을 주입하여 비트선확산층을 형성하는 제2공정과, 서로 이웃하는 비트선확산층에 끼워진 기판부분이 트랜지스터의 채널길이가 되도록 게이트전극을 형성하는 제3공정과, 게이트전극형성 후, 비트선확산층을 형성하였을 때와 동일한 라인앤드스페이스형상의 패턴으로 마스크를 시행하고, 비트선확산층과 같은 전도형의 불순물이온을 추가주입 하는 제4공정을 포함하고, 제4공정에서, 이온주입의 에너지는 불순물이온이 게이트전극을 꿰뚫고 나가지 않는 정도로 한다.

본 발명의 제조방법은, 그 바람직한 제3실시의 형태에 있어서, 기판위에 설치한 마스크재를 라인앤드스페이스형상으로 패턴형성하는 제1공정과, 마스크재를 개재하여 선택적으로 기판에 불순물을 주입하여 비트선확산층을 형성하는 제2공정과, 서로 이웃하는 비트선확산층에 끼워진 기판부분이 트랜지스터의 채널길이가 되도록 게이트전극을 형성하는 제3공정과, 게이트전극형성 후, 비트선확산층을 형성하였을 때의 마스크에 대하여, 이온주입영역의 폭이 넓게 되도록, 마스크재를 라인/스페이스형상으로 패터닝을 시행하고, 마스크재를 개재하여 선택적으로 비트선확산층과 동일한 전도형의 불순물이온을 주입하는 제4공정을 포함하고, 제4공정에서, 이온주입의 에너지는 불순물이온이 게이트전극을 꿰뚫고 나가지 않는 정도로 하여, 비트랜지스터영역의 비트선확산층의 폭을 확대하도록한 것이다.

상기한 본 발명의 실시의 형태에 관해서 더 상세하게 설명하기 위해, 본 발명의 실시예에 관해서 도면을 참조하여 이하에 설명한다. 도 1은 본 발명의 제1실시예를 설명하기 위한 평면도이다. 도 2a와 도 2b는 도1의 A-A'선의 비트랜지스터(Tr)부와, B-B'선의 트랜지스터부의 단면을 각각 도식적으로 나타내는 도면이다. 이하의 각 실시예에서는 플랫셀형메모리셀트랜지스터를 가지는 불휘발성반도체기억장치에 관해서 설명한다.

도 1 및 도 2를 참조하면, 비트선확산층(102)은 반도체기판(101)위에 마스크재(도시하지 않음)를 피착하고, 노광·현상, 에칭처리등에 의해 마스크재에 패터닝을 시행하고, 그 마스크재를 개재하여 선택적으로 반도체기판(101)에 불순물을 이온주입하여 형성한다. 이때, 비트선확산층(102)은 비트선길이방향에 있어서 폭이좁은 부분과 폭이 넓은 부분을 가진다.

게이트산화막(102)형성 후, 예컨대 폴리실리콘으로 되는 게이트전극을 형성할 때, 이 비트선확산층의 좁은 부분에 끼워진 기판부분이 트랜지스터의 채널길이(도2b참조)가 되도록 게이트전극(104)을 형성한다.

비트선확산층(102)에 있어서, 트랜지스터부의 소스(S)와 드레인(D)영역이 되는 확산층 사이의 거리는 비트랜지스터부의 비트선확산층간의 거리보다도 크다. 이러한 구성에 의해, 트랜지스터의 채널길이를 확보하면서 확산층으로 되는 비트선 전체의 저항치를 저감하고 있다.

다음으로 본 발명의 제2실시예에 관해서 설명한다. 도 3은 본 발명의 제2실시예의 구성을 설명하기 위한 도면이다. 도 4a와 도 4b는 도3의 A-A-선의 비트랜지스터부와 B-B'선의 트랜지스터부의 이온주입공정에서의 단면을 각각 도식적으로 나타내는 도면이다.

도 3 및 도 4를 참조하면, 본 발명의 제2실시예에 있어서, 비트선확산층(102)은 반도체기판(101)상에 피착된 마스크재(도시하지 않음)에 라인/스페이스형상으로 패터닝을 시행하고, 선택적으로 반도체기판(101)에 불순물을 주입하여 형성된다.

게이트산화막(105)을 형성한 후, 예컨대 폴리실리콘으로 되는 게이트전극을 형성함에 있어서, 비트선확산층(102)에 끼워진 기판부분이 트랜지스터의 채널길이가 되 도록 게이트전극(104)을 형성한다.

게이트전극(104)을 형성한 후, 마스크재(106)를 피착하여, 비트확산층(102)을 형성하였을 때와 동일한 라인/스페이스형상의 패터닝을 시행하고, 마스크재(106)를 개재하여 비트선확산층(103)과 동일한 전도형의 불순물이온을 선택적으로 추가주입한다(도 3참조).

이때, 이온주입의 에너지는 불순물이온이 게이트전극(104)을 꿰뚫고 나가지 않는 정도로 하고, 자기정합적으로 트랜지스터의 드레인 또는 소스를 형성하지 않는 비트선확산층에 불순물을 추가주입할 수 있다.

트랜지스터의 드레인 또는 소스를 형성하지 않는 비트선확산층의 불순물농도를 소스, 드레인이되는 비트선확산층보다도 고농도로 하는 것으로, 트랜지스터의 채널길이를 확보하면서 비트선전체의 저항치를 저감하고 있다.

다음으로 본 발명의 제3실시예에 관해서 설명한다. 도 5는 본 발명의 제3실시예의 구성을 설명하기 위한 평면도이다. 도 6a와 도 6b는 도5의 A-A'선의 비트랜지스터부와 B-B'선의 트랜지스터부의 이온주입공정에서의 단면을 도식적으로 나타내는 도면이다.

도 5 및 도 6을 참조하면, 본 발명의 제3실시예에 있어서, 비트선확산층(102)은 반도체기판(101)상에 마스크재(도시하지 않음)로써 라인/스페이스형상으로 패터닝을 시행하고, 선택적으로 기판에 불순물을 주입함으로써 형성된다.

게이트산화막(105)을 형성한 후, 게이트전극을 형성함에 있어서, 비트선확산층(102)에 끼워진 기판부분이 트랜지스터의 채널길이가 되도록 게이트전극(104)을 형성한다.

게이트전극(104)의 형성 후, 비트선확산층(102)을 형성하였을 때의 마스크에 대하여, 주입영역의 폭이 넓어지도록 마스크재(106)를 라인/스페이스형상으로 패터닝을 시행하고 비트선확산층(102)과 동일한 전도형의 불순물이온을 추가주입한다.

이때, 이온주입의 에너지는 불순물이온이 게이트전극(104)을 꿰뚫고 나가지 않는 정도로 하고, 자기정합적으로 트랜지스터의 드레인 또는 소스를 형성하지 않는 비트선확산층에 관해서만 그 폭을 확대하여 불순물을 추가주입할 수 있다(도 6a참조). 본 발명의 제3실시예에 있어서는, 트랜지스터의 채널길이를 확보하면서, 비트선전체의 저항치를 저감하고 있다.

또, 상기 각 실시예에서는 본 발명의 반도체장치를 불휘발성반도체기억장치에 적용한 예에 의거하여 설명하였으나, 본 발명은 불휘발성반도체기억장치에 한정되지는 않는 것은 물론이다.

상술한 바와 같이, 본 발명에 의하면, 플랫셀형메모리셀영역에서 트랜지스터를 형성하지 않는 비트선확산층을 두껍게 하거나, 또는 확산층농도를 높게 함으로써, 소망의 채널길이를 실현하면서, 비트선전체로서의 저항을 낮게 할 수 있는 효과를 나타낸다.

Claims (11)

1. 비트선확산층을 구비한 반도체장치에 있어서,

   상기 비트선확산층의 게이트전극과 교차하지 않는 부분의 폭을 게이트전극과 교차하는 부분의 폭 보다도 넓게 한 것을 특징으로 하는 반도체장치.
2. 비트선확산층을 구비한 반도체장치에 있어서,

   상기 비트선확산층의 게이트전극과 교차하지 않는 부분의 불순물농도를 게이트전극과 교차하는 부분의 불순물농도 보다도 높게 한 것을 특징으로 하는 반도체장치.
3. 비트선확산층을 구비한 반도체장치에 있어서,

   상기 비트선확산층의 게이트전극과 교차하지 않는 부분의 폭을 게이트전극과 교차하는 부분의 폭보다도 넓게 하고, 상기 비트선확산층의 게이트전극과 교차하지 않는 부분의 불순물농도를 상기 게이트전극과 교차하는 부분의 불순물농도 보다 높게 하여서 이루어지는 것을 특징으로 하는 반도체장치.
4. 기판위에 복수라인병렬배치되는 확산층이 길이방향으로 폭이 넓은 부분과 폭이 좁은 부분을 가지고,

   서로 이웃하는 2개의 상기 확산층의 상기 폭이 좁은 부분끼리의 사이가 능동소자의 채널이 되도록 게이트전극이 형성되는 것을 특징으로 하는 반도체장치.
5. 기판위에 복수라인병렬배치되는 확산층이 길이방향으로 상대적으로 불순물농도가 높은 부분과 상대적으로 불순물농도가 낮은 부분을 가지며,

   이웃하는 2개의 상기 확산층의 상기 불순물농도가 낮은 부분끼리의 사이가 능동적소자의 채널이 되도록 게이트전극이 형성되어서 이루어지는 것을 특징으로 하는 반도체장치.
6. 제4항 또는 제5항에 있어서, 상기 능동소자가 플랫셀형메모리셀트랜지스터로 이루어지는 것을 특징으로 하는 반도체장치.
7. 비트선확산층중의 트랜지스터의 드레인 또는 소스를 형성하지 않는 부분에 대해서, 트랜지스터의 드레인과 소스의 형성부분의 폭보다도 넓게 하거나, 또는 트랜지스터의 드레인과 소스의 형성부분의 불순물농도를 보다 더 높게 하여 이루어지는 것을 특징으로 하는 반도체장치.
8. 기판위에 설치한 마스크재를 패턴형성하는 제1공정과,

   상기 마스크재를 개재하여 선택적으로 불순물을 상기 기판에 주입하는 것으로, 폭이 넓은 폭광부와 폭이 좁은 폭협부를 길이방향으로 가지는 상기 비트선확산층을 형성하는 제2공정과,

   서로 이웃하는 상기 비트선확산층의 폭협부에 끼워진 기판부분이 능동소자의 채널길이가 되도록 게이트전극을 형성하는 제3공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
9. 기판위에 설치한 마스크재를 라인앤드스페이스형상으로 패턴형성하는 제1공정과,

   상기 마스크재를 개재하여 선택적으로 상기 기판에 불순물을 주입하여 비트선확산층을 형성하는 제2공정과,

   서로 이웃하는 상기 비트선확산층에 끼워진 기판부분이 트랜지스터의 채널길이가 되도록 게이트전극을 형성하는 제3공정과,

   상기 게이트전극형성후, 상기 비트선확산층을 형성하였을 때와 동일한 라인앤드스페이스형상의 패턴형성한 마스크재를 개재하여, 선택적으로 상기 비트선확산층과 동일한 전도형의 불순물을 추가주입 하는 제4공정을 포함하고,

   상기 제4공정에서, 상기 불순물의 주입에너지는 상기 불순물이 상기 게이트전극을 꿰뚫고 나가지 않는 정도로 하는 것을 특징으로 하는 반도체장치의 제조방법.
10. 기판위에 설치한 마스크재를 라인앤드스페이스형상으로 패턴형성하는 제1공정과,

    상기 마스크재를 개재하여 선택적으로 상기 기판에 불순물을 주입하여 비트선확산층을 형성하는 제2공정과,

    서로이웃하는 상기 비트선확산층에 끼워진 기판부분이 트랜지스터의 채널길이가 되도록 게이트전극을 형성하는 제3공정과,

    상기 게이트전극형성후, 상기 비트선확산층을 형성하였을 때에 사용된 마스크재에 대하여, 불순물주입영역의 폭이 넓게 되도록 라인앤드스페이스형상으로 패턴형성된 마스크재를 개재하여 선택적으로 상기 비트선확산층과 동일한 전도형의 불순물을 주입하는 제4공정을 포함하고,

    상기 제4공정에서, 상기 불순물의 주입에너지는 상기 불순물이 상기 게이트전극을 꿰뚫고 나가지 않는 정도로 하여, 비트랜지스터영역의 비트선확산층의 폭을 확대하도록 한 것을 특징으로 하는 반도체장치의 제조방법.
11. 비트선확산층을 구비한 반도체장치에 있어서,

    상기 비트선확산층의 게이트전극과 교차하지 않는 부분의 저항이, 게이트전극과 교차하는 부분의 저항보다 낮은 것을 특징으로 하는 반도체장치.