KR950026000A - 반도체 메모리장치 및 그 제조방법 - Google Patents
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Abstract
신규한 구조의 배선층 및 고용량의 커패시터를 갖는 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 셀어레이부와 주변회로부로 구분된 반도체기판의 셀 어레이부 및 주변회로부에 각각 제1 및 제2트랜지스터가 형성된다. 제1트랜지스터의 게이트를 노출시키는 제1콘택홀 및 제2트랜지스터의 게이트, 소오스 및 드레인을 각각 노출시키는 제2콘택홀을 갖는 제1절연막이 결과물 전면에 형성되고, 제1절연막 상에는 제1콘택홀을 통해 제1트랜지스터의 게이트에 접속되는 제1금속물질의 제1패턴층 및 제2콘택홀을 통해 제2트랜지스터의 게이트, 소오스 및 드레인에 각각 접속되는 제1금속물질의 제2패턴층들이 형성된다. 결과물 전문에 제2절연막을 개재하여 커패시터가 형성되고, 그 위에 제3절연막이 형성된다. 제2 및 제3절연막에는 제1금속물질의 제1 및 제2패턴층들을 각각 노출시키는 제1비아홀들이 형성되고, 제3절연막상에는 제1비아홀들을 통해 제1금속물질의 제1 및 제2패턴층들에 각각 접속되는 제2금속물질의 제3패턴층들이 형성된다. 제1금속물질의 제1 및 제2패턴층들에 의해 워드라인의 저항을 감소시킴과 동시에 주변회로부의 배선을 연결하기 때문에, 콘택홀 및 비아홀의 종횡비가 감소되어 금속배선을 용이하게 형성할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 반도체 메모리장치의 레이아웃도,
제4도는 상기 제3도의 절단선 BB'에 따른 본 발명의 반도체 메모리장치의 단면도.
Claims (13)
- 셀 어레이부와 주변회로부로 구분된 반도체기판 ; 상기 반도체기판의 셀 어레이부 내에 일정한 간격을 두고 형성된 소오스 및 드레인과, 상기 소오스와 드레인 사이에 게이트절연막을 개재하여 형성된 게이트를 갖는 제1트랜지스터, 및 상기 기판의 주변회로부에 형성된 제2트랜지스터 ; 상기 결과물 전면에 형성되고, 상기 제1트랜지스터의 게이트를 노출시키는 제1콘택홀, 및 상기 제2트랜지스터의 게이트, 소오스 및 드레인을 각각 노출시키는 제2콘택홀들을 갖는 제1절연막 ; 상기 제1절연막 상에 형성되고, 상기 제1콘택홀을 통해 상기 제1트랜지스터의 게이트에 접속되는 제1금속물질의 제1패턴층, 및 상기 제2콘택홀을 통해 상기 제2트랜지스터의 게이트, 소오스 및 드레인에 각각 접속되는 제1금속물질의 제2패턴층들 ; 상기 결과물 전면에 형성되는 제2절연막 ; 상기 제2절연막 상에 형성되고, 상기 제1트랜지스터의 소오스영역에 접속되는 스토리지전극 및 상기 스토리지전극 상에 유전체막을 개재하여 형성된 플레이트전극을 갖는 커패시터 ; 상기 결과물 전면에 형성되는 제3절연막 ; 상기 제2 및 제3절연막에 형성되고, 상기 제1금속물질의 제1 및 제2패턴층들에 각각 접속되는 제1비아홀들 ; 및 상기 제3절연막 상에 여성되고, 상기 제1비아홀들을 통해 상기 제1금속의 제1 및 제2패턴층들에 각각 접속되는 제2금속물질의 제3패턴층들을 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 제3절연막에 형성된 상기 커패시터의 플레이트전극을 노출시키는 제2비아홀, 및 상기 제3절연막 상에 형성되고 상기 제2비아홀을 통해 플레이트전극에 접속되는 제2금속물의 제4패턴층을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 제1 및 제2트랜지스터와 제1금속물질의 제1 및 제2패턴층들 사이에 개재된 절연막 및 상기 제1트랜지스터의 드레인영역에 접속되는 비트라인을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제3항에 있어서, 상기 제1 절연막에 형성된 상기 비트라인을 노출시키는 제3콘택홀, 및 상기 제1절연막 상에 형성되고 상기 제3콘택홀을 통해 비트라인에 접속되는 제1금속물질의 패턴층을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 제1절연막과 제1금속물질의 제1 및 제2패턴층들 사이에 형성되는, 상기 제1콘택홀의 콘택저항을 감소시키고 정션을 보호하기 위한 장벽 금속층을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 제1금속물질의 제1 및 제2패턴층들은 반도체 메모리장치의 다층배선의 최하층 배선인 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 제1절연막과 제2절연막에 형성된 상기 제1트랜지스터의 소오스영역을 노출시키는 스토리지노드 콘택홀, 및 상기 스토리지노드 콘택홀의 측면부에 절연물질로 이루어진 측벽 스페이서를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 셀 어레이부와 주변회로부로 구분된 반도체메모리장치의 제조방법에 있어서, 반도체기판의 셀 어레이부 및 주변회로부에 각각, 상기 소오스 및 드레인을 형성하고 상기 소오스 및 드레인 사이에 게이트절연막을 개재하여 게이트를 형성함으로써 제 1 및 제2트랜지스터를 형성하는 단계 ; 상기 결과물 전면에 제1절연막을 형성하는 단계 ; 상기 제1절연막을 부분적으로 식각함으로써, 상기 셀 어레이부에 형성된 제1트랜지스터의 게이트를 노출시키는 제1콘택홀, 및 상기 주변회로부에 형성된 제2트랜지스터의 게이트, 소오스 및 드레인을 각각 노출시키는 제2콘택홀들을 형성하는 단계 ; 상기 결과물 전면에 제1금속물질을 증착한 후 패터닝함으로써, 상기 제1콘택홀을 통해 제1트랜지스터의 게이트에 접속되는 제1금속물질의 제1패턴층, 및 상기 제2콘택홀을 통해 제2트랜지스터의 게이트, 소오스 및 드레인에 각각 접속되는 제1금속물질의 제2패턴층들을 형성하는 단계 ; 상기 결과물 전면에 제2절연막을 형성하는 단계 ; 상기 제1절연막 상에 상기 제1트랜지스터의 소오스영역에 접속되는 스토리지전극을 형성하고, 상기 스토리지전극 상에 유전체막을 개재하여 플레이트전극을 형성함으로써 커패시터를 형성하는 단계 ; 상기 결과물 전면에 제3절연막을 형성하는 단계 ; 상기 제2 및 제3절연막을 부분적으로 식각하여 상기 제1 및 제2금속패턴층들을 각기 노출시키는 제1비아홀들을 형성하는 단계 ; 및 상기 결과물 전면에 제2금속물질을 증착한 후 패터닝함으로써, 상기 제1비아홀들을 통해 상기 제1금속물질의 제1 및 제2패턴층들에 각각 접속되는 제2금속물질의 제3패턴층들을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 제1비아홀들을 형성하는 단계에서 상기 커패시터의 플레이트전극을 노출시키는 제2비아홀을 형성하는 단계 ; 및 상기 제2금속물질의 제3패턴층을 형성하는 단계에서 상기 제2비아홀을 통해 플레이트 전극에 접속되는 제2금속물질의 제4패턴층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 제1 및 제2트랜지스터를 형성하는 단계후, 상기 제1 및 제2트랜지스터가 형성된 결과물 전면에 절연막을 형성하는 단계 ; 상기 절연막을 부분적으로 식각하여 상기 셀 어레이부에 형성된 제1트랜지스터의 드레인영역을 노출시키는 비트라인 콘택홀을 형성하는 단계 ; 상기 결과물 전면에 도전물질을 증착후 패터닝함으로써, 상기 비트라인 콘택홀을 통해 상기 비트라인 콘택홀을 통해 상기 제1트랜지스터의 드레인영역에 접속되는 비트라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 제1금속물질은 텅스텐 또는 티타늄인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 제1 및 제2콘택홀들을 형성하는 단계후, 상기 결과물 전면에 금속물질을 증착하여 장벽 금속층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제8항에 있어서, 상기 제2절연막을 형성하는 단계 후, 상기 제2절연막 및 제1절연막을 부분적으로 식각하여 상기 셀어레이부에 형성된 제1트랜지스터의 소오스 영역을 노출시키는 스토리지노드 콘택홀을 형성하는 단계 ; 및 상기 결과물 전면에 절연물질을 증착하고 이를 이방성식각함으로써, 스토리지노드 콘택홀의 측면부에 절연물질로 이루어진 측벽 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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