DE19504994A1 - Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung - Google Patents

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauele­ ment nach dem Oberbegriff des Anspruchs 1 sowie auf ein Ver­ fahren zu seiner Herstellung.

Mit größer werdender Packungsdichte von DRAM-Bauelementen verkleinert sich die Fläche für eine Chipeinheitszelle, was zu einer relativen Abnahme der für einen Zellenkondensator verfügbaren Fläche führt. Es ist daher von entscheidender Be­ deutung, ein Anwachsen der pro Einheitsfläche verfügbaren Ka­ pazität zu erreichen.

Um eine ausreichend hohe Kapazität innerhalb einer begrenzten Fläche zu gewährleisten, wurden bereits zahlreiche Methoden zur Bildung dreidimensionaler Kondensatorstrukturen vorge­ schlagen. Kimura et al. schlagen eine sogenannte "DASH"-Zelle (diagonal aktive Zelle mit Stapelkondensator mit dichtgepack­ tem Speicherknoten) vor, in welcher ein Kondensator auf einer Bitleitung gebildet ist (siehe "A New Stacked Capacitor DRAM Cell Characterized by a Storage Capacitor on a Bit-line Structure," IEDM ′88). In der DASH-Zelle ist die Ausdehnung einer Speicherelektrode bis zur Lithographiegrenze maximiert. Allerdings liegt eine große Stufenhöhe von einem Speicherzel­ lenmatrixbereich zu einem peripheren Schaltkreisbereich vor, was einen nachfolgenden Metallisierungsprozeß erschwert. Be­ sonders im Fall des Vergrößerns der Höhe einer Speicherelek­ trode zwecks Vergrößerung der Kapazität wird dieses Problem sehr entscheidend.

Aus diesem Grund hat die Anmelderin (Erfinder: Joo-young Yun et al.) bereits eine Patentanmeldung mit dem Titel "a newly structured semiconductor memory device and manufacturing me­ thod thereof" als koreanische Patentanmeldung Nr. 92-22570 beim koreanischen Patentamt eingereicht, die gegenwärtig an­ hängig ist. Fig. 1 zeigt eine Entwurfsskizze eines entspre­ chenden herkömmlichen Halbleiterspeicherbauelementes der An­ melderin. Fig. 2 zeigt einen Querschnitt längs der Linie A-A′ von Fig. 1, der einen Teil eines Speicherzellenmatrixbereichs und eines peripheren Schaltkreisbereichs wiedergibt.

Bezugnehmend auf die Fig. 1 und 2 ist dieses Bauelement wie folgt gebildet. Auf einem Halbleitersubstrat (21) wird eine Bauelementtrennschicht (22) erzeugt, um aktive Bereiche (60) zu definieren. Im Speicherzellenmatrixbereich und im periphe­ ren Schaltkreisbereich des Substrats werden erste bzw. zweite Transistoren gebildet, die jeweils eine Gateisolationsschicht (23), eine Gateelektrode (24), eine Sourceelektrode (25) und eine Drainelektrode (26) aufweisen. Auf dem ersten und dem zweiten Transistor wird eine erste Isolationsschicht aufge­ bracht. Ein Bitleitungskontaktloch (51) ist vorgesehen, um das Draingebiet des im Zellenmatrixbereich gebildeten ersten Transistors freizulegen. Eine Bitleitung (29) ist aufge­ bracht, die über das Bitleitungskontaktloch (51) mit der Drainelektrode des ersten Transistors in elektrischem Kontakt steht. Über dieser ist dann eine zweite Isolationsschicht aufgebracht. Darüber wird eine erste Metallschicht (32) ge­ bildet, die mit der Gateelektrode (24) des ersten Transistors im Zellenmatrixbereich verbunden ist. Die erste Metallschicht (32) bleibt hierbei auf den Zellenmatrixbereich beschränkt. Auf die erste Metallschicht (32) wird eine dritte Isolations­ schicht aufgebracht, durch die hindurch ein Speicherknoten­ kontaktloch (50) zur Freilegung der Sourceelektrode des er­ sten Transistors erzeugt ist. Nachfolgend wird ein Kondensa­ tor gebildet, der eine mit der Sourceelektrode des ersten Transistors über das Speicherknotenkontaktloch (50) verbunde­ ne Speicherelektrode (34), einen dielektrischen Film (35) und eine Plattenelektrode (36) beinhaltet. Auf die Plattenelek­ trode (36) ist eine vierte Isolationsschicht aufgebracht, und es ist eine Mehrzahl von Durchkontaktlöchern (70, 70′) gebil­ det. Dabei sind die Durchkontaktlöcher (70, 70′) über der er­ sten Metallschicht (32) bzw. über der Gate- und der Source-/ Drainelektrode des im peripheren Schaltkreisbereich angeord­ neten zweiten Transistors gebildet. Auf die resultierende Struktur wird dann eine Mehrzahl zweiter Metallschichten (80) aufgebracht, die über die Durchkontaktlöcher (70, 70′) mit der ersten Metallschicht (32) bzw. mit dem zweiten Transistor verbunden sind. Hierbei dienen die zweiten Metallschichten (80) dazu, die Schaltkreise im peripheren Schaltkreisbereich sowie die im Zellenmatrixbereich gebildete erste Metall­ schicht (32) miteinander zu koppeln.

Bei diesem herkömmlichen Verfahren wird die erste Metall­ schicht (32) vor der Bildung des Kondensators (34, 35, 36) aufgebracht, so daß die Stufenhöhe vom Speicherzellenmatrix­ bereich zum peripheren Schaltkreisbereich sehr gering ist. Selbst wenn die Speicherelektrode (34) dicker gestaltet wird, um die Kapazität zu erhöhen, beeinflußt dies die Stufenhöhe nicht. Da jedoch der periphere Schaltkreisbereich nur mit der zweiten Metallschicht (80) verbunden ist, fungiert er wie ei­ ne Konfiguration mit einer einzelnen Metallverdrahtung. Dies resultiert in einem beträchtlichen Verlust an Entwurfsfläche und bedeutet einen Verlust an Betriebsgeschwindigkeit. Wenn der periphere Schaltkreisbereich aus diesem Grund in einer Struktur mit doppelter Metallverdrahtung ausgelegt wird, ver­ dreifacht sich die gesamte Verdrahtungsstruktur, was einen komplizierten Herstellungsprozeß zur Folge hat. Da außerdem die Verdrahtung des peripheren Schaltkreisbereichs mit der zweiten Metallschicht verbunden ist, wird die Tiefe (siehe das Bezugszeichen (a) in Fig. 2) der Durchkontaktlöcher (70′) zur Freilegung der Gate-, Source- und Drainelektrode des zweiten Transistors ziemlich groß, und die Erzeugung der Durchkontaktlöcher (70′) ist daher relativ aufwendig. Außer­ dem erhöht sich das Aspektverhältnis der Durchkontaktlöcher (70′), so daß ein nachfolgender Metallverdrahtungsprozeß nur erschwert ausgeführt werden kann.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes der eingangs ge­ nannten Art, das unter Vermeidung der oben genannten Schwie­ rigkeiten eine verbesserte Metallverdrahtung aufweist, sowie eines Verfahrens zu seiner Herstellung zugrunde.

Dieses Problem wird durch ein Halbleiterspeicherbauelement mit den Merkmalen des Anspruchs 1 sowie durch ein Verfahren mit den Merkmalen des Anspruchs 7 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.

Bevorzugte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben be­ schriebene herkömmliche Ausführungsform sind in den Zeichnun­ gen dargestellt, in denen zeigen:

Fig. 1 eine Entwurfsskizze eines herkömmlichen Halbleiter­ speicherbauelementes der Anmelderin,

Fig. 2 eine Querschnittsansicht längs der Linie A-A′ von Fig. 1,

Fig. 3 eine Entwurfsskizze eines erfindungsgemäßen Halblei­ terspeicherbauelementes,

Fig. 4 eine Querschnittsansicht längs der Linie B-B′ von Fig. 3,

Fig. 5 bis 12 Querschnittsansichten zur Veranschaulichung ei­ nes ersten erfindungsgemäßen Verfahrens zur Herstel­ lung des Halbleiterspeicherbauelementes der Fig. 3 und 4,

Fig. 13 eine Querschnittsansicht eines nach einem zweiten er­ findungsgemäßen Verfahren hergestellten erfindungsge­ mäßen Halbleiterspeicherbauelementes,

Fig. 14 eine Querschnittsansicht eines nach einem dritten er­ findungsgemäßen Verfahren hergestellten erfindungsge­ mäßen Halbleiterspeicherbauelementes und

Fig. 15 eine Querschnittsansicht eines nach einem vierten er­ findungsgemäßen Verfahren hergestellten erfindungsge­ mäßen Halbleiterspeicherbauelementes.

In den Fig. 3 und 4 ist ein erfindungsgemäßes Halbleiterspei­ cherbauelement veranschaulicht, bei dem auf einem Halbleiter­ substrat (100), das in einen Speicherzellenmatrixbereich und eine peripheren Schaltkreisbereich aufgeteilt ist, selektiv eine Bauelementtrennschicht (102) gebildet ist, um einen ak­ tiven Bereich zu definieren. Ein erster Transistor ist im ak­ tiven Bereich des Zellenmatrixbereichs gebildet und besitzt voneinander in einem vorgegebenen Abstand entfernte (nicht gezeigte) Source-/Drainelektroden sowie eine Gateelektrode (104), die gebildet wird, nachdem eine Gateisolationsschicht (103) zwischen Source- und Drainelektrode eingebracht wurde. Im aktiven Bereich des peripheren Schaltkreisbereichs ist ein zweiter Transistor gebildet, der eine Sourceelektrode (105), eine Drainelektrode (106) und eine Gateelektrode (104′) auf­ weist, die gebildet wird, nachdem eine Gateisolationsschicht (103′) zwischen die Source- und die Drainelektrode einge­ bracht wurde. Die Gateelektrode (104) des ersten Transistors dient hierbei als Wortleitung. An den Seitenflächen der Ga­ teelektroden (104, 104′) des ersten und des zweiten Transi­ stors sind Seitenwandabstandshalter (107) aus einem isolie­ renden Material angeordnet.

Auf dem ersten und dem zweiten Transistor ist eine erste Iso­ lationsschicht aufgebracht, die mit einem Bitleitungskontakt­ loch (109h) versehen ist, um die Drainelektrode des ersten Transistors freizulegen. Darauf ist eine Bitleitung (109) aufgebracht, die über das Bitleitungskontaktloch (109h) mit der Drainelektrode des ersten Transistors verbunden ist. Auf der Bitleitung (109) befindet sich eine zweite Isolations­ schicht. Die erste und die zweite Isolationsschicht weisen ein erstes Kontaktloch (112) zur Freilegung der Gateelektrode (104) des ersten Transistors sowie ein zweites Kontaktloch (112′) zur Freilegung der Gateelektrode (104′), der Source­ elektrode (105) und der Drainelektrode (106) des zweiten Transistors sowie der Bitleitung (109) auf. Auf die zweite Isolationsschicht ist eine Mehrzahl erster (111) und zweiter Musterschichtteile (111′) aus einem ersten Metallmaterial aufgebracht. Die erste Musterschicht (111) aus dem ersten Me­ tallmaterial ist mit der Gateelektrode (104) des ersten Tran­ sistors über das erste Kontaktloch (112) verbunden. Die zwei­ te Musterschicht (111′) aus dem ersten Metallmaterial ist mit der Gate- (104′), der Source- (105) und der Drainelektrode (106) des zweiten Transistors sowie mit der Bitleitung (109) über das zweite Kontaktloch (112′) verbunden. Die erste (111) und die zweite Musterschicht (111′) werden durch Abscheiden und Strukturieren des ersten Metallmaterials erzeugt.

Auf der ersten (111) und der zweiten Musterschicht (111′) aus dem ersten Metallmaterial ist eine dritte Isolationsschicht (113) aufgebracht, die ein Speicherknotenkontaktloch (114) aufweist, um die Sourceelektrode des ersten Transistors frei­ zulegen. Auf der dritten Isolationsschicht (113) ist ein Kon­ densator gebildet, der aus einer Speicherelektrode (115), die über das Speichknotenkontaktloch (114) mit der Sourceelektro­ de des ersten Transistors verbunden ist, einer dielektrischen Schicht (116), die auf der Speicherelektrode (115) gebildet ist, sowie einer Plattenelektrode (117) besteht. Auf die Plattenelektrode (117) des Kondensators ist eine vierte Isolationsschicht (118) aufgebracht. Die dritte (113) und die vierte Isolationsschicht (118) weisen ein erstes Durchkon­ taktloch (119) zur Freilegung der ersten (111) und der zwei­ ten Musterschicht (111′) aus dem ersten Metallmaterial auf. Die vierte Isolationsschicht (118) besitzt zusätzlich ein zweites Durchkontaktloch (119′) zur Freilegung der Platten­ elektrode (117). Auf der vierten Isolationsschicht (118) sind dann dritte Musterschichtteile (120) aus einem zweiten Me­ tallmaterial, die mit der ersten (111) bzw. der zweiten Mu­ sterschicht (111′) aus dem ersten Metallmaterial über das er­ ste Durchkontaktloch (119) verbunden sind, sowie eine vierte Musterschicht (120′) aus dem zweiten Metallmaterial gebildet, die über das zweite Durchkontaktloch (119′) mit der Platten­ elektrode (117) verbunden ist. Die dritte (120) und die vier­ te Musterschicht (120′) werden hierbei durch Abscheiden und Strukturieren des zweiten Metallmaterials erzeugt.

In diesem erfindungsgemäßen Halbleiterspeicherbauelement ist, wie aus den Fig. 3 und 4 erkennbar, die erste Musterschicht (111) aus dem ersten Metallmaterial über das erste Kontakt­ loch (112) mit der Gateelektrode (104) des im Zellenmatrixbe­ reich gebildeten ersten Transistors verbunden, so daß der Wi­ derstand der Wortleitung reduziert wird. Die Gate- (104′), die Source- (105) und die Drainelektrode (106) des im peri­ pheren Schaltkreisbereich gebildeten zweiten Transistors sind über dieselben freilegende, zweite Kontaktloch (112′) mit der ersten (111) und der zweiten Musterschicht (111′) aus dem er­ sten Metallmaterial verbunden. Die erste (111) und die zweite Musterschicht (111′) aus dem ersten Metallmaterial sind über das erste Durchkontaktloch (119) mit der dritten Muster­ schicht (120) aus dem zweiten Metallmaterial verbunden. Da mit Hilfe der ersten (111) und der zweiten Musterschicht (111′) aus dem ersten Metallmaterial der Widerstand der Wort­ leitung verringert und eine Verbindung für den peripheren Schaltkreisbereich geschaffen wird, kann im peripheren Schaltkreisbereich eine doppelte Metallverdrahtung verwendet werden, ohne die Anzahl von Schichten für die Verdrahtung zu erhöhen. Da außerdem der periphere Schaltkreisbereich unter Verwendung der zweiten Musterschicht (111′) aus dem ersten Metallmaterial verbunden wird, werden sowohl das Aspektver­ hältnis des zweiten Kontaktlochs (112′) (siehe Bezugszeichen "b" in Fig. 4) als auch das Aspektverhältnis des ersten Durchkontaktlochs (119) verringert, was die Metallverdrahtung erleichtert.

Anhand der Fig. 5 bis 12, die jeweils Querschnittsansichten eines Teils des Speicherzellenmatrixbereichs und eines Teils des peripheren Schaltkreisbereichs zeigen, wird nachfolgend ein erstes Beispiel eines erfindungungsgemäßen Herstellungs­ verfahrens für ein erfindungsgemäßes Halbleiterspeicherbau­ element näher erläutert.

Fig. 5 veranschaulicht einen Schritt zur Erzeugung der ersten und zweiten Transistoren auf einem Halbleitersubstrat (100). Um zunächst den aktiven Bereich auf dem Halbleitersubstrat (100) zu definieren, wird selektiv eine Bauelementtrenn­ schicht (102) gebildet. Anschließend werden auf dem Substrat (100) Gateisolationsschichten (103, 103′) durch thermische Oxidation erzeugt. Auf der resultierenden Struktur wird ein leitfähiges Material, z. B. störstellendotiertes Polysilizium oder Silizid in einer Dicke von 100 nm bis 200 nm abgeschieden und durch Lithographie strukturiert. Dadurch entstehen die Gateelektroden (104, 104′) der Transistoren im Zellenmatrix­ bereich und im peripheren Schaltkreisbereich. In die resul­ tierende, mit den Gateelektroden (104, 104′) versehene Struk­ tur werden Störstellen durch Ionenimplantation eingebracht, um die Source- und Drainelektroden zu erzeugen. Durch diesen Vorgang wird im aktiven Gebiet des Zellenmatrixbereichs der erste Transistor mit der als Wortleitung dienenden Gateelek­ trode (104) und den (nicht gezeigten) Source- und Drainelek­ troden erzeugt. Auf dem aktiven Gebiet des peripheren Schalt­ kreisbereichs wird der zweite Transistor mit der Gateelektro­ de (104′) sowie der Source- (105) und der Drainelektrode (106) gebildet. Falls erforderlich, kann an den Seitenflächen der Gateelektroden (104, 104′) des ersten und des zweiten Transistors ein Seitenwandabstandshalter (107) aus einem iso­ lierenden Material, beispielsweise einem Oxid, ausgebildet werden.

Fig. 6 veranschaulicht einen Schritt zur Bildung einer ersten Isolationsschicht (108), eines Bitleitungskontaktlochs und einer Bitleitung (109). Um die Gateelektroden (104, 104′) zu isolieren, wird ganzflächig auf die resultierende, mit den ersten und zweiten Transistoren versehene Struktur ein iso­ lierendes Material, z. B. ein Oxid oder BPSG, in einer Dicke von 100 nm bis 350 nm abgeschieden und zurückgeätzt, wodurch die erste Isolationsschicht (108) entsteht. Die erste Isola­ tionsschicht (108) wird unter Verwendung von Lithographie partiell geätzt, so daß ein (nicht gezeigtes) Bitleitungskontaktloch zur Freilegung der (nicht gezeigten) Drainelektrode des ersten Transistors entsteht. Auf der mit dem Bitleitungs­ kontaktloch versehenen, resultierenden Struktur wird dann ganzflächig ein leitfähiges Material, z. B. störstellendotier­ tes Polysilizium oder Silizid, in einer Dicke von 100 nm bis 150 nm abgeschieden und mittels Lithographie strukturiert. Da­ durch entsteht die mit der Drainelektrode des ersten Transi­ stors über das Bitleitungskontaktloch verbundene Bitleitung (109).

Fig. 7 veranschaulicht einen Schritt zur Bildung einer zwei­ ten Isolationsschicht (110) . Um die Bitleitung (109) zu iso­ lieren, wird auf dieser ein isolierendes Material, z. B. ein Oxid oder BPSG, in einer Dicke zwischen 100 nm und 300 nm abge­ schieden, wodurch die zweite Isolationsschicht (110) ent­ steht. Um die Oberfläche der zweiten Isolationsschicht (110), die aufgrund der darunterliegenden Bitleitung zunächst uneben ist, zu planarisieren, wird ein Planarisierungsschritt, z. B. ein Zurückätzschritt, durchgeführt.

Fig. 8 veranschaulicht einen Schritt zur Erzeugung erster (112) und zweiter Kontaktlöcher (112′) sowie erster (111) und zweiter Musterschichtteile (111′) aus dem ersten Metallmate­ rial. Hierfür wird zunächst die zweite Isolationsschicht (110) partiell durch Lithographie so geätzt, daß das erste Kontaktloch (112) zur Freilegung der Gateelektrode (104) des ersten Transistors und das zweite Kontaktloch (112′) zur Freilegung der Gate- (104′), der Source- (105) und der Drain­ elektrode (106) des zweiten Transistors sowie der Bitleitung (109) entstehen. Da bei der herkömmlichen Technologie die Hö­ he (siehe "b") des zweiten Kontaktlochs (112′) geringer ist als die Höhe (siehe "a" in Fig. 2) des Durchkontaktlochs, vereinfacht sich hier die Herstellung der Kontaktlöcher durch Ätzen. Da außerdem das Aspektverhältnis des zweiten Kontakt­ lochs (112′) verglichen mit demjenigen des herkömmlichen Kon­ taktlochs verringert ist, läßt sich in einfacher Weise eine nachfolgende Metallisierung durchführen.

Dabei wird das erste Metallmaterial, z. B. ein hochschmelzen­ des Metallmaterial wie Wolfram oder Titan, ganzflächig auf der mit dem ersten (112) und dem zweiten Kontaktloch (112′) versehenen resultierenden Struktur in einer Dicke von 400 nm bis 1000 nm durch Sputtern oder durch chemische Gasphasenab­ scheidung abgeschieden. Die Schicht aus dem ersten Metallma­ terial wird durch Lithographie strukturiert, um die erste Mu­ sterschicht (111) aus dem ersten Metallmaterial, die über das erste Kontaktloch (112) mit der Gateelektrode (104) des er­ sten Transistors verbunden ist, sowie die zweite Muster­ schicht (111′) aus dem ersten Metallmaterial zu bilden, die über das zweite Kontaktloch (112′) mit der Gate- (104′), der Source- (105) und der Drainelektrode (106) des zweiten Transi­ stors sowie mit der Bitleitung (109) verbunden ist. Da die Oberfläche der zweiten Isolationsschicht (110) planarisiert wurde, läßt sich die Schicht aus dem ersten Metallmaterial leicht strukturieren, obwohl der Linienabstand zwischen den ersten (111) und den zweiten Musterschichtteilen (111′) aus dem ersten Metallmaterial klein ist.

Die erste Musterschicht (111) aus dem ersten Metallmaterial fungiert als eine Wortleitungsbrücken-Metallverdrahtungs­ schicht zur Verringerung des Wortleitungswiderstandes. Die zweite Musterschicht (111′) aus dem ersten Metallmaterial dient dazu, die Verdrahtung im peripheren Schaltkreisbereich zu erleichtern. Die erste (111) und die zweite Musterschicht (111′) aus dem ersten Metallmaterial können die niedrigste Metallverdrahtungsschicht innerhalb einer Mehrebenenverdrah­ tung eines Halbleiterspeicherbauelementes bilden. Da die er­ ste (111) und die zweite Musterschicht (111′) aus dem ersten Metallmaterial vor der Erzeugung des Kondensators gebildet werden, könnten sie bei der hohen Temperatur zur Abscheidung oder Planarisierung des Kondensatorelektrodenmaterials schmelzen. Aus diesem Grund wird bevorzugt ein hochschmelzen­ des Metall mit hohem Schmelzpunkt verwendet, wie Wolfram oder Titan.

Fig. 9 veranschaulicht einen Schritt zur Bildung einer drit­ ten Isolationsschicht (113). Hierzu wird ganzflächig auf der mit der ersten (111) und der zweiten Musterschicht (111′) versehenen, resultierenden Struktur ein Niedertemperaturoxid mit einer Dicke zwischen 200 nm und 500 nm abgeschieden, wo­ durch die dritte Isolationsschicht (113) entsteht. Anschlie­ ßend kann ein Zurückätzprozeß durchgeführt werden, um die Oberfläche der dritten Isolationsschicht (113) zu planarisie­ ren.

Fig. 10 veranschaulicht einen Schritt zur Bildung eines Speicherknotenkontaktlochs (114) sowie des Kondensators. Hierfür werden zunächst durch Lithographie die dritte Isolations­ schicht (113), die zweite Isolationsschicht (110) und die er­ ste Isolationsschicht (108) partiell geätzt, um das Speicher­ knotenkontaktloch (114) zur Freilegung der Sourceelektrode des ersten Transistors zu erzeugen. Als nächstes wird ein leitfähiges Material, z. B. störstellendotiertes Polysilizium, in einer Dicke von über 500 nm auf der Oberfläche der mit dem Speichenknotenkontaktloch (114) versehenen, resultierenden Struktur abgeschieden und durch Lithographie strukturiert. Dieser Schritt erzeugt eine mit der Sourceelektrode des er­ sten Transistors über das Speicherknotenkontaktloch (114) verbundene Speicherelektrode (115). Als dielektrische Schicht (116) wird beispielsweise eine Oxid/Nitrid/Oxid(ONO)-Schicht oder eine Ta₂O₅-Schicht in einer Dicke von weniger als 100 nm auf die Speicherelektrode (115) aufgebracht. Auf der dielek­ trischen Schicht (116) wird eine leitfähige Schicht, z. B. störstellendotiertes Silizium, in einer Dicke zwischen 100 nm und 150 nm abgeschieden, um eine Plattenelektrode (117) zu bilden. Der obige Prozeß ergibt einen Kondensator mit einer Speicherelektrode (115), einer dielektrischen Schicht (116) und einer Plattenelektrode (117).

Fig. 11 veranschaulicht einen Schritt zur Bildung einer vier­ ten Isolationsschicht (118) sowie erster und zweiter Durch­ kontaktlöcher (119, 119′). Um die Plattenelektrode (117) zu isolieren, kann beispielsweise ein Oxid in einer Dicke zwi­ schen 100 nm und 300 nm ganz flächig auf die mit dem Kondensator versehene, resultierende Struktur aufgebracht werden, oder es kann eine Oxidation durchgeführt werden, um die vierte Isola­ tionsschicht (118) zu bilden. Um die Oberfläche der vierten Isolationsschicht (118), die aufgrund des darunterliegenden Kondensators uneben sein kann, zu planarisieren, wird ein Planarisierungsprozeß, z. B. durch Zurückätzen, durchgeführt. Anschließend werden die vierte Isolationsschicht (118) und die dritte Isolationsschicht (113) mittels Lithographie par­ tiell geätzt, so daß ein erstes Durchkontaktloch (119) zur Freilegung der ersten (111) und der zweiten Musterschicht (111′) aus dem ersten Metallmaterial sowie ein zweites Durch­ kontaktloch (119′) zur Freilegung der Plattenelektrode (117) gebildet werden.

Fig. 12 veranschaulicht einen Schritt zur Bildung einer drit­ ten (120) und einer vierten Musterschicht (120′) aus einem zweiten Metallmaterial. Hierzu wird das zweite Metallmate­ rial, beispielsweise Aluminium, ganzflächig über der mit dem ersten (119) und dem zweiten Durchkontaktloch (119′) versehe­ nen, resultierenden Struktur in einer Dicke von 400 nm bis 800 nm abgeschieden und mittels Lithographie strukturiert. Als Ergebnis erzeugt dieser Schritt dritte Musterschichtteile (120) aus dem zweiten Metallmaterial, die über das erste Durchkontaktloch (119) mit der ersten (111) und der zweiten Musterschicht (111′) aus dem ersten Metallmaterial verbunden sind, sowie vierte Musterschichtteile (120′) aus dem zweiten Metallmaterial, die über das zweite Durchkontaktloch (119′) an die Plattenelektrode (117) angeschlossen sind. Hierbei läßt sich, obwohl die Stufe mit der Höhe der Speicherelektro­ de (115) und der Plattenelektrode (117) gebildet wird, die Strukturierung der Schicht aus dem zweiten Metallmaterial in einfacher Weise durchführen, da der Rasterabstand der zu bil­ denden dritten (120) und vierten Musterschicht (120′) aus dem zweiten Metallmaterial groß ist.

Anhand der Querschnittsansicht von Fig. 13 wird nachfolgend ein zweites erfindungsgemäßes Herstellungsverfahren für ein erfindungsgemäßes Halbleiterspeicherbauelement erläutert.

Bezugnehmend auf Fig. 13 werden hierbei auf dieselbe Weise wie bei dem in Verbindung mit den Fig. 5 bis 8 des ersten Ausführungsbeispiels beschriebenen Verfahren erste und zweite Transistoren sowie eine Bitleitung (109) gebildet, wonach ein erstes Kontaktloch (112) zur Freilegung der Gateelektrode (104) des ersten Transistors und ein zweites Kontaktloch (112′) zur Freilegung der Gate- (104′), der Source- (105) und der Drainelektrode (106) des zweiten Transistors sowie der Bitleitung (109) erzeugt werden.

Um den Kontaktwiderstand des ersten (112) und des zweiten Kontaktlochs (112′) zu reduzieren und die mechanische Span­ nung aufgrund der später zu bildenden ersten und zweiten Mu­ sterschicht aus dem ersten Metallmaterial zu verringern, wird als nächstes Titan (Ti) oder Titannitrid (TiN) in einer Dicke von 10 nm bis 100 nm ganz flächig auf der resultierenden Struk­ tur abgeschieden, um eine Barrierenmetallschicht (122) zu bilden. Nach Aufbringen der Barrierenmetallschicht (120) wer­ den die weiteren Schritte des ersten Ausführungsbeispiels entsprechend der Fig. 8 bis 12 durchgeführt.

Anhand der Querschnittsansicht von Fig. 14 wird nachfolgend ein drittes erfindungsgemäßes Herstellungsverfahren für ein erfindungsgemäßes Halbleiterspeicherbauelement erläutert, wo­ bei hier nur ein Teil des Speicherzellenmatrixbereichs darge­ stellt ist, und zwar als Querschnittsansicht entsprechend der Linie C-C′ von Fig. 3.

Bezugnehmend auf Fig. 14 werden zunächst auf dieselbe Weise wie im Verfahren gemäß der Fig. 5 bis 10 des ersten Ausfüh­ rungsbeispiels erste und zweite Transistoren, eine Bitleitung (109) sowie erste (111) und zweite Musterschichten (111′) aus dem ersten Metallmaterial gebildet. Dann wird ein Speicherknotenkontaktloch (114) zur Freilegung der Sourceelektrode des ersten Transistors erzeugt. Um die Isolationseigenschaft zwischen der Speicherelektrode eines Kondensators und einer später zu bildenden Bitleitung oder der Speicherelektrode und der ersten und zweiten Metallschichtmuster aus dem ersten Me­ tallmaterial zu verstärken, wird auf der mit dem Speicherkno­ tenkontaktloch (114) versehenen, resultierenden Struktur ganzflächig ein isolierendes Material, z. B. ein Oxid oder Si­ liziumnitrid abgeschieden. Das isolierende Material wird an­ isotrop geätzt, so daß an der Seitenfläche des Speicherknotenkontaktlochs (114) ein Seitenwandabstandshalter (124) ent­ steht. Nach Erzeugung des Seitenwandabstandshalters (114) werden die weiteren Schritte des ersten Ausführungsbeispiels gemäß der Fig. 10 bis 12 durchgeführt.

Anhand der Querschnittsansicht von Fig. 15, welche die An­ sicht längs der Linie C-C′ von Fig. 3 repräsentiert, wird nachfolgend ein viertes erfindungsgemäßes Herstellungsverfah­ ren für ein erfindungsgemäßes Halbleiterspeicherbauelement erläutert, wobei die Figur lediglich einen Teil des Speicher­ zellenmatrixbereichs wiedergibt.

Bezugnehmend auf Fig. 15 wird zunächst auf einem Halbleiter­ substrat (100), auf dem durch eine Bauelementtrennschicht (102) ein aktiver Bereich definiert wurde, eine Gateisolati­ onsschicht (103) durch einen thermischen Oxidationsprozeß aufgebracht. Darauf wird ein leitfähiges Material, beispiels­ weise störstellendotiertes Polysilizium oder Silizid, in ei­ ner Dicke von 100 nm bis 200 nm abgeschieden. Auf das leitfähi­ ge Material wird eine Isolationsschicht, z. B. ein Hochtempe­ raturoxid, aufgebracht. Die Schicht aus isolierendem Material und die Schicht aus leitfähigem Material werden mittels Li­ thographie strukturiert, wodurch eine Gateelektrode (104) und eine (nicht gezeigte) isolierende Deckschicht des Transistors gebildet werden. Anschließend wird ganzflächig auf die resul­ tierende Struktur ein isolierendes Material aufgebracht und anisotrop geätzt, um an den Seitenflächen der Gateelektrode (104) einen Seitenwandabstandshalter (107) zu erzeugen. In die resultierende Struktur werden mittels Ionenimplantation Störstellen eingebracht, um die Sourceelektrode (105) und die Drainelektrode (106) des Transistors zu erzeugen. Alternativ können die Sourceelektrode (105) und die Drainelektrode (106) vor der Erzeugung des Seitenwandabstandshalters (107) gebil­ det werden.

Indem das Speicherknotenkontaktloch in einem nachfolgenden Schritt erzeugt wird, um das Aspektverhältnis (siehe "c") des Kontaktlochs zu verringern und die Toleranz (siehe "d") zwi­ schen dem Kontaktloch und der Gateelektrode zu erhöhen, wird ganzflächig auf der resultierenden Struktur ein leitfähiges Material, beispielsweise Polysilizium, in einer Dicke von 100 nm bis 300 nm abgeschieden. Die Schicht aus dem leitfähigen Material wird in einem Abschnitt, in welchem das Speicherkno­ tenkontaktloch zu erzeugen ist, mittels Lithographie derart strukturiert, daß ein Bereich des oberen Teils der Gateelek­ trode (104) bedeckt wird. Dies bildet eine leitfähige Kon­ taktstellenschicht (125). Die Kontaktstellenisolationsschicht und der Seitenwandabstandshalter (107) dienen hierbei dazu, die Gateelektrode von der leitfähigen Kontaktstellenschicht (125) zu isolieren. Auf der mit der leitfähigen Kontaktstel­ lenschicht (125) versehenen, resultierenden Struktur wird ganzflächig ein isolierendes Material, z. B. BPSG, abgeschie­ den, um eine erste Isolationsschicht zu bilden. Anschließend werden nacheinander ein Bitleitungskontaktloch und eine Bit­ leitung (nicht gezeigt) erzeugt.

Nach Erzeugung der Bitleitung werden die Schritte gemäß der Fig. 7 bis 12 des ersten Ausführungsbeispiels oder die Schritte des zweiten oder dritten Ausführungsbeispiels durch­ geführt. Dabei kann, wie oben beschrieben, die leitfähige Kontaktstellenschicht (125) lediglich auf einem Abschnitt, in welchem das Speicherknotenkontaktloch erzeugt wird, oder so­ gar auf einem Abschnitt, in welchem das Bitleitungskontakt­ loch erzeugt wird, gebildet sein.

Wie oben beschrieben, werden bei der vorliegenden Erfindung, nachdem die ersten und zweiten Kontaktlöcher zur Freilegung der Gateelektrode im Zellenmatrixbereich sowie der Gate-, der Source- und der Drainelektrode des Transistors im peripheren Schaltkreisbereich erzeugt wurden, die erste und die zweite Musterschicht aus dem ersten Metallmaterial sowie das erste Durchkontaktloch auf der ersten bzw. der zweiten Muster­ schicht aus dem ersten Metallmaterial gebildet, um die dritte Musterschicht aus dem zweiten Metallmaterial zu verbinden. Da der Widerstand der Wortleitung reduziert und für einen An­ schluß der Verdrahtung des peripheren Schaltkreisbereichs ge­ sorgt wird, indem die erste und die zweite Musterschicht aus dem ersten Material verwendet werden, kann eine doppelte Me­ tallverdrahtung im peripheren Schaltkreisbereich benutzt wer­ den, ohne daß sich die Anzahl der Schichten für die Metall­ verdrahtung erhöht. Da außerdem der periphere Schaltkreisbe­ reich durch Verwendung der zweiten Musterschicht aus dem er­ sten Metallmaterial verbunden wird, werden sowohl das Aspekt­ verhältnis des zweiten Kontaktlochs als auch das Aspektver­ hältnis des ersten Durchkontaktlochs reduziert, so daß die Metallverdrahtung erleichtert wird. Da außerdem die erste und die zweite Musterschicht aus dem ersten Metallmaterial vor der Erzeugung des Kondensators gebildet werden, kann die Stu­ fenhöhe zwischen dem Speicherzellenmatrixbereich und dem pe­ ripheren Schaltkreisbereich verringert werden. Als Ergebnis hiervon läßt sich ein Kondensator hoher Kapazität erhalten, indem lediglich die Höhe der Speicherelektrode des Kondensa­ tors vergrößert wird.

Claims (13)

1. Halbleiterspeicherbauelement mit folgenden Merkmalen:

• - einem in einen Zellenmatrixbereich und einen peripheren Schaltkreisbereich unterteilten Halbleitersubstrat (100),
• - einem im Zellenmatrixbereich des Halbleitersubstrats ge­ bildeten ersten Transistor und einem im peripheren Schalt­ kreisbereich des Substrats gebildeten zweiten Transistor,
• - einer ganzflächig auf der resultierenden Struktur gebilde­ ten, ersten Isolationsschicht, die ein erstes Kontaktloch zur Freilegung der Gateelektrode (104) des ersten Transistors und ein zweites Kontaktloch zur Freilegung der Gateelektrode (104′), der Sourceelektrode (105) und der Drainelektrode (106) des zweiten Transistors aufweist,
• - einer ersten Musterschicht (111) aus einem ersten Me­ tallmaterial, die auf der ersten Isolationsschicht gebildet ist und über das erste Kontaktloch mit der Gateelektrode des ersten Transistors verbunden ist, sowie einer zweiten Muster­ schicht aus dem ersten Metallmaterial, die auf der ersten Isolationsschicht gebildet ist und mit der Gate-, der Source- und der Drainelektrode des zweiten Transistors über das zwei­ te Kontaktloch verbunden ist,
• - einer zweiten Isolationsschicht, die ganzflächig auf die resultierende Struktur aufgebracht ist,
• - einem über der zweiten Isolationsschicht gebildeten Kon­ densator, der eine mit der Sourceelektrode des ersten Transi­ stors verbundene Speicherelektrode (115) und eine nach Zwi­ schenfügung eines Dielektrikums (116) auf die Speicherelek­ trode aufgebrachte Plattenelektrode (117) aufweist,

- einer ganzflächig auf die resultierende Struktur aufge­ brachten, dritten Isolationsschicht (118),

• - ersten Durchkontaktlöchern (119), die in der zweiten und dritten Isolationsschicht gebildet sind und die erste und die zweite Musterschicht aus dem ersten Metallmaterial freilegen, und
• - dritten Musterschichtteilen (120) aus einem zweiten Me­ tallmaterial, die auf der dritten Isolationsschicht gebildet und mit der ersten und zweiten Musterschicht aus dem ersten Metallmaterial über die ersten Durchkontaktlöcher verbunden sind.

2. Halbleiterspeicherbauelement nach Anspruch 1, das des wei­ teren ein in der dritten Isolationsschicht gebildetes zwei­ tes Durchkontaktloch (119′) zur Freilegung der Plattenelek­ trode (117) des Kondensators sowie eine vierte Musterschicht (120′) aus dem zweiten Metallmaterial aufweist, die auf der dritten Isolationsschicht (118) gebildet und über das zweite Durchkontaktloch (119′) mit der Plattenelektrode (117) ver­ bunden ist.

3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, das des weiteren eine auf der ersten Isolationsschicht gebildete Bitleitung (109) aufweist, die mit der Drainelektrode des er­ sten Transistors verbunden ist.

4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, das des weiteren eine Barrierenmetallschicht (122) aufweist, die zwischen der ersten Isolationsschicht und der ersten sowie der zweiten Musterschicht aus dem ersten Me­ tallmaterial gebildet ist, um den Kontaktwiderstand des er­ sten Kontaktlochs zu reduzieren und den Sperrschichtübergang zu schützen.

5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, wobei des weiteren die erste und die zweite Muster­ schicht aus dem ersten Metallmaterial die unterste Verdrah­ tungsschicht in einer Mehrebenenverdrahtung des Halbleiter­ speicherbauelements bilden.

6. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, das des weiteren ein in der ersten Isolationsschicht und der zweiten Isolationsschicht gebildetes Speicherknoten­ kontaktloch zur Freilegung der Sourceelektrode des ersten Transistors sowie einen Seitenwandabstandshalter aus einem isolierenden Material aufweist, der an der Seitenfläche des Speicherknotenkontaktlochs gebildet ist.

7. Verfahren zur Herstellung eines Halberleiterspeicherbau­ elementes nach einem der Ansprüche 1 bis 6, das folgende Schritte aufweist:

• - Erzeugung einer Sourceelektrode bzw. einer Drainelektrode im Zellenmatrixbereich und im peripheren Schaltkreisbereich des Halbleitersubstrats sowie Erzeugung einer Gateelektrode unter Zwischenfügung einer Gateisolationsschicht zwischen die Sourceelektrode und die Drainelektrode zur Bildung erster und zweiter Transistoren,
• - Bildung einer ersten Isolationsschicht ganz flächig auf der resultierenden Struktur,
• - partielles Ätzen der ersten Isolationsschicht zur Bildung eines ersten Kontaktlochs zwecks Freilegung der Gateelektrode des im Zellenmatrixbereich gebildeten ersten Transistors so­ wie eines zweiten Kontaktlochs zwecks Freilegung der Gate-, der Source- und der Drainelektrode des im peripheren Schalt­ kreisbereich gebildeten zweiten Transistors,
• - Abscheiden eines ersten Metallmaterials ganzflächig auf die resultierende Struktur und Strukturieren desselben, um eine erste Musterschicht aus dem ersten Metallmaterial, die über das erste Kontaktloch mit der Gateelektrode des ersten Transistors verbunden ist, sowie zweiter Musterschichtteile aus dem ersten Metallmaterial zu bilden, die mit der Gate-, der Source- und der Drainelektrode des zweiten Transistors über das zweite Kontaktloch verbunden sind,
• - Aufbringen einer zweiten Isolationsschicht ganz flächig auf die resultierende Struktur,
• - Bildung eines Kondensators durch Aufbringen einer mit der Sourceelektrode des ersten Transistors verbundenen Speicher­ elektrode auf die zweite Isolationsschicht und Aufbringen ei­ ner Plattenelektrode auf die Speicherelektrode unter Zwi­ schenfügung eines Dielektrikums,
• - Aufbringen einer dritten Isolationsschicht ganzflächig auf die resultierende Struktur,
• - partielles Ätzen der zweiten und der dritten Isolations­ schicht, um erste Durchkontaktlöcher zur Freilegung der er­ sten und der zweiten Metallmusterschichten zu erzeugen, und
• - Abscheiden eines zweiten Metallmaterials ganzflächig auf der resultierenden Struktur und Strukturierung desselben, um dritte Musterschichtteile aus dem zweiten Metallmaterial zu erzeugen, die mit der ersten und der zweiten Musterschicht aus dem ersten Material über das erste Durchkontaktloch ver­ bunden sind.

8. Verfahren nach Anspruch 7, wobei der Schritt zur Erzeugung des ersten Durchkontaktlochs einen Schritt zur Erzeugung ei­ nes zweiten Durchkontaktlochs zwecks Freilegung der Platten­ elektrode des Kondensators und der Schritt zur Bildung der dritten Musterschicht aus dem zweiten Metallmaterial einen Schritt zum Aufbringen einer vierten Musterschicht aus dem zweiten Metallmaterial beinhaltet, die über das zweite Durch­ kontaktloch mit der Plattenelektrode verbunden ist.

9. Verfahren nach Anspruch 7 oder 8, das nach dem Schritt zur Erzeugung der ersten und der zweiten Transistoren folgende Schritte enthält:

• - Aufbringen einer Isolationsschicht ganzflächig auf die mit den ersten und zweiten Transistoren versehene, resultierende Struktur,
• - partielles Ätzen der Isolationsschicht zur Bildung eines Bitleitungskontaktlochs zwecks Freilegung der Drainelektrode des im Zellenmatrixbereich gebildeten ersten Transistors und
• - Abscheiden eines leitfähigen Materials ganz flächig auf der resultierenden Struktur und Strukturierung desselben, um eine mit der Drainelektrode des ersten Transistors über das Bitleitungskontaktloch verbundene Bitleitung zu erzeugen.

10. Verfahren nach einem der Ansprüche 7 bis 9, wobei das er­ ste Metallmaterial Wolfram oder Titan ist.

F111. Verfahren nach einem der Ansprüche 7 bis 10, das nach dem Schritt zur Erzeugung des ersten und des zweiten Kontaktlochs einen Schritt zum Abscheiden eines Metallmaterials ganzflä­ chig auf der resultierenden Struktur beinhaltet, um eine Bar­ rienmetallschicht zu erzeugen.

F112. Verfahren nach einem der Ansprüche 7 bis 11, das nach dem Schritt zum Aufbringen der zweiten Isolationsschicht folgende Schritte beinhaltet:

• - partielles Ätzen der zweiten und der ersten Isolations­ schicht zur Erzeugung eines Speicherknotenkontaktlochs zwecks Freilegung der Sourceelektrode des im Zellenmatrixbereich ge­ bildeten ersten Transistors und
• - Abscheiden eines isolierenden Materials ganz flächig auf der resultierenden Struktur und anisotropes Ätzen desselben, um einen aus isolierendem Material bestehenden Seitenwandab­ standshalter an der Seitenfläche des Speicherknotenkontakt­ lochs zu erzeugen.