DE4034995A1 - Hochintegriertes halbleiterspeicherbauelement und verfahren zu seiner herstellung - Google Patents
Hochintegriertes halbleiterspeicherbauelement und verfahren zu seiner herstellungInfo
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Description
Die Erfindung betrifft ein hochintegriertes Halbleiterspeicher
bauelement nach dem Oberbegriff des Patentanspruches 1 sowie
ein Verfahren zu seiner Herstellung.
Auf dem Gebiet der Halbleiterspeichertechnik sind miteinander
wetteifernde Anstrengungen unternommen worden, um die Anzahl
von Speicherzellen auf einem Chip zu erhöhen. Hierzu ist es
wichtig, die Fläche einer Speicherzellenmatrix, auf der eine
Mehrzahl von Speicherzellen innerhalb einer begrenzten Chip
oberfläche gebildet sind, zu minimieren.
Zur Realisierung einer minimalen Speicherzellenfläche ist all
gemein ein DRAM (dynamischer Schreib-Lese-Speicher) bekannt,
bei dem eine individuelle Zelle einen einzelnen Transistor und
einen einzelnen Kondensator aufweist. Da in dieser Speicherzel
le ein großer Flächenanteil von dem Kondensator eingenommen
wird, wird es für die Entwicklung höherer Packungsdichten der
hochintegrierten Halbleiterspeicherbauelemente immer bedeutsa
mer, die Kapazität des Kondensators gleichzeitig mit einer Mi
nimierung des von ihm eingenommenen Halbleiterflächenanteils zu
erhöhen, um so die Datenerkennung zu erleichtern und durch Al
phateilchen hervorgerufene Fehler ("soft errors") zu verrin
gern.
Um, wie oben beschrieben, die vom Kondensator benötigte Fläche
zu minimieren und die Kapazität des Speicherkondensators zu ma
ximieren, wurde bereits eine Zellenstruktur mit einem gestapel
ten, übergreifenden Kodensator ("spread stacked capacitor",
nachfolgend SSC abgekürzt) vorgeschlagen, in welcher die Spei
cherelektrode jeder Speicherzelle zum Flächenbereich einer be
nachbarten Speicherzelle hin ausgedehnt ist. Eine solche be
kannte Speicherzelle mit SSC-Zellenstruktur wurde in "IEDM 89"
auf S. 31 bis 34 veröffentlicht.
Bei der oben erwähnten, bekannten Technologie werden erste
Elektroden des Kondensators durch Freilegen des Sourcebereiches
jeder Speicherzelle auf einem Silizium-Halbleitersubstrat, in
dem Transistoren gebildet sind, dergestalt erzeugt, daß sie
sich zu den Flächenbereichen benachbarter Speicherzellen hin
ausdehnen. Mit der oben erwähnten SSC-Zellenstruktur lassen
sich 64 Mbit DRAMs herstellen. Dem Erzielen einer ausreichenden
Speicherfläche des Kondensators, wie sie für ein 256 Mbit DRAM
benötigt wird, sind hierbei Grenzen gesetzt, weil ein erster
Kondensator zwischen zwei später zu bildende Kondensatoren
angeordnet sein sollte. Weil aber die Ausdehnung jedes Konden
sators solcher erster Speicherzellen durch die Kondensatoren
der späteren zweiten Speicherzellen beschränkt ist, sollten
auch die Abmessungen der sich nach links und rechts ausdehnen
den Kondensatoren der zweiten Speicherzellen begrenzt sein, um
die Ausgeglichenheit mit den Abmessungen jedes Kondensators der
ersten Speicherzellen beizubehalten. Dementsprechend könnte je
der Kondensator der zweiten Speicherzellen nicht in vollem Maße
über die benachbart zu den zweiten Speicherzellen angeordneten
Kondensatoren der ersten Speicherzellen ausgedehnt werden, um
im größten Flächenbereich mit den ersten Speicherzellen zu
überlappen. Die Abmessungen jedes Kondensators der ersten
Speicherzellen sollten vergrößert werden, um mit denjenigen der
Kondensatoren der zweiten Speicherzellen Balance zu halten und
um jeden Kondensator der zweiten Speicherzellen in vollem Maße
zu den Kondensatoren der benachbarten ersten Speicherzellen hin
ausdehnen zu können. Weil aber die Größe jedes Kondensators der
ersten Speicherzellen durch die Kondensatoren der zweiten Spei
cherzellen in der bekannten SSC-Zellenstruktur beschränkt ist,
ist dies nicht ausreichend, die für ein 256 Mbit DRAM, dessen
Zellengröße kleiner ist als diejenige des 64 Mbit DRAMs, erfor
derliche effektive Kondensatorfläche zu erhalten.
Aufgabe der Erfindung ist es daher, ein hochintegriertes Halb
leiterspeicherbauelement zu schaffen, welches genügend Speicher
fläche für jeden Kondensator bereitstellt, ohne daß diese durch
den Abstand benachbarter Kondensatoren beschränkt ist, so daß
die damit verbundenen, oben erwähnten Nachteile nicht auftreten.
Die Aufgabe wird für ein hochintegriertes Halbleiterspeicher
bauelement der eingangs genannten Art durch die kennzeichnenden
Merkmale des Patentanspruches 1 gelöst. Die Gestaltung der Kon
densatoren der ersten Speicherzellen als solche mit einer kom
binierten gestapelten und vergrabenen Struktur ermöglicht bei
Verkleinerung der lateralen Dimensionen gegenüber der bekannten
SSC-Zellenstruktur die Beibehaltung einer ausreichenden Konden
satorspeicherfläche auch für die Kondensatoren der ersten Spei
cherzellen. Die effektive Speicherfläche ist maximiert, ohne
den Flächenbedarf für die Speicherzelle zu erhöhen.
Zur Einhaltung eines optimalen Abstands voneinander sind nach
Anspruch 2 die jeweiligen ersten und zweiten Speicherzellen be
vorzugt abwechselnd und benachbart zueinander in Zeilen- und
Spaltenrichtung in der Speicherzellenmatrix angeordnet. Damit
werden Leckströme zwischen den ersten Speicherzellen und durch
Alphateilchen verursachte Fehler unterbunden.
Ein vorteilhaftes Herstellungsverfahren für das erfindungsge
mäße hochintegrierte Halbleiterspeicherbauelement ist durch die
Merkmale des Anspruches 5 gekennzeichnet. Mit dem erfindungsge
mäßen Verfahren lassen sich insbesondere auch DRAMs in effekti
ver Weise herstellen.
Bevorzugte Ausführungsformen der Erfindung sind in den Zeich
nungen dargestellt und werden nachfolgend beschrieben.
Fig. 1 zeigt einen Querschnitt durch eine Speicherzellen
matrix im Ausschnitt,
Fig. 2A bis 2G
einen Verfahrensablauf zur Herstellung der Spei
cherzellenmatrix in Fig. 1 und
Fig. 3A bis 3E
einen Verfahrensablauf zur Herstellung einer weiteren
Ausführungsform einer Speicherzellenmatrix.
In einer erfindungsgemäßen Speicherzellenmatrix, wie sie in
Fig. 1 gezeigt ist, sind Speicherzellen (M1 und M3), welche
Kondensatoren (11, 12 und 13) mit kombinierter gestapelter und
vergrabener Struktur enthalten, abwechselnd mit und benachbart
zu Speicherzellen (M2) angeordnet, welche jeweils einen gesta
pelten Kondensator (20, 21 und 22) aufweisen. In diesen Spei
cherzellen erstrecken sich Speicherelektroden (11) (erste Elek
troden der Kondensatoren) der ersten und der dritten Speicher
zelle (M1 und M3) zum Flächenbereich der benachbarten zweiten
Speicherzelle und genauso eine Speicherelektrode (20) der zwei
ten Speicherzelle (M2) zu den Flächenbereichen der ersten und
der dritten Speicherzelle (M1 und M3). Die Speicherzellenmatrix
besitzt nicht nur die in Fig. 1 dargestellte, benachbarte An
ordnung solcher Speicherzellen in Richtung einer Zeile, sondern
weist auch in Spaltenrichtung Speicherzellen mit einem Konden
sator mit kombinierter gestapelter und vergrabener Struktur be
nachbart zu Speicherzellen mit einem gestapelten Kondensator
auf.
Die Fig. 2A bis 2G illustrieren eine Verfahrensabfolge zur Her
stellung der Speicherzellenmatrix der Fig. 1.
Fig. 2A zeigt den Verfahrensschritt zur Bildung von Transisto
ren und Bitleitungen (5) auf einem Halbleitersubstrat (100),
worin zunächst aktive Bereiche durch Bildung von Feldoxid
schichten (101) mittels selektiver Oxidation auf dem Halblei
tersubstrat (100) eines ersten Leitfähigkeitstyps festgelegt
werden. Unter Zwischenfügen von Gateoxidschichten werden auf
den aktiven Bereichen zur Bildung von Gateelektroden (1) erste
fremdatomdotierte, polykristalline Siliziumschichten aufgebracht
und gleichzeitig erste leitende Schichten (4) der Transistoren,
z. B. erste fremdatomdotierte, polykristalline Siliziumschichten,
über beliebig festlegbaren Bereichen der Feldoxidschichten
(101) dergestalt aufgebracht, daß sie mit Gateelektroden benach
bart zu den Feldoxidschichten angeordneter Speicherzellen ver
bunden sind. Beiderseits der Gateelektroden (1) werden ein
Sourcebereich (2) bzw. ein Drainbereich (3) in der Oberfläche
des Halbleitersubstrats mittels Ionenimplantation erzeugt und
daraufhin eine erste Isolationsschicht (I1), z. B. eine HTO
(Hochtemperaturoxid)- oder LTO(Niedertemperaturoxid)-Schicht
mit einer Dicke von ca. 50 nm bis 200 nm, über der gesamten Ober
fläche der vorigen Struktur gebildet. Nach Freilegen von Teilen
der Drainbereiche werden daraufhin die als Bitleitungen dienen
den Metallschichten (5) aufgebracht. Die in Fig. 2A gezeigte
Struktur beinhaltet den Bereich für die erste, zweite und drit
te Speicherzelle (M1, M2 und M3).
Fig. 2B stellt den Verfahrensschritt zur Erzeugung einer zwei
ten Isolationsschicht (I2) und erster Öffnungen (OP1) dar, wo
bei die zweite Isolationsschicht (I2) auf den in Fig. 2A ge
zeigten Verfahrensstand hin in einer Dicke von ca. 50 nm bis
300 nm, z. B. als HTO-Schicht, abgeschieden und die ersten Öff
nungen (OP1) unter Verwendung eines Maskenmusters auf der zwei
ten Isolationsschicht erzeugt werden, um die Sourcebereiche (2)
der ersten und dritten Speicherzelle (M1 und M3) freizulegen.
Ein Verfahrensschritt zur Erzeugung von Gräben (10) und zweiter
leitender Schichten (11), welche als erste Elektroden der Kon
densatoren fungieren, ist in Fig. 2C dargestellt. Das Halblei
tersubstrat (100) wird durch die ersten Öffnungen (OP1) zur
Bildung der Gräben (10) geätzt und danach die zweiten, als er
ste Elektrode der Kondensatoren dienenden, leitenden Schichten
(11), z. B. fremdatomdotierte, zweite polykristalline Silizium
schichten mit einer Dicke von ca. 20 nm bis 300 nm, sowohl an den
Wänden der Gräben (10) als auch auf der zweiten Isolations
schicht (I2) abgeschieden, um so das in Fig. 2C erkennbare
Elektrodenmuster zu bilden. In Abhängigkeit von dem gewünschten
Kapazitätswert kann hierbei die Tiefe der Gräben (10) in einem
Bereich von ca. 0,5 µm bis 10 µm passend gewählt werden.
Fig. 2D illustriert den Verfahrensschritt zur Erzeugung dielek
trischer Zwischenschichten (12) und dritter, als zweite Elek
troden der Kondensatoren dienender, leitender Schichten (13).
Die dielektrischen Zwischenschichten (12) und die dritten, lei
tenden Schichten (13) mit einer Dicke von ca. 50 nm bis 400 nm
werden nacheinander gebildet, wonach die ersten Speicherzellen
(M1 und M3) vervollständigt sind, die jeweils einen Kondensator
mit kombinierter gestapelter und vergrabener Struktur aufweisen.
Hierbei hat die dielektrische Zwischenschicht (12) eine Oxid
schichtstruktur, wie z. B.eine HTO-Schicht oder eine LTO-Schicht,
oder eine Oxid/Nitrid/Oxid-Struktur, i.e. eine ONO-Struktur,
oder eine Nitrid/Oxid-Struktur, i.e. eine NO-Struktur. Anstelle
des Kondensators mit kombinierter gestapelter und vergrabener
Struktur ist die Bildung eines Kondensators mit sogenannter au
ßenseitiger Grabenstruktur möglich, bei welchem die Ladung im
Außenbereich des Grabens im Halbleitersubstrat gespeichert
wird.
Der Verfahrensschritt zur Bildung dritter Isolationsschichten
(I3) und einer zweiten Öffnung (OP2) ist in Fig. 2E illustriert.
Nach dem in Fig. 2D dargestellten Verfahrensschritt wird die
dritte Isolationsschicht (I3) in einer Dicke von ca. 50 nm bis
300 nm, z. B. als HTO-Schicht, abgeschieden und danach die zweite
Öffnung (OP2) erzeugt, um den Sourcebereich (2) der zweiten
Speicherzelle (M2) freizulegen. Nach Abscheidung einer BPSG
(Bor-Phosphor-Silikatglas)-Schicht in einer Dicke von ca. 50 nm
bis 400 nm kann hierbei die dritte Isolationsschicht durch Pla
narisierung im Wege eines Aufschmelzprozesses gebildet werden.
Fig. 2F zeigt den Verfahrensschritt zur Erzeugung einer vierten,
als erste Elektrode dienenden, leitenden Schicht (20), einer
dielektrischen Zwischenschicht (21) und einer fünften, als
zweite Elektrode für einen Kondensator dienenden, leitenden
Schicht (22). Nach Ausführung des in Fig. 2E dargestellten Ver
fahrensschritts wird zur Bildung des aus Fig. 2F erkennbaren
Elektrodenmusters die vierte leitende Schicht (20) in einer
Dicke von ca. 30 nm bis 400 nm, z. B. als vierte fremdatomdotier
te, polykristalline Siliziumschicht, abgeschieden, welche als
erste Elektrode des Kondensators dient. Daraufhin werden nach
einander die dielektrische Zwischenschicht (21) und die fünfte
leitende Schicht (22), welche als zweite Elektrode des Konden
sators fungiert, in einer Dicke von ca. 50 nm bis 400 nm über die
vierte leitende Schicht (20) aufgebracht, wodurch die zweite
Speicherzelle (M2) mit dem gestapelten Kondensator vervollstän
digt ist. Die dielektrische Zwischenschicht (21) besteht hier
bei aus einer Oxidschichtstruktur, wie z. B. einer HTO-Schicht
oder einer LTO-Schicht, oder einer ONO-Struktur oder einer NO-
Struktur.
Der Verfahrensschritt zur Erzeugung einer Planarisierungs
schicht (30) und von Metallelektroden (31) ist in Fig. 2G dar
gestellt, wobei nach dem in Fig. 2F gezeigten Verfahrensschritt
die Planarisierungsschicht (30), z. B. eine BPSG-Schicht, zum
Planarisieren abgeschieden wird und anschließend die Metall
elektroden (31) aufgebracht werden, wodurch die Fertigung eines
DRAMs vervollständigt ist, das sowohl Kondensatorzellen mit
kombinierter gestapelter und vergrabener Struktur als auch sol
che mit nur gestapelter Struktur besitzt.
Eine weitere Variante des Herstellungsverfahrens für eine er
findungsgemäße Speicherzellenmatrix ist in den Fig. 3A bis 3E
dargestellt.
Die Verfahrensschritte vor dem in Fig. 3A gezeigten sind mit
denjenigen identisch, die zu Fig. 2A beschrieben wurden, so daß
sich deren erneute Beschreibung an dieser Stelle erübrigt.
Die Fig. 3A illustriert den Verfahrensschritt zur Bildung einer
zweiten Isolationsschicht (I2), einer Nitridschicht (N) und
einer vierten Isolationsschicht (I4). Nach dem in Fig. 2A dar
gestellten Verfahrensschritt werden nacheinander die zweite
Isolationsschicht (I2) in einer Dicke von ca. 50 nm bis 300 nm,
z. B. als HTO-Schicht, die Nitrid-Schicht (N) in einer Dicke von
ca. 10 nm bis 50 nm und die vierte Isolationsschicht (I4) in ei
ner Dicke von ca. 50 nm bis 400 nm, z. B. als HTO-Schicht, aufge
bracht.
Der Verfahrensschritt zur Erzeugung zweiter leitender Schichten
(11), die als erste Elektroden von Kondensatoren dienen, sowie
einer planarisierenden Zwischenschicht (32) ist in Fig. 3B dar
gestellt, wobei unter Verwendung einer Maskenstruktur auf der
vierten Isolationsschicht (I4) erste Öffnungen zur Freilegung
der Sourcebereiche (2) der ersten und dritten Speicherzellen
(M1 und M3) gebildet werden. Das Halbleitersubstrat wird zur
Bildung von Gräben (10) durch die ersten Öffnungen hindurch ge
ätzt, woraufhin die zweiten leitenden Schichten (11), die als
erste Elektrode von Kondensatoren dienen, in einer Dicke von
ca. 20 nm bis 300 nm, z. B. als fremdatomdotierte, zweite polykri
stalline Siliziumschichten, zur Bildung des in Fig. 3B gezeigten
Elektrodenmusters abgeschieden werden. Die planarisierende Zwi
schenschicht (32), z. B. eine SOG("spin on glass")-Schicht wird
zum Planarisieren abgeschieden. Bei diesem Verfahrensschritt
kann die planarisierende Zwischenschicht (32) auch als eine
Schicht hergestellt werden, bei der eine SOG-Schicht und eine
HTO-Schicht oder eine HTO-Schicht und eine BPSG-Schicht aufein
andergestapelt sind. Die Tiefe des Grabens (10) kann hierbei in
Abhängigkeit vom gewünschten Kapazitätswert in einem Bereich
von ca. 0,5 µ bis 10 µm passend gewählt werden.
Fig. 3C zeigt den Verfahrensschritt zur Erzeugung einer zweiten
Öffnung und einer vierten leitenden Schicht (20), welche als
erste Elektrode eines Kondensators fungiert. Nach Bildung der
planarisierenden Zwischenschicht (32) wird die zweite Öffnung
zur Freilegung des Sourcebereiches (2) der zweiten Speicherzel
le (M2) erzeugt. Daraufhin wird die vierte, als erste Elektrode
eines Kondensators fungierende, leitende Schicht (20) in einer
Dicke von ca. 30 nm bis 400 nm, z. B. als fremdatomdotierte, vierte
polykristalline Siliziumschicht sowohl auf der Oberfläche der
zweiten Öffnung als auch auf der planarisierenden Zwischen
schicht (32) abgeschieden, wodurch sie das in Fig. 3C gezeigte
Elektrodenmuster bildet.
Fig. 3D illustriert den Verfahrensschritt zur Entfernung der
vierten Isolationsschicht und der planarisierenden Zwischen
schicht, wozu unter Verwendung der Nitridschicht (N) als Ätz
sperrschicht die vierte Isolationsschicht und die planarisie
rende Zwischenschicht, welche zwischen der zweiten leitenden
Schicht (11) und der vierten leitenden Schicht (20) angeordnet
sind, durch Naßätzen entfernt werden, wodurch sich die Ober
fläche des ersten Elektrodenmusters jeder Speicherzelle erhöht.
Der Verfahrensschritt zur Erzeugung einer dielektrischen Zwi
schenschicht (33) und einer sechsten leitenden Schicht (34),
die als zweite Elektrode eines Kondensators dient, ist in Fig.
3E dargestellt. Nach dem in Fig. 3D dargestellten Verfahrens
schritt wird die dielektrische Zwischenschicht (33) gleichzei
tig sowohl auf die zweite leitende Schicht (11) als auch auf
die vierte leitende Schicht (20) aufgebracht, wonach die als
zweite Elektrode eines Kondensators dienende, sechste leitende
Schicht (34) in einer Dicke von ca. 50 nm bis 500 nm, z. B. als
fremdatomdotierte, sechste polykristalline Siliziumschicht, ab
geschieden, woraufhin die ersten Speicherzellen (M1 und M3) und
die zweite Speicherzelle (M2) fertiggestellt sind. Die dielek
trische Zwischenschicht (33) besitzt hierbei eine Oxidschicht
struktur, wie z. B. eine HTO-Schicht oder eine LTO-Schicht, oder
eine ONO-Struktur.
Nach Durchführung des in Fig. 3E gezeigten Verfahrensschrittes
wird eine Planarisierungsschicht, z. B. eine BPSG-Schicht, abge
schieden, um eine Planarisierung zu bewirken, wonach Metall
elektroden aufgebracht werden, womit die Fertigung eines DRAMs
vervollständigt ist, welches sowohl Kondensatorzellen mit kom
binierter gestapelter und vergrabener Struktur als auch solche
mit nur gestapelter Struktur besitzt.
Wie oben beschrieben, benutzt die vorliegende Erfindung gegen
über der bekannten SSC-Struktur als erste Kondensatoren solche
mit einer kombinierten gestapelten und vergrabenen Struktur und
als zweite Kondensatoren solche mit gestapelter Struktur. Durch
diese Herstellung der Kondensatoren mit kombinierter gestapel
ter und vergrabener Struktur (oder mit reiner Grabenstruktur)
ist es demgemäß möglich, genügend Speicherfläche für jeden Kon
densator zu erhalten, ohne hierzu durch den Abstand zwischen
den zweiten Kondensatoren, i.e. den Kondensatoren mit gestapel
ter Struktur, beschränkt zu sein. Zusätzlich können die ersten
Kondensatoren, i.e. diejenigen mit kombinierter gestapelter und
vergrabener Struktur (oder reiner Grabenstruktur) während der
Bildung der zweiten Kondensatoren (solche mit gestapelter
Struktur) das Stufenbedeckungsproblem im Vergleich zu den be
kannten ersten Kondensatoren, i.e. solche mit gestapelter
Struktur, beträchtlich vermindern, so daß die Verfahrensschrit
te problemlos durchführbar sind.
Weil die ersten, die Kondensatoren mit kombinierter gestapelter
und vergrabener Struktur (oder nur Grabenstruktur) beinhalten
den Speicherzellen und die zweiten, Kondensatoren mit gestapel
ter Struktur beinhaltenden Speicherzellen sowohl in Zeilen- als
auch in Spaltenrichtung jeweils zueinander benachbart angeord
net sind, beinhaltet jeweils die übernächste Speicherzelle in
der erfindungsgemäßen Speicherzellenmatrix den Graben. Daraus
ergibt sich als Vorteil, daß kein Leckstrom zwischen Speicher
zellen mit Gräben auftritt und durch Alphateilchen verursachte
Fehler nicht auftreten.
Außerdem werden durch Ätzen der Oxidschicht und der planarisie
renden Zwischenschicht unter der als erste Elektrode eines Kon
densators dienenden leitenden Schicht gemäß dem zweiten Ausfüh
rungsbeispiel der Erfindung die Flächenbereiche der Oberseite,
der Seitenbereiche sowie der Unterseite der leitenden Schicht
als erste Elektrode des Kondensators benutzt, so daß die Spei
cherfläche des Kondensators möglichst hoch ist. Der durch eine
Erhöhung der Packungsdichte des hochintegrierten Halbleiter
speicherbauelements verursachten Verringerung der Kapazität
kann mittels dieser strukturellen Maßnahmen entgegengewirkt
werden.
Claims (18)
1. Hochintegriertes Halbleiterspeicherbauelement mit
einer Mehrzahl von Speicherzellen (M1, M2, M3), von denen jede
einen auf einem Halbleitersubstrat (100) gebildeten Schalttran
sistor und einen über den Schalttransistor gestapelten Konden
sator aufweist, wobei die Speicherelektroden jedes gestapelten
Kondensators eines ersten Teils (M1, M3) der Speicherzellen
sich zu den Flächenbereichen des zweiten Teils der Speicherzel
len (M2) erstrecken, welche zu den ersten Speicherzellen (M1,
M3) benachbart angeordnet sind, und wobei die Speicherelektro
den jedes gestapelten Kondensators der zweiten Speicherzellen
(M2) sich zu den Flächenbereichen der benachbarten ersten Spei
cherzellen (M1, M3) erstrecken, so daß die ausgedehnten Spei
cherelektroden der benachbart zu den ersten Speicherzellen (M1,
M3) angeordneten zweiten Speicherzellen (M2) teilweise mit den
ausgedehnten Speicherelektroden der ersten Speicherzellen (M1,
M3) überlappen,
dadurch gekennzeichnet, daß jeder Kondensator (11, 12, 13; 11,
33, 34) der ersten Speicherzellen (M1, M3) einen gestapelten
Kondensatorteil und einen vergrabenen Kondensatorteil, der im
Inneren des Halbleitersubstrats (100) innerhalb eines Sourcebe
reiches (2) des Schalttransistors gebildet ist, enthält.
2. Hochintegriertes Halbleiterspeicherbauelement nach An
spruch 1, dadurch gekennzeichnet, daß die ersten Speicherzellen
(M1, M3) und die zweiten Speicherzellen (M2) sowohl in Zeilen-
wie auch in Spaltenrichtung alternierend und zueinander benach
bart angeordnet sind.
3. Hochintegriertes Halbleiterspeicherbauelement nach An
spruch 1 oder 2, dadurch gekennzeichnet, daß der vergrabene
Kondensatorteil ein sogenannter außenseitig grabenartiger Kon
densator ist, in welchem die Ladung im Außenbereich des Grabens
(10) im Halbleitersubstrat (100) gespeichert wird.
4. Hochintegriertes Halbleiterspeicherbauelement nach ei
nem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die
Tiefe der Gräben (10) im Bereich von ca. 0,5 µm bis 10 µm liegt.
5. Verfahren zur Herstellung eines hochintegrierten Halb
leiterspeicherbauelements nach einem der Ansprüche 1 bis 4, ge
kennzeichnet durch die Abfolge der nachfolgenden Verfahrens
schritte:
Festlegung aktiver Bereiche durch Bildung von Feldoxidschichten (101) auf einem Halbleitersubstrat (100) eines ersten Leitfähigkeitstyps;
Bildung von Transistoren auf den aktiven Bereichen als Elemente einer Speicherzelle und Aufbringen einer ersten Isolations schicht (I1) auf die erhaltene Struktur;
Erzeugung von mit jeweiligen Drainbereichen (3) der Transisto ren verbundenen Bitleitungen (5) und Aufbringen einer zweiten Isolationsschicht (I2) auf die erhaltene Struktur;
Erzeugung erster Öffnungen (OP1) durch Freilegen bestimmter Teile der Sourcebereiche (2) zur Bildung erster Speicherzellen (M1, M3) mit einem Kondensator mit kombinierter gestapelter und vergrabener Struktur;
Erzeugung von Gräben (10) im Halbleitersubstrat (100) unter Verwendung der ersten Öffnungen (OP1);
Erzeugung von Kondensatoren (11, 12, 13; 11, 33, 34) sowohl an der Oberfläche der Gräben (10) als auch über der zweiten Isola tionsschicht (I2; I2, N, I4) und Aufbringen einer dritten Iso lationsschicht (I3; 32) auf die erhaltene Struktur;
Erzeugung zweiter Öffnungen (OP2) zur Freilegung von Sourcebe reichen der Transistoren, welche zu den ersten Speicherzellen (M1, M2) sowohl in Zeilen- wie auch in Spaltenrichtung benach bart angeordnet sind; und
Erzeugung gestapelter Kondensatoren (20, 21, 22; 20, 33, 34) über den zweiten Öffnungen (OP2).
Festlegung aktiver Bereiche durch Bildung von Feldoxidschichten (101) auf einem Halbleitersubstrat (100) eines ersten Leitfähigkeitstyps;
Bildung von Transistoren auf den aktiven Bereichen als Elemente einer Speicherzelle und Aufbringen einer ersten Isolations schicht (I1) auf die erhaltene Struktur;
Erzeugung von mit jeweiligen Drainbereichen (3) der Transisto ren verbundenen Bitleitungen (5) und Aufbringen einer zweiten Isolationsschicht (I2) auf die erhaltene Struktur;
Erzeugung erster Öffnungen (OP1) durch Freilegen bestimmter Teile der Sourcebereiche (2) zur Bildung erster Speicherzellen (M1, M3) mit einem Kondensator mit kombinierter gestapelter und vergrabener Struktur;
Erzeugung von Gräben (10) im Halbleitersubstrat (100) unter Verwendung der ersten Öffnungen (OP1);
Erzeugung von Kondensatoren (11, 12, 13; 11, 33, 34) sowohl an der Oberfläche der Gräben (10) als auch über der zweiten Isola tionsschicht (I2; I2, N, I4) und Aufbringen einer dritten Iso lationsschicht (I3; 32) auf die erhaltene Struktur;
Erzeugung zweiter Öffnungen (OP2) zur Freilegung von Sourcebe reichen der Transistoren, welche zu den ersten Speicherzellen (M1, M2) sowohl in Zeilen- wie auch in Spaltenrichtung benach bart angeordnet sind; und
Erzeugung gestapelter Kondensatoren (20, 21, 22; 20, 33, 34) über den zweiten Öffnungen (OP2).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß
im Verfahrensschritt zum Aufbringen der zweiten Isolations
schicht (I2, N, I4) nach Erzeugung der Bitleitungen (5) nach
einander eine erste Oxidschicht (I2), eine Nitridschicht (N)
sowie eine zweite Oxidschicht (I4) gebildet wird.
7. Verfahren nach Anspruch 5 und 6, dadurch gekennzeich
net, daß bei dem Verfahrensschritt zur Bildung von Kondensato
ren und der dritten Isolationsschicht (I3; 32) zunächst eine
als erste Elektrode eines Kondensators dienende leitende
Schicht (11) sowohl auf die Oberfläche der Gräben (10) als auch
über die zweite Isolationsschicht (I2; I2, N, I4) aufgebracht
und daraufhin auf die resultierende Struktur eine planarisie
rende Zwischenschicht abgeschieden wird.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch ge
kennzeichnet, daß der Verfahrensschritt zur Erzeugung gestapel
ter Kondensatoren aus der Bildung einer leitenden Schicht (20)
besteht, die als erste Elektrode für die über den zweiten Öff
nungen (OP2) angeordneten gestapelten Kondensatoren dient.
9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch ge
kennzeichnet, daß die erste Isolationsschicht (I1) und die
zweite Isolationsschicht (I2) eine HTO(Hochtemperaturoxid) -
Schicht beinhalten.
10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch ge
kennzeichnet, daß die planarisierende Zwischenschicht (32) eine
SOG("spin on glass")-Schicht ist.
11. Verfahren nach einem der Ansprüche 7 bis 9, dadurch ge
kennzeichnet, daß die planarisierende Zwischenschicht (32) aus
einer SOG-Schicht und einer HTO-Schicht besteht, die übereinan
der gestapelt sind.
12. Verfahren nach einem der Ansprüche 7 bis 9, dadurch ge
kennzeichnet, daß die planarisierende Zwischenschicht (32) aus
einer HTO-Schicht und einer BPSG(Bor-Phosphor-Silikatglas)-
Schicht besteht, die übereinander gestapelt sind.
13. Verfahren nach einem der Ansprüche 6 bis 12, dadurch
gekennzeichnet, daß nach dem Verfahrensschritt zur Bildung von
Kondensatoren und der dritten Isolationsschicht die zweite
Oxidschicht (I4) und die planarisierende Zwischenschicht (32)
auf der Nitridschicht (N) entfernt werden.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß
die zweite Oxidschicht (I4) und die planarisierende Zwischen
schicht (32) durch ein Naßätzverfahren entfernt werden.
15. Verfahren nach Anspruch 13 oder 14, dadurch gekenn
zeichnet, daß nach dem Entfernen der zweiten Oxidschicht (I4)
und der planarisierenden Zwischenschicht (32) dielektrische
Zwischenschichten (33) gleichzeitig auf der gesamten freigeleg
ten Oberfläche der leitenden Schichten (11, 20) gebildet werden.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß
die dielektrische Zwischenschicht (33) durch die Bildung einer
ersten Oxidschicht über die Oberfläche der freigelegten leiten
den Schichten (11, 20), die Bildung einer Nitridschicht über
dieser ersten Oxidschicht und die Bildung einer zweiten Oxid
schicht über dieser Nitridschicht erzeugt wird.
17. Verfahren nach einem der Ansprüche 5 bis 16, dadurch
gekennzeichnet, daß die ersten, zweiten und dritten Isolations
schichten (I1, I2, I3) HTO-Schichten sind.
18. Verfahren nach einem der Ansprüche 5 bis 17, dadurch
gekennzeichnet, daß die dritte Isolationsschicht (I3) durch Ab
scheiden und Wiederaufschmelzen einer BPSG-Schicht in einer
Dicke von ca. 50 nm bis 400 nm gebildet ist, nachdem die Konden
satoren der ersten Speicherzellen (M1, M3) fertiggestellt sind.
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