KR920005349A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

제목 반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 메모리 셀 어레이의 일부 단면도.

Claims (18)

  1. 제1전도형의 반도체 기판상에 액티브 영역들을 한정하기 위하여 선택적으로 형성된 필드 산화막들과, 상기 액티브 영역들상에 형성된 메모리 셀들을 구비하는 반도체 장치에 있어서, 상기 메모리 셀들은 스택-트렌치 병합형 커패시터를 구비하는 1차 메모리 셀들과 스택형 커패시터를 구비하는 2차 메모리 셀들로 이루어지되, 상기 1차 및 2차 메모리 셀들의 각각은 행방향과 열방향으로 서로 이웃하여 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1차 메모리 셀들은 트렌치형 커패시터를 구비하여 이루어짐을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 트렌치형 커패시터는 아웃 사이드 트렌치형으로 하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 트렌치의 깊이는 0.5㎛~10㎛정도로 하는 것을 특징으로 하는 반도체 장치.
  5. 제1전도형의 반도체 기판상에 필드 산화막들을 성장시켜 액티브 영역들을 정의하는 제1공정; 상기 액티브 영역들상에 메모리 셀의 구성요소인 트랜지스터를 형성하고, 상기에서 얻어진 샘플위에 제1절연층을 형성하는 제2공정; 상기 트랜지스터들의 각 드레인 영역과 연결되도록 비트라인을 형성하고, 상기에서 얻어진 샘플위에 제2절연층을 형성하는 제3공정; 스택-트렌치 병합형 커패시터를 구비하는 1차 메모리 셀들을 형성하기 위하여 소정부분의 소오스 영역들을 노출하여 제1개구를 형성하는 제4공정; 상기 제1개구를 적용하여 반도체 기판에 트렌치를 형성하는 제5공정; 상기 트렌치 내면과 제2절연층위에 커패시터를 형성하고, 상기에서 얻어진 샘플위에 제3절연층을 형성하는 제6공정; 상기 1차 메모리 셀들과 행방향 및 열방향으로 서로 이웃하는 트랜지스터들의 소오스 영역들을 노출하여 제2개구를 형성하는 제7공정; 그리고 상기 제2개구를 통하여 스택형 커패시터를 형성하는 제8공정을 구비함을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 제3공정의 제2절연층은, 상기 비트라인 형성이후 제1산화막, 질화막 및 제2산화막을 차례로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 제6공정은 상기 트렌치 내면과 제2산화막위에 커패시터의 제1전극으로 사용되는 도전층을 형성하고, 상기에서 얻어진 샘플위에 중간 평탄화층을 침적하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 제8공정은 상기 제2개구를 통하여 스택형 커패시터의 제1전극으로 사용되는 도전층을 형성하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 제1산화막 및 제2산화막은 HTO막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 중간 평탄화층은 SOG막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제10항에 있어서, 상기 중간 평탄화층은 SOG막과 HTO막의 적층막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11항에 있어서, 상기 중간 평탄화층은 HTO막과 BPSG막의 적층막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제12항에 있어서, 상기 제8공정후에 상기 질화막위에 있는 제2산화막 및 중간 평탄화층을 제거하는 제9공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 제2산화막 및 중간 평탄화층은 습식식각법을 통해 제거되는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제14항에 있어서, 상기 제9공정이후 노출된 모든 도전층위에 유전체막을 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제15항에 있어서, 상기 유전체막은 상기 노출된 도전층의 표면을 따라 첫번째 산화막을 형성하는 공정과 이 산화막위에 질화막을 형성하는 공정과, 이 질화막위에 두번째 산화막을 형성하는 공정을 통하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제5항에 있어서, 상기 제1, 제2 및 제3절연층은 HTO막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제5항에 있어서, 상기 제6공정의 제3절연층은 1차 메모리 셀의 커패시터 형성후 500Å~4000Å정도의 BPSG막을 침적하여 리플로워시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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