KR100334575B1 - 반도체 메모리 제조 방법 - Google Patents
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Abstract
목적: 반도체 메모리의 캐패시터 용량을 증대시킬 수 있는 반도체 메모리 제조 방법을 제공한다.
구성: 본 발명의 반도체 메모리 제조방법은 제1 및 제2 트랜지스터의 공통의 드레인에 데이터를 출력시키기 위한 비트라인을 형성하는 단계, 비트라인을 포함한 반도체 기판 상에 제1 절연층을 형성하고 사진식각 공정에 의해 제1 트랜지스터의 소스 영역 상의 반도체 기판 표면이 노출되도록 상기 제1 절연층을 선택적으로 제거하고 제1 도전층을 형성한 후 패터닝하여 제1 커패시터의 스토리지 전극으로 사용되는 제1 전극을 형성하는 단계, 상기 제1 전극 상에 유전물질을 증착하고 패터닝하여 상기 제1 커패시터를 구성하는 제1 유전체막을 형성하는 단계, 상기 제1 유전체막 상에 제2 도전층을 형성하고 패터닝하여 상기 제1 커패시터 및 제2 커패시터의 공통 플레이트 전극으로 사용된느 제2 전극을 형성하는 단계, 상기 제2 전극 상에 유전물질을 증착하고 패터닝하여 상기 제2 커패시터를 구성하는 제2 유전체막을 형성하는 단계, 및 상기 제2 유전체막 상에 제3 도전층을 형성하고 패터닝하여 제2 트랜지스터의 소스와 연결되도록 상기 제2 커패시터의 스토리지 전극으로 사용되는 제3 전극을 형성하는 단계로 구성된다.
효과: 본 발명은 3개의 전극으로 구성되는 캐패시터를 형성하는 것이어서 고유전율을 갖는 유전체막을 사용하지 않더라도 제1 및 제2 트랜지스터의 각각의 스택형 캐패시터의 표면적을 넓게 할 수 있으므로 메모리 소자의 캐패시터 용량 증대에 효과적이다.
Description
본 발명은 반도체 메모리 제조 방법에 관한 것으로, 특히 반도체 메모리의 각 셀의 캐패시터 용량을 증대시킬 수 있는 반도체 메모리 제조 방법에 관한 것이다.
반도체 메모리 회로 중 디램은 통상적으로 한 개의 트랜지스터와 한 개의 캐패시터를 갖는 셀들로 구성된 메모리 소자로서, 이중 캐패시터는 데이터의 저장능력과 밀접한 관계가 있다. 즉, 캐패시터의 용랑이 적으면 저장된 데이터를 읽고자 할 때 이를 잘못 읽게 되는 데이터 오류가 발생할 수 있으며, 이를 방지하기 위해 일정시간 후에 데이터를 재저장하는 리프레쉬(refresh) 동작을 반드시 행하여야 한다. 리프레쉬 동작에 있어서 메모리 셀의 캐패시터 용량에 따라 리프레쉬 시간이 결정되는 바, 캐패시터의 용량이 크면 리프레쉬 시간을 증가시킬 수 있는 장점이 있다.
캐패시터의 용량은 그것의 표면적 및 유전체막의 유전율에 비례하고, 유전체막의 두께에 반비례한다.
종래의 경우, 메모리 셀의 캐패시터 용량을 크게 하기 위해서 스택 구조와 트랜치 구조를 사용하고 있으며, 캐패시터의 표면적을 넓게 하여 캐패시터의 용량을 크게 하기 위해서 트랜치 구조 보다 스택 구조를 많이 사용하고 있다.
도 1은 스택 구조를 갖는 종래의 반도체 메모리 셀의 단면도로서, 반도체 기판(1)의 소자분리에 의해 정의된 활성영역에 복수개의 게이트 전극(3)을 형성하고, 이 게이트 전극(3)을 마스크로 하여 불순물 이온주입을 실시하여 반도체 기판(1)에 소스/드레인 영역(S/D)을 형성한다. 이어, 상기 게이트 전극(3)을 포함한 전면에 제1 절연층(5)을 형성한 후, 드레인 영역(D) 상측 부분의 제1 절연층(5)을 선택적으로 제거하여 비트라인 콘택홀을 형성하고, 이 비트라인 콘택홀을 포함한 제1 절연층(5) 상에 폴리 실리콘층을 증착하고 패터닝하여 드레인 영역(D)으로 연결되는 비트라인(7)을 형성한다. 이어서, 비트라인(7)을 포함한 전면에 제2 절연층(9)을 형성하고 사진식각 공정에 의해 소스 영역(S) 상의 반도체 기판(1) 표면이 노출되도록 제1 절연층(5) 및 제2 절연층(9)을 선택적으로 제거하고 제1 도전층을 형성한 후 패터닝하여 캐패시터의 제1 전극(11)을 형성한다. 다음, 제1 전극(11) 및 제2 절연층(9) 상에 유전물질을 증착하여 유전체막(13)을 형성하고, 유전체막(13) 상에 제2 도전층을 형성하고 패터닝하여 제2 전극(15)을 형성한다.
상기 제1 전극(11)은 메모리 셀의 캐패시터의 스토리지 전극이 되고, 상기 제2 전극(15)은 캐패시터의 플레이트 전극이 되어 스택형 캐패시터를 형성한다.
이러한 모노형 캐패시터의 형성방법에 관한 선행기술은 US PAT 5,125,138호에 개시되어 있다.
그런데, 전술한 스택 구조를 갖는 종래의 반도체 메모리 셀은 캐패시터 용량을 크게 하기 위해 캐패시터의 표면적을 넓게 만들려면 메모리 셀의 면적 또한 커져야 하므로 메모리 칩의 사이즈가 커지게 된다.
또한, 상기의 반도체 메모리 셀은 캐패시터의 용량을 크게 하기 위해서 고유전율을 갖는 유전체막을 형성해 주어야 하는 문제점을 가지고 있다.
전술한 종래의 문제점을 해결하기 위한 본 발명은 반도체 메모리의 칩 사이즈를 크게 하지 않는 조건에서 고유전율을 갖는 유전체막을 사용하지 않으면서 캐패시터의 용량을 크게 할 수 있는 반도체 메모리 제조 방법을 제공하는 데 목적을 두고 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 제조 방법은 제1 및 제2 트랜지스터의 공통 드레인에 데이터를 출력시키기 위한 비트라인을 형성하는 단계, 비트라인을 포함한 반도체 기판 상에 제1 절연층을 형성하고 사진식각 공정에 의해 제1 트랜지스터의 소스 영역 상의 반도체 기판 표면이 노출되도록 제1 절연층을 선택적으로 제거하고 제1 도전층을 형성한 후 패터닝하여 제1 커패시터의 스토리지 전극으로 사용되는 제1 전극을 형성하는 단계, 제1 전극 상에 유전물질을 증착하고 패터닝하여 상기 제1 커패시터를 구성하는 제1 유전체막을 형성하는 단계, 제1 유전체막 상에 제2 도전층을 형성하고 패터닝하여 상기 제1 커패시터 및 제2 커패시터의 공통 플레이트 전극으로 사용되는 제2 전극을 형성하는 단계, 제2 전극 상에 유전물질을 증착하고 패터닝하여 상기 제2 커패시터를 구성하는 제2 유전체막을 형성하는 단계 및 제2 유전체막 상에 제3 도전층을 형성하고 패터닝하여 제2 트랜지스터의 소스와 연결되도록 상기 제2 커패시터의 스토리지 전극으로 사용되는 제3 전극을 형성하되, 상기 제3 전극이 상기 제1 전극과 중첩되도록 형성하는 단계를 구비한 것을 특징으로 한다.
도 1은 종래의 반도체 메모리 셀의 단면도,
도 2는 본 발명의 반도체 메모리 셀의 단면도
* 도면의 주요부분에 대한 부호의 설명 *
101: 반도체 기판 103-게이트 전극
111, 115, 119: 전극 113,117: 유전체막
이하, 첨부된 도면을 참조하여 본 발명의 반도체 메모리 제조 방법을 상세히설명하고자 한다.
도 2는 본 발명의 반도체 메모리 셀의 단면도이다.
도 2는 종래와 마찬가지로 제1 및 제2 트랜지스터로 구성된 반도체 메모리 셀의 단면도로서, 이러한 반도체 메모리 셀을 제조하기 위해서는 LOCOS기술 등에 의해 반도체 기판(101)에 활성영역을 정의한 후 활성영역에 게이트 전극(103)을 형성하고, 이렇게 형성된 게이트 전극(103)을 마스크로 사용하는 불순물 이온주입을 실시하여 반도체 기판(101)에 제1 및 제2 트랜지스터의 소스(S1,S2)와 제1 및 제2 트랜지스터의 공통 드레인 영역(D)을 형성한다. 이어서, 상기 게이트 전극(103)을 포함한 상부 전면에 절연층(105)을 형성한 후 상기 제1 및 제2 트랜지스터의 공통 드레인 영역(D) 상측 부분만 선택적으로 절연층(105)을 제거하여 비트라인 콘택홀을 형성하고, 비트라인 콘택홀을 포함한 절연층(105) 상에 폴리실리콘층을 증착하고 패터닝하여 상기 제1 및 제2 트랜지스터의 공통 드레인(D)에 연결되는 비트라인(107)을 형성한다.
이렇게 형성된 비트라인(107)을 포함한 상부 전면에 제1 절연층(109)을 형성한 후 사진식각 공정에 의해 제1 트랜지스터의 소스 영역(S1) 부분의 반도체 기판(101) 표면이 노출되도록 제1 절연층(109) 및 절연층(105)를 선택적으로 제거하고, 이어서 제1 도전층을 형성하고 패터닝하여 커패시터를 이루는 제1 전극(111)을 형성한다.
이어서, 제1 전극(111) 상에 유전물질을 증착하고 패터닝하여 제1 유전체막(113)을 형성한다. 이때, 상기 제2 트랜지스터의 소스 영역(S2) 상부에 제1 전극(111) 및 제1 유전체막(113)이 형성되지 않도록 하여야 한다.
다음에, 제1 유전체막(113) 및 상기 절연층(109) 상에 제2 도전층을 형성하고 패터닝하여 제2 전극(115)을 형성한다. 따라서 제1 트랜지스터의 소스와 연결되는 제1 전극(111)은 메모리 셀의 제1 트랜지스터의 캐패시터의 스토리지 전극이 되고, 제2 전극(115)은 캐패시터의 플레이트 전극이 되어 제1 트랜지스터의 스택형 캐패시터를 형성한다.
캐패시터의 용량은 전극의 표면적에 비례하는 바, 본 발명은 종래에 비해 제 1 트랜지스터의 스택형 캐패시터의 표면적을 넓게 하여 캐패시터 용량을 크게 할 수 있다.
이렇게 제1 트랜지스터의 스택형 캐패시터를 완성한 후, 제2 전극(115) 상에 유전물질을 증착하고 패터닝하여 제2 유전체막(117)을 형성하고, 상기 제2 유전체막(117) 상에 제3 도전층을 형성하고 패터닝하여 제2 트랜지스터의 소스(S2)와 연결되도록 제3 전극(119)을 형성한다. 따라서, 제2 트랜지스터의 소스와 연결되는 제3 전극(119)은 메모리 셀의 제2 트랜지스터의 캐패시터를 이루는 스토리지 전극이 되고, 제2 전극(115)은 캐패시터의 플레이트 전극이 되어 제2 트랜지스터의 스택형 캐패시터를 형성한다. 이러한 제2 트랜지스터의 스택형 캐패시터는 제1 트랜지스터의 스택형 캐패시터와 마찬가지로 종래에 비해 캐패시터 표면적을 넓게 하여 캐패시터의 용량을 크게 할 수 있다.
상기 제2 전극(115)은 접지전압과 연결시켜 제1 및 제2 트랜지스터의 스택형 캐패시터의 공통 플레이트 전극으로 사용하며, 상기 제1 전극(111), 제2 전극(115) 및 제3 전극(119)은 각각 폴리 실리콘으로 형성할 수 있다.
이와 같이 된 본 발명은 3개의 전극, 즉 제1 전극(111), 제2 전극(115) 및제3 전극(119)으로 캐패시터를 구성하는 것이어서, 제1 전극(111)과 제2 전극(115)이 구성하는 제1 트랜지스터의 스택형 캐패시터 표면적과, 제2 전극(115)과 제3 전극(119)이 구성하는 제2 트랜지스터의 스택형 캐패시터의 표면적을 종래에 비해 최소 2배 이상으로 넓게 할 수 있다. 따라서, 상기 제1 및 제2 트랜지스터 각각의 스택형 캐패시터의 용량은 종래에 비해 큰 값을 가질 수 있다.
이상에서 설명한 바와같이 본 발명은 3개의 전극으로 구성되는 캐패시터로 형성되는 것이어서 고유전율을 갖는 유전체막을 사용하지 않더라도 제1 및 제2 트랜지스터의 각각의 스택형 캐패시터의 표면적을 넓게 할 수 있어 메모리 소자의 캐패시터 용량을 향상시킬 수 있도록 하는 효과가 있다.
Claims (2)
- 반도체 기판 상에 드레인, 소스 및 게이트를 갖는 제1 및 제2 트랜지스터들과 제1 및 제2 캐패시터들을 갖는 반도체 메모리의 제조 방법에 있어서,상기 제1 및 제2 트랜지스터의 공통 드레인에 데이터를 출력시키기 위한 비트라인을 형성하는 단계;상기 비트라인을 포함한 반도체 기판 상에 제1 절연층을 형성하고, 사진식각 공정에 의해 상기 제1 트랜지스터의 소스 영역 상의 반도체 기판 표면이 노출되도록 상기 제1 절연층을 선택적으로 제거한 후, 제1 도전층을 형성한 후 패터닝하여 상기 제1 커패시터의 스토리지 전극으로 사용되는 제1 전극을 형성하는 단계;상기의 제1 전극 상에 유전물질을 증착하고 패터닝하여 상기 제1 커패시터를 구성하는 제1 유전체막을 형성하는 단계;상기의 제1 유전체막 상에 제2 도전층을 형성하고 패터닝하여 상기 제1 커패시터 및 제2 커패시터의 공통 플레이트 전극으로 사용되는 제2 전극을 형성하는 단계;상기의 제2 전극 상에 유전물질을 증착하고 이를 패터닝하여 상기 제2 커패시터를 구성하는 제2 유전체막을 형성하는 단계;및 상기 제2 유전체막 상에 제3 도전층을 형성하고 패터닝하여 상기 제2 트랜지스터의 소스와 연결되도록 상기 제2 커패시터의 스토리지 전극으로 사용되는 제3 전극을 형성하는 단계로 이루어지되, 상기 제3 전극은 상기 제1 전극과 중첩되도록 형성되는 것을 특징으로 하는 반도체 메모리 제조 방법.
- 제 1 항에 있어서, 상기 제1 전극, 제2 전극 및 제3 전극은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 메모리 제조 방법.
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