JPH10256508A - 半導体メモリ及びその作製方法 - Google Patents
半導体メモリ及びその作製方法Info
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- JPH10256508A JPH10256508A JP9205799A JP20579997A JPH10256508A JP H10256508 A JPH10256508 A JP H10256508A JP 9205799 A JP9205799 A JP 9205799A JP 20579997 A JP20579997 A JP 20579997A JP H10256508 A JPH10256508 A JP H10256508A
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Abstract
(57)【要約】
【課題】プレーナ−スタック型キャパシタ構造を有し、
しかも強誘電体薄膜の面積を増加させることができ、蓄
積電荷量の増加を図り得る半導体メモリを提供する。 【解決手段】半導体メモリは、第１の半導体メモリセル
と、該第１の半導体メモリセルに隣接した第２の半導体
メモリセルとから構成され、第１及び第２の半導体メモ
リセルは、ＭＯＳ型トランジスタ素子と、層間絶縁層２
０，２５上に設けられ、ＭＯＳ型トランジスタ素子のソ
ース・ドレイン領域の一方１５Ａ，１５Ｂと接続された
下部電極２２Ａ，２２Ｂ、強誘電体薄膜から成るキャパ
シタ絶縁膜２３Ａ，２３Ｂ、及び上部電極２４Ａ，２４
Ｂから成る平板状のキャパシタ部から構成され、第１の
キャパシタ部の周辺部の一部と第２のキャパシタ部の周
辺部の一部とは、垂直方向に層間絶縁層２５を介して重
なり合っている。
しかも強誘電体薄膜の面積を増加させることができ、蓄
積電荷量の増加を図り得る半導体メモリを提供する。 【解決手段】半導体メモリは、第１の半導体メモリセル
と、該第１の半導体メモリセルに隣接した第２の半導体
メモリセルとから構成され、第１及び第２の半導体メモ
リセルは、ＭＯＳ型トランジスタ素子と、層間絶縁層２
０，２５上に設けられ、ＭＯＳ型トランジスタ素子のソ
ース・ドレイン領域の一方１５Ａ，１５Ｂと接続された
下部電極２２Ａ，２２Ｂ、強誘電体薄膜から成るキャパ
シタ絶縁膜２３Ａ，２３Ｂ、及び上部電極２４Ａ，２４
Ｂから成る平板状のキャパシタ部から構成され、第１の
キャパシタ部の周辺部の一部と第２のキャパシタ部の周
辺部の一部とは、垂直方向に層間絶縁層２５を介して重
なり合っている。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた半導体メモリ及びその作製方法、更に詳しくは、強
誘電体薄膜を用いた不揮発性メモリ（所謂ＦＥＲＡＭ）
若しくはＤＲＡＭから成る半導体メモリ及びその作製方
法に関する。
いた半導体メモリ及びその作製方法、更に詳しくは、強
誘電体薄膜を用いた不揮発性メモリ（所謂ＦＥＲＡＭ）
若しくはＤＲＡＭから成る半導体メモリ及びその作製方
法に関する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリの応用研究が盛んに進められ
ている。この不揮発性メモリは、強誘電体薄膜の高速分
極反転とその残留分極を利用する、高速書き換えが可能
な不揮発性メモリである。現在研究されている強誘電体
薄膜を備えた不揮発性メモリは、強誘電体キャパシタの
蓄積電荷量の変化を検出する方式と、強誘電体の自発分
極による半導体の抵抗変化を検出する方式の２つに分類
することができる。本発明における半導体メモリは前者
に属する。
膜を用いた不揮発性メモリの応用研究が盛んに進められ
ている。この不揮発性メモリは、強誘電体薄膜の高速分
極反転とその残留分極を利用する、高速書き換えが可能
な不揮発性メモリである。現在研究されている強誘電体
薄膜を備えた不揮発性メモリは、強誘電体キャパシタの
蓄積電荷量の変化を検出する方式と、強誘電体の自発分
極による半導体の抵抗変化を検出する方式の２つに分類
することができる。本発明における半導体メモリは前者
に属する。
【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性半導体メモリセルは、基本的に
は、キャパシタ構造と選択トランジスタとから構成され
ている。キャパシタ構造は、例えば、下部電極と上部電
極、及びそれらの間に挟まれた強誘電体薄膜から成るキ
ャパシタ絶縁膜から構成されている。このタイプの不揮
発性メモリセルにおけるデータの書き込みや読み出し
は、図８に示す強誘電体のＰ−Ｅヒステリシスループを
応用して行われる。強誘電体薄膜に外部電界を加えた
後、外部電界を除いたとき、強誘電体薄膜は自発分極を
示す。そして、強誘電体薄膜の残留分極は、プラス方向
の外部電界が印加されたとき＋Ｐr、マイナス方向の外
部電界が印加されたとき−Ｐrとなる。ここで、残留分
極が＋Ｐrの状態（図８の「Ｄ」参照）の場合を「０」
とし、残留分極が−Ｐrの状態（図８の「Ａ」参照）の
場合を「１」とする。
検出する方式の不揮発性半導体メモリセルは、基本的に
は、キャパシタ構造と選択トランジスタとから構成され
ている。キャパシタ構造は、例えば、下部電極と上部電
極、及びそれらの間に挟まれた強誘電体薄膜から成るキ
ャパシタ絶縁膜から構成されている。このタイプの不揮
発性メモリセルにおけるデータの書き込みや読み出し
は、図８に示す強誘電体のＰ−Ｅヒステリシスループを
応用して行われる。強誘電体薄膜に外部電界を加えた
後、外部電界を除いたとき、強誘電体薄膜は自発分極を
示す。そして、強誘電体薄膜の残留分極は、プラス方向
の外部電界が印加されたとき＋Ｐr、マイナス方向の外
部電界が印加されたとき−Ｐrとなる。ここで、残留分
極が＋Ｐrの状態（図８の「Ｄ」参照）の場合を「０」
とし、残留分極が−Ｐrの状態（図８の「Ａ」参照）の
場合を「１」とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図８の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、キャパシタ構造の蓄積電荷量（分極状態）の
差異に対応して、移動電荷量に差が生じる。選択された
メモリセルの選択トランジスタをオンにすることで、こ
の蓄積電荷をビット線電位として検出する。データの読
み出し後、外部電界を０にすると、データが「０」のと
きでも「１」のときでも、強誘電体薄膜の分極状態は図
８の「Ｄ」の状態となってしまう。それ故、データが
「１」の場合、マイナス方向の外部電界を印加して、
「Ｄ」、［Ｅ」という経路で「Ａ」の状態とし、データ
「１」を書き込む。
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図８の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、キャパシタ構造の蓄積電荷量（分極状態）の
差異に対応して、移動電荷量に差が生じる。選択された
メモリセルの選択トランジスタをオンにすることで、こ
の蓄積電荷をビット線電位として検出する。データの読
み出し後、外部電界を０にすると、データが「０」のと
きでも「１」のときでも、強誘電体薄膜の分極状態は図
８の「Ｄ」の状態となってしまう。それ故、データが
「１」の場合、マイナス方向の外部電界を印加して、
「Ｄ」、［Ｅ」という経路で「Ａ」の状態とし、データ
「１」を書き込む。
【０００５】不揮発性半導体メモリは、図９の（Ａ）に
模式的な配置図を示し、図９の（Ｂ）に模式的な一部断
面図を示すように、所謂プレーナ−スタック型と呼ばれ
るキャパシタ構造を有することが、半導体メモリの製造
プロセス面、強誘電体薄膜の有効面積の拡大といった観
点からは望ましい。尚、図９の（Ｂ）は、図９の（Ａ）
の線Ｂ−Ｂに沿った一部断面図である。かかる構造の半
導体メモリにおいては、最小エッチング加工寸法（線
幅）をＦとし、例えば１つの半導体メモリセルの大きさ
を４．８Ｆ×２．４Ｆ（＝１２Ｆ2）としたとき、平面
形状が長方形の強誘電体薄膜の大きさを３．８Ｆ×１．
４Ｆとすればよい。また、隣接する半導体メモリセルの
間の間隔を１Ｆとすればよい。
模式的な配置図を示し、図９の（Ｂ）に模式的な一部断
面図を示すように、所謂プレーナ−スタック型と呼ばれ
るキャパシタ構造を有することが、半導体メモリの製造
プロセス面、強誘電体薄膜の有効面積の拡大といった観
点からは望ましい。尚、図９の（Ｂ）は、図９の（Ａ）
の線Ｂ−Ｂに沿った一部断面図である。かかる構造の半
導体メモリにおいては、最小エッチング加工寸法（線
幅）をＦとし、例えば１つの半導体メモリセルの大きさ
を４．８Ｆ×２．４Ｆ（＝１２Ｆ2）としたとき、平面
形状が長方形の強誘電体薄膜の大きさを３．８Ｆ×１．
４Ｆとすればよい。また、隣接する半導体メモリセルの
間の間隔を１Ｆとすればよい。
【０００６】しかしながら、１ギガビットレベルの不揮
発性半導体メモリを作製しようとした場合、強誘電体薄
膜の面積を増加させ、残留分極電荷を大きくするために
は、ＤＲＡＭで採用されているような、所謂ペデステル
型キャパシタ構造を採用しなければならないと云われて
いる。尚、不揮発性半導体メモリに使用される強誘電体
薄膜に類似した高誘電体薄膜（例えばＳｒＴｉＯ3）を
使用したペデステル型キャパシタ構造を有するＤＲＡＭ
が、例えば、文献 "A Gbit-scale DRAM stacked capaci
tor technology with ECR MOCVD SrTiO3 and RIE patte
rned RuO2/TiNstorage nodes", P-Y Lesaicherre, et a
l., IEDM 94-841, 34.1.1 から公知である。模式的な一
部断面図を図１０に示すこの文献に開示されたＤＲＡＭ
セルにおいては、ＲｕＯ2から成る下部電極は、ＲＩＥ
法にてパターニングされた柱状の形状を有する。下部電
極を柱状とすることによって、下部電極を被覆する高誘
電体薄膜の面積を増加させることが可能となる。
発性半導体メモリを作製しようとした場合、強誘電体薄
膜の面積を増加させ、残留分極電荷を大きくするために
は、ＤＲＡＭで採用されているような、所謂ペデステル
型キャパシタ構造を採用しなければならないと云われて
いる。尚、不揮発性半導体メモリに使用される強誘電体
薄膜に類似した高誘電体薄膜（例えばＳｒＴｉＯ3）を
使用したペデステル型キャパシタ構造を有するＤＲＡＭ
が、例えば、文献 "A Gbit-scale DRAM stacked capaci
tor technology with ECR MOCVD SrTiO3 and RIE patte
rned RuO2/TiNstorage nodes", P-Y Lesaicherre, et a
l., IEDM 94-841, 34.1.1 から公知である。模式的な一
部断面図を図１０に示すこの文献に開示されたＤＲＡＭ
セルにおいては、ＲｕＯ2から成る下部電極は、ＲＩＥ
法にてパターニングされた柱状の形状を有する。下部電
極を柱状とすることによって、下部電極を被覆する高誘
電体薄膜の面積を増加させることが可能となる。
【０００７】
【発明が解決しようとする課題】強誘電体薄膜を用いた
半導体メモリを作製する場合には、強誘電体薄膜の厚さ
を厚くする必要がある。１ギガビットレベルのＤＲＡＭ
における高誘電体薄膜の膜厚は５０ｎｍ以下でよいが、
不揮発性半導体メモリセルにおいては強誘電体薄膜の膜
厚は１２０ｎｍ程度若しくはそれ以上の膜厚が必要とさ
れる。ペデステル型キャパシタ構造を有する半導体メモ
リの模式的な配置図を図１１に示す。また、模式的な一
部断面図を図１２に示す。尚、図１２の（Ａ）及び
（Ｂ）のそれぞれは、図１１の線Ａ−Ａ及びＢ−Ｂに沿
った一部断面図である。このペデステル型キャパシタ構
造の半導体メモリにおいては、図１２の（Ｂ）に示すよ
うに、図１１の線Ｂ−Ｂに沿って隣接する下部電極の間
に強誘電体薄膜及び上部電極を埋め込むことが困難とな
る。それ故、図１１の線Ｂ−Ｂに沿ったキャパシタ構造
の大きさ（長さ）を０．４Ｆ程度増加させる必要があ
る。また、図１２の（Ａ）に示すように、図１１の線Ａ
−Ａに沿って隣接する上部電極や強誘電体薄膜の加工に
伴うマージンを確保することが困難となるため、図１１
の線Ａ−Ａに沿ったキャパシタ構造の大きさ（長さ）を
０．８Ｆ程度増加させる必要がある。デザインルールを
０．１８μｍ（＝Ｆ）、１つの半導体メモリセルの大き
さを１．０μｍ×０．５０μｍ（＝１５．７Ｆ2）と
し、ペデステル型キャパシタ構造の高さを０．５６μ
ｍ、強誘電体薄膜の膜厚を１２０ｎｍ、２Ｐr＝１６μ
Ｃ／ｃｍ2とした場合、キャパシタ構造の大きさは約
０．３４μｍ2となる。そして、プレーナ−スタック型
キャパシタ構造の半導体メモリセルと比較して、ペデス
テル型キャパシタ構造の半導体メモリセルにおいては、
メモリセルの面積が、（２．４＋０．４）×（４．８＋
０．８）＝１５．７Ｆ2となり、従来の半導体メモリセ
ルの大きさ１２Ｆ2（＝４．８Ｆ×２．４Ｆ）と比較し
て、面積が約３６％も増加する。即ち、プレーナ−スタ
ック型キャパシタ構造の半導体メモリに対するペデステ
ル型キャパシタ構造の半導体メモリの優位性が損なわれ
る。
半導体メモリを作製する場合には、強誘電体薄膜の厚さ
を厚くする必要がある。１ギガビットレベルのＤＲＡＭ
における高誘電体薄膜の膜厚は５０ｎｍ以下でよいが、
不揮発性半導体メモリセルにおいては強誘電体薄膜の膜
厚は１２０ｎｍ程度若しくはそれ以上の膜厚が必要とさ
れる。ペデステル型キャパシタ構造を有する半導体メモ
リの模式的な配置図を図１１に示す。また、模式的な一
部断面図を図１２に示す。尚、図１２の（Ａ）及び
（Ｂ）のそれぞれは、図１１の線Ａ−Ａ及びＢ−Ｂに沿
った一部断面図である。このペデステル型キャパシタ構
造の半導体メモリにおいては、図１２の（Ｂ）に示すよ
うに、図１１の線Ｂ−Ｂに沿って隣接する下部電極の間
に強誘電体薄膜及び上部電極を埋め込むことが困難とな
る。それ故、図１１の線Ｂ−Ｂに沿ったキャパシタ構造
の大きさ（長さ）を０．４Ｆ程度増加させる必要があ
る。また、図１２の（Ａ）に示すように、図１１の線Ａ
−Ａに沿って隣接する上部電極や強誘電体薄膜の加工に
伴うマージンを確保することが困難となるため、図１１
の線Ａ−Ａに沿ったキャパシタ構造の大きさ（長さ）を
０．８Ｆ程度増加させる必要がある。デザインルールを
０．１８μｍ（＝Ｆ）、１つの半導体メモリセルの大き
さを１．０μｍ×０．５０μｍ（＝１５．７Ｆ2）と
し、ペデステル型キャパシタ構造の高さを０．５６μ
ｍ、強誘電体薄膜の膜厚を１２０ｎｍ、２Ｐr＝１６μ
Ｃ／ｃｍ2とした場合、キャパシタ構造の大きさは約
０．３４μｍ2となる。そして、プレーナ−スタック型
キャパシタ構造の半導体メモリセルと比較して、ペデス
テル型キャパシタ構造の半導体メモリセルにおいては、
メモリセルの面積が、（２．４＋０．４）×（４．８＋
０．８）＝１５．７Ｆ2となり、従来の半導体メモリセ
ルの大きさ１２Ｆ2（＝４．８Ｆ×２．４Ｆ）と比較し
て、面積が約３６％も増加する。即ち、プレーナ−スタ
ック型キャパシタ構造の半導体メモリに対するペデステ
ル型キャパシタ構造の半導体メモリの優位性が損なわれ
る。
【０００８】また、高誘電体薄膜を用いたＤＲＡＭにお
いては、蓄積電荷と印加電圧とは線形の関係にある。一
方、強誘電体薄膜を用いた半導体メモリセルにおいて
は、図８に示すように、蓄積電荷と印加電圧とは非線形
の関係にあり、ヒステリシス特性を有する。そして、強
誘電体薄膜の特性は下部電極の表面状態に敏感である。
上記の文献に示された技術を強誘電体薄膜を用いた半導
体メモリに適用した場合、即ち、ＲＩＥ法にてパターニ
ングされた柱状の形状を有する下部電極上に強誘電体薄
膜を成膜した場合、かかる下部電極の表面は、通常、損
傷を受け、荒れており、表面モホロジーが悪い。その結
果、強誘電体薄膜の特性に低下が生じる虞がある。更に
は、柱状の下部電極のコーナー部で電界集中が生じ、下
部電極の平面部分における強誘電体薄膜の特性とコーナ
ー部における強誘電体薄膜の特性に差異が生じる虞があ
る。以上の理由から、１ギガビットレベルの半導体メモ
リにおいても、可能ならば、ペデステル型キャパシタ構
造よりもプレーナ−スタック型キャパシタ構造を有する
半導体メモリを採用することが望ましい。
いては、蓄積電荷と印加電圧とは線形の関係にある。一
方、強誘電体薄膜を用いた半導体メモリセルにおいて
は、図８に示すように、蓄積電荷と印加電圧とは非線形
の関係にあり、ヒステリシス特性を有する。そして、強
誘電体薄膜の特性は下部電極の表面状態に敏感である。
上記の文献に示された技術を強誘電体薄膜を用いた半導
体メモリに適用した場合、即ち、ＲＩＥ法にてパターニ
ングされた柱状の形状を有する下部電極上に強誘電体薄
膜を成膜した場合、かかる下部電極の表面は、通常、損
傷を受け、荒れており、表面モホロジーが悪い。その結
果、強誘電体薄膜の特性に低下が生じる虞がある。更に
は、柱状の下部電極のコーナー部で電界集中が生じ、下
部電極の平面部分における強誘電体薄膜の特性とコーナ
ー部における強誘電体薄膜の特性に差異が生じる虞があ
る。以上の理由から、１ギガビットレベルの半導体メモ
リにおいても、可能ならば、ペデステル型キャパシタ構
造よりもプレーナ−スタック型キャパシタ構造を有する
半導体メモリを採用することが望ましい。
【０００９】従って、本発明の目的は、プレーナ−スタ
ック型キャパシタ構造を有し、しかも強誘電体薄膜の面
積を増加させることができ、蓄積電荷量の増加を図り得
る半導体メモリ及びその作製方法を提供することにあ
る。
ック型キャパシタ構造を有し、しかも強誘電体薄膜の面
積を増加させることができ、蓄積電荷量の増加を図り得
る半導体メモリ及びその作製方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリは、第１の半導体メモリセル
と、該第１の半導体メモリセルに隣接した第２の半導体
メモリセルとから構成された半導体メモリであって、第
１の半導体メモリセルは、（イ）第１のＭＯＳ型トラン
ジスタ素子と、（ロ）層間絶縁層上に設けられ、該第１
のＭＯＳ型トランジスタ素子のソース・ドレイン領域の
一方と接続された下部電極、強誘電体薄膜から成るキャ
パシタ絶縁膜、及び上部電極から成る平板状の第１のキ
ャパシタ部、から成り、第２の半導体メモリセルは、
（ハ）第１のＭＯＳ型トランジスタ素子と隣接して設け
られた第２のＭＯＳ型トランジスタ素子と、（ニ）層間
絶縁層上に設けられ、該第２のＭＯＳ型トランジスタ素
子のソース・ドレイン領域の一方と接続された下部電
極、強誘電体薄膜から成るキャパシタ絶縁膜、及び上部
電極から成る平板状の第２のキャパシタ部、から成り、
第１のキャパシタ部の周辺部の一部と第２のキャパシタ
部の周辺部の一部とは、垂直方向に層間絶縁層を介して
重なり合っていることを特徴とする。
めの本発明の半導体メモリは、第１の半導体メモリセル
と、該第１の半導体メモリセルに隣接した第２の半導体
メモリセルとから構成された半導体メモリであって、第
１の半導体メモリセルは、（イ）第１のＭＯＳ型トラン
ジスタ素子と、（ロ）層間絶縁層上に設けられ、該第１
のＭＯＳ型トランジスタ素子のソース・ドレイン領域の
一方と接続された下部電極、強誘電体薄膜から成るキャ
パシタ絶縁膜、及び上部電極から成る平板状の第１のキ
ャパシタ部、から成り、第２の半導体メモリセルは、
（ハ）第１のＭＯＳ型トランジスタ素子と隣接して設け
られた第２のＭＯＳ型トランジスタ素子と、（ニ）層間
絶縁層上に設けられ、該第２のＭＯＳ型トランジスタ素
子のソース・ドレイン領域の一方と接続された下部電
極、強誘電体薄膜から成るキャパシタ絶縁膜、及び上部
電極から成る平板状の第２のキャパシタ部、から成り、
第１のキャパシタ部の周辺部の一部と第２のキャパシタ
部の周辺部の一部とは、垂直方向に層間絶縁層を介して
重なり合っていることを特徴とする。
【００１１】本発明の半導体メモリにおいては、複数の
第１の半導体メモリセルと、複数の第２の半導体メモリ
セルから構成され、第１のＭＯＳ型トランジスタ素子の
ゲート部は、隣接する第１のＭＯＳ型トランジスタ素子
のゲート部と共通であり、第２のＭＯＳ型トランジスタ
素子のゲート部は、隣接する第２のＭＯＳ型トランジス
タ素子のゲート部と共通であり、複数の第１の半導体メ
モリセルの上部電極に共通に接続された第１のプレート
線、及び、複数の第２の半導体メモリセルの上部電極に
共通に接続された第２のプレート線を更に備えているこ
とが好ましい。尚、この場合には、上部電極には、例え
ば（Ｖcc−Ｖss）／２（Ｖ）の一定の電圧を印加すれば
よい。一方、共通のプレート線を設けない場合には、上
部電極には、例えばＶss（Ｖ）若しくはＶcc（Ｖ）を印
加すればよい。
第１の半導体メモリセルと、複数の第２の半導体メモリ
セルから構成され、第１のＭＯＳ型トランジスタ素子の
ゲート部は、隣接する第１のＭＯＳ型トランジスタ素子
のゲート部と共通であり、第２のＭＯＳ型トランジスタ
素子のゲート部は、隣接する第２のＭＯＳ型トランジス
タ素子のゲート部と共通であり、複数の第１の半導体メ
モリセルの上部電極に共通に接続された第１のプレート
線、及び、複数の第２の半導体メモリセルの上部電極に
共通に接続された第２のプレート線を更に備えているこ
とが好ましい。尚、この場合には、上部電極には、例え
ば（Ｖcc−Ｖss）／２（Ｖ）の一定の電圧を印加すれば
よい。一方、共通のプレート線を設けない場合には、上
部電極には、例えばＶss（Ｖ）若しくはＶcc（Ｖ）を印
加すればよい。
【００１２】上記の目的を達成するための本発明の半導
体メモリの作製方法は、（Ａ）第１のＭＯＳ型トランジ
スタ素子、及び該第１のＭＯＳ型トランジスタ素子に隣
接した第２のＭＯＳ型トランジスタ素子を形成する工程
と、（Ｂ）層間絶縁層上に設けられ、該第１のＭＯＳ型
トランジスタ素子のソース・ドレイン領域の一方と接続
された下部電極、強誘電体薄膜から成るキャパシタ絶縁
膜、及び上部電極から成る平板状の第１のキャパシタ部
を形成する工程と、（Ｃ）層間絶縁層上に設けられ、該
第２のＭＯＳ型トランジスタ素子のソース・ドレイン領
域の一方と接続された下部電極、強誘電体薄膜から成る
キャパシタ絶縁膜、及び上部電極から成る平板状の第２
のキャパシタ部を形成する工程、から成り、第１のキャ
パシタ部の周辺部の一部と第２のキャパシタ部の周辺部
の一部とは、垂直方向に層間絶縁層を介して重なり合っ
ていることを特徴とする。
体メモリの作製方法は、（Ａ）第１のＭＯＳ型トランジ
スタ素子、及び該第１のＭＯＳ型トランジスタ素子に隣
接した第２のＭＯＳ型トランジスタ素子を形成する工程
と、（Ｂ）層間絶縁層上に設けられ、該第１のＭＯＳ型
トランジスタ素子のソース・ドレイン領域の一方と接続
された下部電極、強誘電体薄膜から成るキャパシタ絶縁
膜、及び上部電極から成る平板状の第１のキャパシタ部
を形成する工程と、（Ｃ）層間絶縁層上に設けられ、該
第２のＭＯＳ型トランジスタ素子のソース・ドレイン領
域の一方と接続された下部電極、強誘電体薄膜から成る
キャパシタ絶縁膜、及び上部電極から成る平板状の第２
のキャパシタ部を形成する工程、から成り、第１のキャ
パシタ部の周辺部の一部と第２のキャパシタ部の周辺部
の一部とは、垂直方向に層間絶縁層を介して重なり合っ
ていることを特徴とする。
【００１３】本発明の半導体メモリの作製方法において
は、複数の第１の半導体メモリセルと、複数の第２の半
導体メモリセルから構成され、第１のＭＯＳ型トランジ
スタ素子のゲート部は、隣接する第１のＭＯＳ型トラン
ジスタ素子のゲート部と共通であり、第２のＭＯＳ型ト
ランジスタ素子のゲート部は、隣接する第２のＭＯＳ型
トランジスタ素子のゲート部と共通であり、複数の第１
の半導体メモリセルの上部電極に共通に接続された第１
のプレート線、及び、複数の第２の半導体メモリセルの
上部電極に共通に接続された第２のプレート線を形成す
る工程を更に含むことが好ましい。
は、複数の第１の半導体メモリセルと、複数の第２の半
導体メモリセルから構成され、第１のＭＯＳ型トランジ
スタ素子のゲート部は、隣接する第１のＭＯＳ型トラン
ジスタ素子のゲート部と共通であり、第２のＭＯＳ型ト
ランジスタ素子のゲート部は、隣接する第２のＭＯＳ型
トランジスタ素子のゲート部と共通であり、複数の第１
の半導体メモリセルの上部電極に共通に接続された第１
のプレート線、及び、複数の第２の半導体メモリセルの
上部電極に共通に接続された第２のプレート線を形成す
る工程を更に含むことが好ましい。
【００１４】尚、第１のキャパシタ部あるいは第２のキ
ャパシタ部を形成するための、下部電極層、強誘電体薄
膜及び上部電極層の成膜及びパターニングの順を以下に
示すが、これらの順序の全てが、本発明の半導体メモリ
の作製方法に包含される。 （Ａ）下部電極層、強誘電体薄膜及び上部電極層の順次
成膜、並びに、上部電極層、強誘電体薄膜及び下部電極
層の一括パターニング （Ｂ）下部電極層の成膜及びパターニング、強誘電体薄
膜及び上部電極層の順次成膜、並びに上部電極層及び強
誘電体薄膜の一括パターニング （Ｃ）下部電極層の成膜及びパターニング、強誘電体薄
膜の成膜及びパターニング、並びに、上部電極層の成膜
及びパターニング
ャパシタ部を形成するための、下部電極層、強誘電体薄
膜及び上部電極層の成膜及びパターニングの順を以下に
示すが、これらの順序の全てが、本発明の半導体メモリ
の作製方法に包含される。 （Ａ）下部電極層、強誘電体薄膜及び上部電極層の順次
成膜、並びに、上部電極層、強誘電体薄膜及び下部電極
層の一括パターニング （Ｂ）下部電極層の成膜及びパターニング、強誘電体薄
膜及び上部電極層の順次成膜、並びに上部電極層及び強
誘電体薄膜の一括パターニング （Ｃ）下部電極層の成膜及びパターニング、強誘電体薄
膜の成膜及びパターニング、並びに、上部電極層の成膜
及びパターニング
【００１５】尚、上述の（Ｂ）及び（Ｃ）の形態におい
ては、上部電極層と強誘電体薄膜を、１つの上部電極と
キャパシタ絶縁膜が１つの下部電極上に形成されるよう
にパターニングしてもよいし、複数の下部電極を被覆す
るようにパターニングしてもよい。前者のパターニング
の場合、上部電極には、例えばＶss（Ｖ）若しくはＶcc
（Ｖ）が印加される。一方、後者のパターニングの場
合、上部電極には、例えば（Ｖcc−Ｖss）／２（Ｖ）の
一定の電圧が印加される。
ては、上部電極層と強誘電体薄膜を、１つの上部電極と
キャパシタ絶縁膜が１つの下部電極上に形成されるよう
にパターニングしてもよいし、複数の下部電極を被覆す
るようにパターニングしてもよい。前者のパターニング
の場合、上部電極には、例えばＶss（Ｖ）若しくはＶcc
（Ｖ）が印加される。一方、後者のパターニングの場
合、上部電極には、例えば（Ｖcc−Ｖss）／２（Ｖ）の
一定の電圧が印加される。
【００１６】強誘電体薄膜は、例えば、溶液化学成長法
（ゾル−ゲル法やＭＯＤ法）、化学的気相成長法（有機
金属化学的気相成長法を含む）、又は物理的気相成長法
（レーザアブレーション法を含む蒸着法やスパッタ法）
にて成膜することができる。強誘電体薄膜のパターニン
グは、例えばＲＩＥ法にて行うことができる。
（ゾル−ゲル法やＭＯＤ法）、化学的気相成長法（有機
金属化学的気相成長法を含む）、又は物理的気相成長法
（レーザアブレーション法を含む蒸着法やスパッタ法）
にて成膜することができる。強誘電体薄膜のパターニン
グは、例えばＲＩＥ法にて行うことができる。
【００１７】強誘電体薄膜として、Ｂｉ系層状構造ペロ
ブスカイト型の強誘電体薄膜を挙げることができる。Ｂ
ｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂
不定比化合物に属し、金属元素、アニオン（Ｏ等）元素
の両サイトにおける組成ずれに対する寛容性がある。ま
た、化学量論的組成からやや外れたところで最適な電気
的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
ブスカイト型の強誘電体薄膜を挙げることができる。Ｂ
ｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂
不定比化合物に属し、金属元素、アニオン（Ｏ等）元素
の両サイトにおける組成ずれに対する寛容性がある。ま
た、化学量論的組成からやや外れたところで最適な電気
的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
【００１８】あるいは又、Ｂｉ系層状構造ペロブスカイ
ト型の強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することもできるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。
ト型の強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することもできるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。
【００１９】あるいは又、強誘電体薄膜を構成する材料
として、ＰｂＴｉＯ3、ペロブスカイト型構造を有する
ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジル
コン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但
し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化
物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金
属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げ
ることができる。
として、ＰｂＴｉＯ3、ペロブスカイト型構造を有する
ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジル
コン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但
し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化
物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金
属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げ
ることができる。
【００２０】本発明の半導体メモリあるいはその作製方
法においては、下部電極及び／又は上部電極を構成する
材料として、例えば、酸化ルテニウム（ＲｕＯX）、酸
化イリジウム（ＩｒＯX）、Ｒｕ、ＲｕX／Ｒｕの積層構
造、Ｉｒ、ＩｒＯX／Ｉｒの積層構造、Ｐｔ、Ｐｄ、Ｐ
ｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔ
ｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣ
Ｏ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7か
ら作製することができるが、中でも、酸化ルテニウム
（ＲｕＯX）、酸化イリジウム（ＩｒＯX）であることが
好ましい。尚、積層構造においては、「／」の前に記載
された材料が強誘電体薄膜側を構成し、「／」の後ろに
記載された材料が層間絶縁層側若しくはプレート線側を
構成する。下部電極及び／又は上部電極の成膜は、スパ
ッタ法やパルスレーザアブレーション法にて行うことが
できる。また、下部電極及び／又は上部電極のパターニ
ングは、例えばイオンミーリング法やＲＩＥ法にて行う
ことができる。尚、上部電極はプレート線を兼ねていて
もよいし、上部電極とは別にプレート線を設けてもよ
い。
法においては、下部電極及び／又は上部電極を構成する
材料として、例えば、酸化ルテニウム（ＲｕＯX）、酸
化イリジウム（ＩｒＯX）、Ｒｕ、ＲｕX／Ｒｕの積層構
造、Ｉｒ、ＩｒＯX／Ｉｒの積層構造、Ｐｔ、Ｐｄ、Ｐ
ｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔ
ｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣ
Ｏ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7か
ら作製することができるが、中でも、酸化ルテニウム
（ＲｕＯX）、酸化イリジウム（ＩｒＯX）であることが
好ましい。尚、積層構造においては、「／」の前に記載
された材料が強誘電体薄膜側を構成し、「／」の後ろに
記載された材料が層間絶縁層側若しくはプレート線側を
構成する。下部電極及び／又は上部電極の成膜は、スパ
ッタ法やパルスレーザアブレーション法にて行うことが
できる。また、下部電極及び／又は上部電極のパターニ
ングは、例えばイオンミーリング法やＲＩＥ法にて行う
ことができる。尚、上部電極はプレート線を兼ねていて
もよいし、上部電極とは別にプレート線を設けてもよ
い。
【００２１】下部電極と層間絶縁層との間に、例えば、
Ｔｉ、ＴｉＮ、ＴｉＮ／Ｔｉ、ＴａＮから成るバリアメ
タル層が形成されていてもよい。バリアメタル層は、例
えばスパッタ法にて形成することができ、下部電極の層
間絶縁層への密着性向上、下部電極の結晶性向上、下部
電極を構成する材料の層間絶縁層への拡散防止、層間絶
縁層を構成する材料の下部電極への拡散防止を目的とし
て成膜する。
Ｔｉ、ＴｉＮ、ＴｉＮ／Ｔｉ、ＴａＮから成るバリアメ
タル層が形成されていてもよい。バリアメタル層は、例
えばスパッタ法にて形成することができ、下部電極の層
間絶縁層への密着性向上、下部電極の結晶性向上、下部
電極を構成する材料の層間絶縁層への拡散防止、層間絶
縁層を構成する材料の下部電極への拡散防止を目的とし
て成膜する。
【００２２】層間絶縁層を構成する材料として、ＳｉＯ
2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、
ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature
Oxide、低温ＣＶＤ−ＳｉＯ2）、ＳｉＮ、ＳｉＯＮ等の
公知の材料、あるいはこれらの材料を積層したものを例
示することができる。
2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、
ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature
Oxide、低温ＣＶＤ−ＳｉＯ2）、ＳｉＮ、ＳｉＯＮ等の
公知の材料、あるいはこれらの材料を積層したものを例
示することができる。
【００２３】本発明のキャパシタ構造を有する半導体メ
モリの形態として、不揮発性メモリ（所謂ＦＥＲＡＭ）
若しくはＤＲＡＭを挙げることができる。
モリの形態として、不揮発性メモリ（所謂ＦＥＲＡＭ）
若しくはＤＲＡＭを挙げることができる。
【００２４】本発明においては、第１のキャパシタ部の
周辺部の一部と第２のキャパシタ部の周辺部の一部と
は、垂直方向に層間絶縁層を介して重なり合っているの
で、半導体メモリのユニットセルの面積を増加させるこ
となく、第１のキャパシタ部及び第２のキャパシタ部の
面積を増加させることができる結果、キャパシタ部の蓄
積電荷量の増加を図ることができる。しかも、第１のキ
ャパシタ部及び第２のキャパシタ部は平板状であるが故
に、即ち、プレーナ−スタック型構造を有するが故に、
強誘電体薄膜に電界集中が生じ難い。
周辺部の一部と第２のキャパシタ部の周辺部の一部と
は、垂直方向に層間絶縁層を介して重なり合っているの
で、半導体メモリのユニットセルの面積を増加させるこ
となく、第１のキャパシタ部及び第２のキャパシタ部の
面積を増加させることができる結果、キャパシタ部の蓄
積電荷量の増加を図ることができる。しかも、第１のキ
ャパシタ部及び第２のキャパシタ部は平板状であるが故
に、即ち、プレーナ−スタック型構造を有するが故に、
強誘電体薄膜に電界集中が生じ難い。
【００２５】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２６】（実施の形態１）実施の形態１の半導体メ
モリの模式的な一部断面図を、図１に示す。この半導体
メモリは、第１の半導体メモリセルと第２の半導体メモ
リセルとから構成されている。尚、第１の半導体メモリ
セルを構成する要素には参照番号の末尾に「Ａ」を付
し、第２の半導体メモリセルを構成する要素には参照番
号の末尾に「Ｂ」を付した。第１の半導体メモリセル
は、第１のＭＯＳ型トランジスタ素子と、層間絶縁層
（第１の層間絶縁層２０）上に設けられた平板状の第１
のキャパシタ部から構成されている。また、第２の半導
体メモリセルは、第１のＭＯＳ型トランジスタ素子と隣
接して設けられた第２のＭＯＳ型トランジスタ素子と、
層間絶縁層（第１の層間絶縁層２０及び第２の層間絶縁
層２５）上に設けられた平板状の第２のキャパシタ部か
ら構成されている。
モリの模式的な一部断面図を、図１に示す。この半導体
メモリは、第１の半導体メモリセルと第２の半導体メモ
リセルとから構成されている。尚、第１の半導体メモリ
セルを構成する要素には参照番号の末尾に「Ａ」を付
し、第２の半導体メモリセルを構成する要素には参照番
号の末尾に「Ｂ」を付した。第１の半導体メモリセル
は、第１のＭＯＳ型トランジスタ素子と、層間絶縁層
（第１の層間絶縁層２０）上に設けられた平板状の第１
のキャパシタ部から構成されている。また、第２の半導
体メモリセルは、第１のＭＯＳ型トランジスタ素子と隣
接して設けられた第２のＭＯＳ型トランジスタ素子と、
層間絶縁層（第１の層間絶縁層２０及び第２の層間絶縁
層２５）上に設けられた平板状の第２のキャパシタ部か
ら構成されている。
【００２７】第１のキャパシタ部は、第１のＭＯＳ型ト
ランジスタ素子のソース・ドレイン領域の一方１５Ａと
接続された下部電極２２Ａ、強誘電体薄膜から成るキャ
パシタ絶縁膜２３Ａ、及び上部電極２４Ａから構成され
ている。また、第２のキャパシタ部は、第２のＭＯＳ型
トランジスタ素子のソース・ドレイン領域の一方１５Ｂ
と接続された下部電極２２Ｂ、強誘電体薄膜から成るキ
ャパシタ絶縁膜２３Ｂ、及び上部電極２４Ｂから構成さ
れている。そして、第１のキャパシタ部の周辺部の一部
と第２のキャパシタ部の周辺部の一部とは、垂直方向に
層間絶縁層（第２の層間絶縁層２５）を介して重なり合
っている。
ランジスタ素子のソース・ドレイン領域の一方１５Ａと
接続された下部電極２２Ａ、強誘電体薄膜から成るキャ
パシタ絶縁膜２３Ａ、及び上部電極２４Ａから構成され
ている。また、第２のキャパシタ部は、第２のＭＯＳ型
トランジスタ素子のソース・ドレイン領域の一方１５Ｂ
と接続された下部電極２２Ｂ、強誘電体薄膜から成るキ
ャパシタ絶縁膜２３Ｂ、及び上部電極２４Ｂから構成さ
れている。そして、第１のキャパシタ部の周辺部の一部
と第２のキャパシタ部の周辺部の一部とは、垂直方向に
層間絶縁層（第２の層間絶縁層２５）を介して重なり合
っている。
【００２８】実施の形態１においては、１つのキャパシ
タ絶縁膜２３Ａ，２３Ｂ及び上部電極２４Ａ，２４Ｂ
は、１つの下部電極２２Ａ，２２Ｂ上に形成された構造
である。また、半導体メモリは、複数の第１の半導体メ
モリセルと、複数の第２の半導体メモリセルから構成さ
れている。これらの複数の半導体メモリセルは、図１の
紙面垂直方向に並んでいる。そして第１のＭＯＳ型トラ
ンジスタ素子のゲート部１３Ａは、隣接する第１のＭＯ
Ｓ型トランジスタ素子のゲート部と共通であり、第２の
ＭＯＳ型トランジスタ素子のゲート部１３Ｂは、隣接す
る第２のＭＯＳ型トランジスタ素子のゲート部と共通で
ある。実施の形態１の半導体メモリにおいては、複数の
第１の半導体メモリセルの上部電極２４Ａに共通に接続
された第１のプレート線２７Ａ、及び、複数の第２の半
導体メモリセルの上部電極２４Ｂに共通に接続された第
２のプレート線２７Ｂを更に備えている。尚、各ゲート
部１３Ａ，１３Ｂ及びプレート線２７Ａ，２７Ｂも、図
１の紙面垂直方向に延びている。上部電極２４Ａ，２４
Ｂには、プレート線２７Ａ，２７Ｂを介して、例えば
（Ｖcc−Ｖss）／２（Ｖ）の一定の電圧が印加される。
実施の形態１の半導体メモリの等価回路図を図７に示
す。
タ絶縁膜２３Ａ，２３Ｂ及び上部電極２４Ａ，２４Ｂ
は、１つの下部電極２２Ａ，２２Ｂ上に形成された構造
である。また、半導体メモリは、複数の第１の半導体メ
モリセルと、複数の第２の半導体メモリセルから構成さ
れている。これらの複数の半導体メモリセルは、図１の
紙面垂直方向に並んでいる。そして第１のＭＯＳ型トラ
ンジスタ素子のゲート部１３Ａは、隣接する第１のＭＯ
Ｓ型トランジスタ素子のゲート部と共通であり、第２の
ＭＯＳ型トランジスタ素子のゲート部１３Ｂは、隣接す
る第２のＭＯＳ型トランジスタ素子のゲート部と共通で
ある。実施の形態１の半導体メモリにおいては、複数の
第１の半導体メモリセルの上部電極２４Ａに共通に接続
された第１のプレート線２７Ａ、及び、複数の第２の半
導体メモリセルの上部電極２４Ｂに共通に接続された第
２のプレート線２７Ｂを更に備えている。尚、各ゲート
部１３Ａ，１３Ｂ及びプレート線２７Ａ，２７Ｂも、図
１の紙面垂直方向に延びている。上部電極２４Ａ，２４
Ｂには、プレート線２７Ａ，２７Ｂを介して、例えば
（Ｖcc−Ｖss）／２（Ｖ）の一定の電圧が印加される。
実施の形態１の半導体メモリの等価回路図を図７に示
す。
【００２９】実施の形態１においては、下部電極２２
Ａ，２２Ｂ及び上部電極２４Ａ，２４Ｂを酸化ルテニウ
ム（ＲｕＯ2）から構成した。また、強誘電体薄膜とし
て、式（２）で表されるＢｉ系層状構造ペロブスカイト
型の強誘電体材料を用いた。また、下部電極２２Ａと第
１の層間絶縁層２０との間、並びに、下部電極２２Ｂと
第２の層間絶縁層２５との間には、ＴｉＮ層（上層）／
Ｔｉ層（下層）から成るバリアメタル層２１Ａ，２１Ｂ
が形成されている。図では、これらのバリアメタル層２
１Ａ，２１Ｂを１層で表した。
Ａ，２２Ｂ及び上部電極２４Ａ，２４Ｂを酸化ルテニウ
ム（ＲｕＯ2）から構成した。また、強誘電体薄膜とし
て、式（２）で表されるＢｉ系層状構造ペロブスカイト
型の強誘電体材料を用いた。また、下部電極２２Ａと第
１の層間絶縁層２０との間、並びに、下部電極２２Ｂと
第２の層間絶縁層２５との間には、ＴｉＮ層（上層）／
Ｔｉ層（下層）から成るバリアメタル層２１Ａ，２１Ｂ
が形成されている。図では、これらのバリアメタル層２
１Ａ，２１Ｂを１層で表した。
【００３０】第１の層間絶縁層２０の下方の半導体基板
１０に形成された第１及び第２のＭＯＳ型トランジスタ
素子は、選択トランジスタに相当する。これらのＭＯＳ
型トランジスタは、半導体基板１０に形成された素子分
離領域１１の間に形成されており、半導体基板１０の表
面に形成されたゲート酸化膜１２、ゲート部１３Ａ，１
３Ｂ、ソース・ドレイン領域から構成されている。第１
のＭＯＳ型トランジスタを構成するソース・ドレイン領
域の一方１５Ａは、第１の層間絶縁層２０に設けられた
接続孔（コンタクトホール）１９Ａ及びバリアメタル層
２１Ａを介して、第１のキャパシタ部の下部電極２２Ａ
に接続されている。一方、第２のＭＯＳ型トランジスタ
を構成するソース・ドレイン領域の一方１５Ｂは、第１
の層間絶縁層２０及び第２の層間絶縁層２５に設けられ
た接続孔（コンタクトホール）１９Ｂ及びバリアメタル
層２１Ｂを介して、第２のキャパシタ部の下部電極２２
Ｂに接続されている。第１及び第２のＭＯＳ型トランジ
スタを構成するソース・ドレイン領域の他方１５Ｃ（か
かるソース・ドレイン領域の他方は共通である）は、ビ
ット線１７に接続されている。ビット線１７には、例え
ばＶcc（Ｖ）若しくはＶssが印加される。尚、ビット線
１７は、図１の左右方向に、接続孔１９Ａ，１９Ｂと接
触することなく延びているが、この状態のビット線の図
示は省略した。ゲート部１３Ａ，１３Ｂはワード線を兼
ねている。プレート線２７Ａ，２７Ｂに、例えば（Ｖcc
−Ｖss）／２（Ｖ）の一定の電圧を印加し、且つ、ビッ
ト線１７にＶcc（Ｖ）あるいはＶss（Ｖ）を印加するこ
とによって、強誘電体薄膜から成るキャパシタ絶縁膜２
３Ａ，２３Ｂに「０」又は「１」の情報を書き込むこと
ができる。
１０に形成された第１及び第２のＭＯＳ型トランジスタ
素子は、選択トランジスタに相当する。これらのＭＯＳ
型トランジスタは、半導体基板１０に形成された素子分
離領域１１の間に形成されており、半導体基板１０の表
面に形成されたゲート酸化膜１２、ゲート部１３Ａ，１
３Ｂ、ソース・ドレイン領域から構成されている。第１
のＭＯＳ型トランジスタを構成するソース・ドレイン領
域の一方１５Ａは、第１の層間絶縁層２０に設けられた
接続孔（コンタクトホール）１９Ａ及びバリアメタル層
２１Ａを介して、第１のキャパシタ部の下部電極２２Ａ
に接続されている。一方、第２のＭＯＳ型トランジスタ
を構成するソース・ドレイン領域の一方１５Ｂは、第１
の層間絶縁層２０及び第２の層間絶縁層２５に設けられ
た接続孔（コンタクトホール）１９Ｂ及びバリアメタル
層２１Ｂを介して、第２のキャパシタ部の下部電極２２
Ｂに接続されている。第１及び第２のＭＯＳ型トランジ
スタを構成するソース・ドレイン領域の他方１５Ｃ（か
かるソース・ドレイン領域の他方は共通である）は、ビ
ット線１７に接続されている。ビット線１７には、例え
ばＶcc（Ｖ）若しくはＶssが印加される。尚、ビット線
１７は、図１の左右方向に、接続孔１９Ａ，１９Ｂと接
触することなく延びているが、この状態のビット線の図
示は省略した。ゲート部１３Ａ，１３Ｂはワード線を兼
ねている。プレート線２７Ａ，２７Ｂに、例えば（Ｖcc
−Ｖss）／２（Ｖ）の一定の電圧を印加し、且つ、ビッ
ト線１７にＶcc（Ｖ）あるいはＶss（Ｖ）を印加するこ
とによって、強誘電体薄膜から成るキャパシタ絶縁膜２
３Ａ，２３Ｂに「０」又は「１」の情報を書き込むこと
ができる。
【００３１】以下、図２〜図５の半導体基板等の模式的
な一部断面図を参照して、本発明の半導体メモリの作製
方法を説明する。
な一部断面図を参照して、本発明の半導体メモリの作製
方法を説明する。
【００３２】［工程−１００］先ず、選択トランジスタ
である第１及び第２のＭＯＳ型トランジスタを半導体基
板１０に形成する。そのために、例えばＬＯＣＯＳ構造
を有する素子分離領域１１を公知の方法に基づき形成す
る。尚、素子分離領域は、トレンチ構造を有していても
よい。その後、半導体基板１０の表面を例えばパイロジ
ェニック法により酸化し、ゲート酸化膜１２を形成す
る。次いで、不純物がドーピングされた多結晶シリコン
層をＣＶＤ法にて全面に成膜し、更にオフセット酸化膜
であるＳｉＯ2層を成膜した後、ＳｉＯ2層及び多結晶シ
リコン層をパターニングし、ゲート部１３Ａ，１３Ｂを
形成する。このゲート部１３Ａ，１３Ｂはワード線を兼
ねている。次に、半導体基板１０にイオン注入を行い、
ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳ
ｉＯ2層を成膜した後、このＳｉＯ2層をエッチバックす
ることによって、ゲート部１３の側面にゲートサイドウ
オール１４を形成する。次いで、半導体基板１０にイオ
ン注入を施した後、イオン注入された不純物の活性化ア
ニール処理を行うことによって、ソース・ドレイン領域
１５Ａ，１５Ｂ，１５Ｃを形成する。その後、ＳｉＯ2
から成る下層絶縁層をＣＶＤ法にて形成した後、ソース
・ドレイン領域の他方１５Ｃの上方の下層絶縁層に開口
部１６をＲＩＥ法にて形成する。そして、かかる開口部
１６内を含む下層絶縁層上に不純物がドーピングされた
多結晶シリコン層をＣＶＤ法にて成膜する。次に、下層
絶縁層上の多結晶シリコン層をパターニングすることに
よって、ビット線１７を形成する。その後、ＢＰＳＧか
ら成る上層絶縁層を以下に例示するＣＶＤ法にて全面に
形成する。尚、ＢＰＳＧから成る上層絶縁層の成膜後、
窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層
絶縁層をリフローさせることが好ましい。更には、必要
に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて
上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶
縁層を平坦化することが望ましい。尚、下層絶縁層と上
層絶縁層を纏めて、以下、単に第１の層間絶縁層２０と
呼ぶ。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
である第１及び第２のＭＯＳ型トランジスタを半導体基
板１０に形成する。そのために、例えばＬＯＣＯＳ構造
を有する素子分離領域１１を公知の方法に基づき形成す
る。尚、素子分離領域は、トレンチ構造を有していても
よい。その後、半導体基板１０の表面を例えばパイロジ
ェニック法により酸化し、ゲート酸化膜１２を形成す
る。次いで、不純物がドーピングされた多結晶シリコン
層をＣＶＤ法にて全面に成膜し、更にオフセット酸化膜
であるＳｉＯ2層を成膜した後、ＳｉＯ2層及び多結晶シ
リコン層をパターニングし、ゲート部１３Ａ，１３Ｂを
形成する。このゲート部１３Ａ，１３Ｂはワード線を兼
ねている。次に、半導体基板１０にイオン注入を行い、
ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳ
ｉＯ2層を成膜した後、このＳｉＯ2層をエッチバックす
ることによって、ゲート部１３の側面にゲートサイドウ
オール１４を形成する。次いで、半導体基板１０にイオ
ン注入を施した後、イオン注入された不純物の活性化ア
ニール処理を行うことによって、ソース・ドレイン領域
１５Ａ，１５Ｂ，１５Ｃを形成する。その後、ＳｉＯ2
から成る下層絶縁層をＣＶＤ法にて形成した後、ソース
・ドレイン領域の他方１５Ｃの上方の下層絶縁層に開口
部１６をＲＩＥ法にて形成する。そして、かかる開口部
１６内を含む下層絶縁層上に不純物がドーピングされた
多結晶シリコン層をＣＶＤ法にて成膜する。次に、下層
絶縁層上の多結晶シリコン層をパターニングすることに
よって、ビット線１７を形成する。その後、ＢＰＳＧか
ら成る上層絶縁層を以下に例示するＣＶＤ法にて全面に
形成する。尚、ＢＰＳＧから成る上層絶縁層の成膜後、
窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層
絶縁層をリフローさせることが好ましい。更には、必要
に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて
上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶
縁層を平坦化することが望ましい。尚、下層絶縁層と上
層絶縁層を纏めて、以下、単に第１の層間絶縁層２０と
呼ぶ。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００３３】［工程−１１０］次に、第１のＭＯＳ型ト
ランジスタを構成する一方のソース・ドレイン領域１５
Ａの上方の第１の層間絶縁層２０に開口部１８ＡをＲＩ
Ｅ法にて形成した後、かかる開口部１８Ａ内を、不純物
がドーピングされた多結晶シリコンで埋め込み、接続孔
（コンタクトプラグ）１９Ａを完成させる。具体的に
は、ＣＶＤ法にて開口部１８Ａ内を含む第１の層間絶縁
層２０上に不純物がドーピングされた多結晶シリコン層
を成膜した後、かかる多結晶シリコン層をエッチバック
することによって、開口部１８Ａを多結晶シリコンで埋
め込む。こうして、図２に模式的な一部断面図を示す構
造を得ることができる。尚、図においては、下層絶縁層
と上層絶縁層を纏めて、第１の層間絶縁層２０で表し
た。また、ビット線１７は下層絶縁層上を、図の左右方
向に接続孔１９Ａと接触しないように延びているが、か
かるビット線の図示は省略した。
ランジスタを構成する一方のソース・ドレイン領域１５
Ａの上方の第１の層間絶縁層２０に開口部１８ＡをＲＩ
Ｅ法にて形成した後、かかる開口部１８Ａ内を、不純物
がドーピングされた多結晶シリコンで埋め込み、接続孔
（コンタクトプラグ）１９Ａを完成させる。具体的に
は、ＣＶＤ法にて開口部１８Ａ内を含む第１の層間絶縁
層２０上に不純物がドーピングされた多結晶シリコン層
を成膜した後、かかる多結晶シリコン層をエッチバック
することによって、開口部１８Ａを多結晶シリコンで埋
め込む。こうして、図２に模式的な一部断面図を示す構
造を得ることができる。尚、図においては、下層絶縁層
と上層絶縁層を纏めて、第１の層間絶縁層２０で表し
た。また、ビット線１７は下層絶縁層上を、図の左右方
向に接続孔１９Ａと接触しないように延びているが、か
かるビット線の図示は省略した。
【００３４】［工程−１２０Ａ］次に、第１の層間絶縁
層２０上に第１のキャパシタ部を設ける。そのために、
先ず、以下の表１に示した条件にてＴｉＮ層／Ｔｉ層か
ら成るバリアメタル層２１Ａを成膜する。Ｔｉ層が下層
であり、ＴｉＮ層が上層である。次いで、ターゲットと
してＲｕ（ルテニウム）を用い、プロセスガスとしてＯ
2／Ａｒを用いたＤＣスパッタ法にて、バリアメタル層
２１Ａ上にＲｕＯ2から成る下部電極層を成膜する。
層２０上に第１のキャパシタ部を設ける。そのために、
先ず、以下の表１に示した条件にてＴｉＮ層／Ｔｉ層か
ら成るバリアメタル層２１Ａを成膜する。Ｔｉ層が下層
であり、ＴｉＮ層が上層である。次いで、ターゲットと
してＲｕ（ルテニウム）を用い、プロセスガスとしてＯ
2／Ａｒを用いたＤＣスパッタ法にて、バリアメタル層
２１Ａ上にＲｕＯ2から成る下部電極層を成膜する。
【００３５】
【表１】Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し
【００３６】［工程−１２０Ｂ］その後、ＭＯＣＶＤ法
によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体
材料から成る強誘電体薄膜を全面に成膜する。例えば、
式（２）のＢｉXＳｒYＴａ2Ｏdで表される強誘電体薄膜
の成膜条件を以下の表２に例示する。
によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体
材料から成る強誘電体薄膜を全面に成膜する。例えば、
式（２）のＢｉXＳｒYＴａ2Ｏdで表される強誘電体薄膜
の成膜条件を以下の表２に例示する。
【００３７】
【表２】
【００３８】あるいは又、式（２）のＢｉXＳｒYＴａ2
Ｏdで表される強誘電体薄膜をパルスレーザアブレーシ
ョン法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全
面に形成することもできる。この場合の成膜条件を以下
に例示する。尚、式（２）のＢｉXＳｒYＴａ2Ｏdで表さ
れる強誘電体薄膜の成膜後、８００゜Ｃ×１時間、酸素
雰囲気中でポストベーキングを行うことが好ましい。
Ｏdで表される強誘電体薄膜をパルスレーザアブレーシ
ョン法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全
面に形成することもできる。この場合の成膜条件を以下
に例示する。尚、式（２）のＢｉXＳｒYＴａ2Ｏdで表さ
れる強誘電体薄膜の成膜後、８００゜Ｃ×１時間、酸素
雰囲気中でポストベーキングを行うことが好ましい。
【００３９】
【表３】パルスレーザアブレーション法による成膜 ターゲット：ＢｉXＳｒYＴａ2Ｏd 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
【００４０】
【表４】ゾル−ゲル法による成膜 原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3 ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］ Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）2 ［ビスマス・２エチルヘキサン酸，Ｓｒ（ＯＯｃ）2］ Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：４００〜８００゜Ｃ×１時間（必要に応じてＲＴ
Ａ処理を加える）
Ａ処理を加える）
【００４１】
【表５】ＲＦスパッタ法による成膜 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2 雰囲気圧力：０．２〜１．３Ｐａ 成膜温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００４２】［工程−１２０Ｃ］次いで、強誘電体薄膜
上に、［工程−１２０Ａ］と同様に、ＲｕＯ2から成る
上部電極層を成膜した後、上部電極層、強誘電体薄膜、
下部電極層及びバリアメタル層２１Ａを、例えばＲＩＥ
法にてパターニングする。これによって、ＲｕＯ2から
成る下部電極２２Ａ、この下部電極２２Ａ上に形成され
た強誘電体薄膜から成るキャパシタ絶縁膜２３Ａ、及び
ＲｕＯ2から成る上部電極２４Ａから構成された平板状
の第１のキャパシタ部を第１の層間絶縁層２０上に形成
することができる。こうして、図３に模式的な一部断面
図を示す構造を得ることができる。尚、成膜したままの
表面状態の下部電極上に強誘電体薄膜を成膜することが
できる結果、強誘電体薄膜のＰ−Ｅヒステリシスループ
特性の劣化を防止することができる。
上に、［工程−１２０Ａ］と同様に、ＲｕＯ2から成る
上部電極層を成膜した後、上部電極層、強誘電体薄膜、
下部電極層及びバリアメタル層２１Ａを、例えばＲＩＥ
法にてパターニングする。これによって、ＲｕＯ2から
成る下部電極２２Ａ、この下部電極２２Ａ上に形成され
た強誘電体薄膜から成るキャパシタ絶縁膜２３Ａ、及び
ＲｕＯ2から成る上部電極２４Ａから構成された平板状
の第１のキャパシタ部を第１の層間絶縁層２０上に形成
することができる。こうして、図３に模式的な一部断面
図を示す構造を得ることができる。尚、成膜したままの
表面状態の下部電極上に強誘電体薄膜を成膜することが
できる結果、強誘電体薄膜のＰ−Ｅヒステリシスループ
特性の劣化を防止することができる。
【００４３】［工程−１３０］その後、例えばＢＰＳＧ
から成る第２の層間絶縁層２５をＣＶＤ法にて全面に形
成する。そして、窒素ガス雰囲気中で例えば９００゜Ｃ
×２０分間、第２の層間絶縁層２５をリフローさせるこ
とが好ましい。更には、必要に応じて、例えば化学的機
械的研磨法（ＣＭＰ法）にて第２の層間絶縁層２５の頂
面を化学的及び機械的に研磨し、第２の層間絶縁層２５
を平坦化することが望ましい。次に、第２のＭＯＳ型ト
ランジスタを構成する一方のソース・ドレイン領域１５
Ｂの上方の第１の層間絶縁層２０及び第２の層間絶縁層
２５に開口部１８ＢをＲＩＥ法にて形成した後、かかる
開口部１８Ｂ内を、［工程−１１０］と同様に、不純物
がドーピングされた多結晶シリコンで埋め込み、接続孔
（コンタクトプラグ）１９Ｂを完成させる。こうして、
図４に模式的な一部断面図を示す構造を得ることができ
る。
から成る第２の層間絶縁層２５をＣＶＤ法にて全面に形
成する。そして、窒素ガス雰囲気中で例えば９００゜Ｃ
×２０分間、第２の層間絶縁層２５をリフローさせるこ
とが好ましい。更には、必要に応じて、例えば化学的機
械的研磨法（ＣＭＰ法）にて第２の層間絶縁層２５の頂
面を化学的及び機械的に研磨し、第２の層間絶縁層２５
を平坦化することが望ましい。次に、第２のＭＯＳ型ト
ランジスタを構成する一方のソース・ドレイン領域１５
Ｂの上方の第１の層間絶縁層２０及び第２の層間絶縁層
２５に開口部１８ＢをＲＩＥ法にて形成した後、かかる
開口部１８Ｂ内を、［工程−１１０］と同様に、不純物
がドーピングされた多結晶シリコンで埋め込み、接続孔
（コンタクトプラグ）１９Ｂを完成させる。こうして、
図４に模式的な一部断面図を示す構造を得ることができ
る。
【００４４】［工程−１４０］次に、第２の層間絶縁層
２５上に第２のキャパシタ部を形成する。かかる工程
は、［工程−１２０Ａ］〜［工程−１２０Ｃ］と同様と
することができるので、詳細な説明は省略する。尚、第
１のキャパシタ部の周辺部の一部と第２のキャパシタ部
の周辺部の一部とが、垂直方向に層間絶縁層（第２の層
間絶縁層２５）を介して重なり合うように、第１のキャ
パシタ部及び第２のキャパシタ部を形成する。こうし
て、図５に模式的な一部断面図を示す構造を得ることが
できる。
２５上に第２のキャパシタ部を形成する。かかる工程
は、［工程−１２０Ａ］〜［工程−１２０Ｃ］と同様と
することができるので、詳細な説明は省略する。尚、第
１のキャパシタ部の周辺部の一部と第２のキャパシタ部
の周辺部の一部とが、垂直方向に層間絶縁層（第２の層
間絶縁層２５）を介して重なり合うように、第１のキャ
パシタ部及び第２のキャパシタ部を形成する。こうし
て、図５に模式的な一部断面図を示す構造を得ることが
できる。
【００４５】［工程−１５０］その後、全面に第３の層
間絶縁膜２６を堆積させ、上部電極２４Ａ，２４Ｂの上
方のかかる第３の層間絶縁層２６に開口部をＲＩＥ法に
て形成する。そして、開口部内を含む第３の層間絶縁層
２６上に、例えばアルミニウム系合金から成る金属配線
材料層をスパッタ法にて形成し、金属配線材料層をパタ
ーニングすることによってプレート線２７Ａ，２７Ｂを
形成する。こうして、図１に模式的な一部断面図を示し
た構造を得ることができる。
間絶縁膜２６を堆積させ、上部電極２４Ａ，２４Ｂの上
方のかかる第３の層間絶縁層２６に開口部をＲＩＥ法に
て形成する。そして、開口部内を含む第３の層間絶縁層
２６上に、例えばアルミニウム系合金から成る金属配線
材料層をスパッタ法にて形成し、金属配線材料層をパタ
ーニングすることによってプレート線２７Ａ，２７Ｂを
形成する。こうして、図１に模式的な一部断面図を示し
た構造を得ることができる。
【００４６】尚、全面に第３の層間絶縁層２６を堆積さ
せた後、第２のキャパシタ部を構成する上部電極２４Ｂ
の頂部が露出するように第３の層間絶縁層２６をエッチ
バックし、次いで、露出した上部電極２４Ｂの頂部を含
む第３の層間絶縁層２６上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによってプレート
線２７Ａ，２７Ｂを形成することもできる。
せた後、第２のキャパシタ部を構成する上部電極２４Ｂ
の頂部が露出するように第３の層間絶縁層２６をエッチ
バックし、次いで、露出した上部電極２４Ｂの頂部を含
む第３の層間絶縁層２６上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによってプレート
線２７Ａ，２７Ｂを形成することもできる。
【００４７】こうして得られた半導体メモリの接続孔と
キャパシタ絶縁膜の配置関係を図６に示す。従来のプレ
ーナ−スタック型キャパシタ構造を有する半導体メモリ
においては、例えば１つの半導体メモリセルの大きさが
４．８Ｆ×２．４Ｆ（＝１２Ｆ2）の場合、キャパシタ
絶縁膜の大きさは３．８Ｆ×１．４Ｆ（＝５．３Ｆ2）
である。一方、本発明のプレーナ−スタック型キャパシ
タ構造を有する半導体メモリにおいては、例えば１つの
半導体メモリセルの大きさが４．８Ｆ×２．４Ｆ（＝１
２Ｆ2）の場合であっても、キャパシタ絶縁膜の大きさ
は７．２Ｆ×１．４Ｆ（＝１０．１Ｆ2）となり、従来
と比較して、キャパシタ絶縁膜の大きさを約２倍とする
ことができる。即ち、同一チップ面積でキャパシタ絶縁
膜の大きさを約２倍とすることができる。尚、図６に示
すように、キャパシタ絶縁膜と接続孔との間の耐圧及び
フォトリソグラフィ工程における合わせずれを考慮し
て、接続孔とキャパシタ絶縁膜の縁部との間の距離を
０．７Ｆとした。それ故、キャパシタ絶縁膜の一辺の長
さは、（４．８Ｆ−０．５Ｆ−０．７Ｆ）×２＝７．２
Ｆとなる。
キャパシタ絶縁膜の配置関係を図６に示す。従来のプレ
ーナ−スタック型キャパシタ構造を有する半導体メモリ
においては、例えば１つの半導体メモリセルの大きさが
４．８Ｆ×２．４Ｆ（＝１２Ｆ2）の場合、キャパシタ
絶縁膜の大きさは３．８Ｆ×１．４Ｆ（＝５．３Ｆ2）
である。一方、本発明のプレーナ−スタック型キャパシ
タ構造を有する半導体メモリにおいては、例えば１つの
半導体メモリセルの大きさが４．８Ｆ×２．４Ｆ（＝１
２Ｆ2）の場合であっても、キャパシタ絶縁膜の大きさ
は７．２Ｆ×１．４Ｆ（＝１０．１Ｆ2）となり、従来
と比較して、キャパシタ絶縁膜の大きさを約２倍とする
ことができる。即ち、同一チップ面積でキャパシタ絶縁
膜の大きさを約２倍とすることができる。尚、図６に示
すように、キャパシタ絶縁膜と接続孔との間の耐圧及び
フォトリソグラフィ工程における合わせずれを考慮し
て、接続孔とキャパシタ絶縁膜の縁部との間の距離を
０．７Ｆとした。それ故、キャパシタ絶縁膜の一辺の長
さは、（４．８Ｆ−０．５Ｆ−０．７Ｆ）×２＝７．２
Ｆとなる。
【００４８】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれに限定されるものではな
い。ゲート部１３Ａ，１３Ｂやビット線１７は、ポリシ
リコン層から構成する代わりに、ポリサイドや金属シリ
サイドから構成することもできる。各層間絶縁層とし
て、ＢＰＳＧやＳｉＯ2の代わりに、ＰＳＧ、ＢＳＧ、
ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮある
いはＳｉＮ等の公知の絶縁材料、あるいはこれらの絶縁
材料を積層したものを挙げることができる。ビット線１
７の形成手順は任意であり、例えばプレート線２７Ａ，
２７Ｂを形成した後にビット線を形成することも可能で
ある。
き説明したが、本発明はこれに限定されるものではな
い。ゲート部１３Ａ，１３Ｂやビット線１７は、ポリシ
リコン層から構成する代わりに、ポリサイドや金属シリ
サイドから構成することもできる。各層間絶縁層とし
て、ＢＰＳＧやＳｉＯ2の代わりに、ＰＳＧ、ＢＳＧ、
ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮある
いはＳｉＮ等の公知の絶縁材料、あるいはこれらの絶縁
材料を積層したものを挙げることができる。ビット線１
７の形成手順は任意であり、例えばプレート線２７Ａ，
２７Ｂを形成した後にビット線を形成することも可能で
ある。
【００４９】強誘電体薄膜を、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表６に例示する。
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表６に例示する。
【００５０】
【表６】 ターゲット ：ＰＺＴあるいはＰＺＬＴ プロセスガス ：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ
【００５１】あるいは又、ＰＺＴやＰＬＺＴをパルスレ
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下の表７に例示する。
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下の表７に例示する。
【００５２】
【表７】 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００５３】下部電極層や上部電極層を白金から構成す
ることもできる。ＲＦマグネトロンスパッタ法によるＰ
ｔ膜の成膜条件を以下の表８に例示する。
ることもできる。ＲＦマグネトロンスパッタ法によるＰ
ｔ膜の成膜条件を以下の表８に例示する。
【００５４】
【表８】 アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 プロセスガス：Ａｒ／Ｏ2＝９０／１０sccm 圧力 ：０．７Ｐａ 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｎｍ／分
【００５５】あるいは又、下部電極層や上部電極層を、
例えばＬＳＣＯから構成することもできる。この場合の
パルスレーザアブレーション法による成膜条件を以下の
表９に例示する。
例えばＬＳＣＯから構成することもできる。この場合の
パルスレーザアブレーション法による成膜条件を以下の
表９に例示する。
【００５６】
【表９】 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００５７】接続孔（コンタクトプラグ）１９Ａ，１９
Ｂは、第１の層間絶縁層２０に形成された開口部１８Ａ
内、あるいは又、第１の層間絶縁層２０及び第２の層間
絶縁層に形成された開口部１８Ｂ内に、例えば、Ｗ、Ｔ
ｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、
ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金
属配線材料を埋め込むことによって形成することもでき
る。接続孔１９Ａ，１９Ｂの頂面は層間絶縁層２０，２
５の表面と略同じ平面に存在していてもよいし、接続孔
１９Ａ，１９Ｂの頂部が層間絶縁層２０，２５の表面に
延在していてもよい。タングステンにて開口部１８Ａ，
１８Ｂを埋め込むためには、具体的には、開口部１８
Ａ，１８Ｂ内を含む全面にタングステン層を成膜し、そ
の後、層間絶縁層２０，２５上のタングステン層をエッ
チバックする。タングステン層成膜のＣＶＤ条件及びエ
ッチング条件を以下の表１０及び表１１に例示する。
尚、タングステン層を成膜する前に、Ｔｉ層及びＴｉＮ
層を順に例えばマグネトロンスパッタ法にて開口部１８
Ａ，１８Ｂ内を含む層間絶縁層２０，２５の上に成膜す
る。Ｔｉ層及びＴｉＮ層を形成する理由は、オーミック
な低コンタクト抵抗を得ること、ブランケットタングス
テンＣＶＤ法における半導体基板１０の損傷発生の防
止、タングステンの密着性向上のためである。Ｔｉ層及
びＴｉＮ層は、例えば表１に示した条件で成膜すればよ
い。
Ｂは、第１の層間絶縁層２０に形成された開口部１８Ａ
内、あるいは又、第１の層間絶縁層２０及び第２の層間
絶縁層に形成された開口部１８Ｂ内に、例えば、Ｗ、Ｔ
ｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、
ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金
属配線材料を埋め込むことによって形成することもでき
る。接続孔１９Ａ，１９Ｂの頂面は層間絶縁層２０，２
５の表面と略同じ平面に存在していてもよいし、接続孔
１９Ａ，１９Ｂの頂部が層間絶縁層２０，２５の表面に
延在していてもよい。タングステンにて開口部１８Ａ，
１８Ｂを埋め込むためには、具体的には、開口部１８
Ａ，１８Ｂ内を含む全面にタングステン層を成膜し、そ
の後、層間絶縁層２０，２５上のタングステン層をエッ
チバックする。タングステン層成膜のＣＶＤ条件及びエ
ッチング条件を以下の表１０及び表１１に例示する。
尚、タングステン層を成膜する前に、Ｔｉ層及びＴｉＮ
層を順に例えばマグネトロンスパッタ法にて開口部１８
Ａ，１８Ｂ内を含む層間絶縁層２０，２５の上に成膜す
る。Ｔｉ層及びＴｉＮ層を形成する理由は、オーミック
な低コンタクト抵抗を得ること、ブランケットタングス
テンＣＶＤ法における半導体基板１０の損傷発生の防
止、タングステンの密着性向上のためである。Ｔｉ層及
びＴｉＮ層は、例えば表１に示した条件で成膜すればよ
い。
【００５８】
【表１０】 タングステン層のＣＶＤ成膜条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ
【００５９】
【表１１】 タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００６０】本発明の半導体メモリ及びその作製方法
を、強誘電体薄膜を用いた不揮発性メモリ（所謂ＦＥＲ
ＡＭ）のみならず、ＤＲＡＭに適用することもできる。
この場合には、強誘電体薄膜の分極を、分極反転の起き
ない付加電圧の範囲で利用する。即ち、外部電界による
最大（飽和）分極Ｐmaxと外部電界が０の場合の残留分
極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧に対して一定
の関係（ほぼ比例関係）を有する特性を利用する。強誘
電体薄膜の分極状態は、常に飽和分極（Ｐmax）と残留
分極（Ｐr）の間にあり、反転しない。データはリフレ
ッシュによって保持される。
を、強誘電体薄膜を用いた不揮発性メモリ（所謂ＦＥＲ
ＡＭ）のみならず、ＤＲＡＭに適用することもできる。
この場合には、強誘電体薄膜の分極を、分極反転の起き
ない付加電圧の範囲で利用する。即ち、外部電界による
最大（飽和）分極Ｐmaxと外部電界が０の場合の残留分
極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧に対して一定
の関係（ほぼ比例関係）を有する特性を利用する。強誘
電体薄膜の分極状態は、常に飽和分極（Ｐmax）と残留
分極（Ｐr）の間にあり、反転しない。データはリフレ
ッシュによって保持される。
【００６１】
【発明の効果】本発明においては、下部電極層上に形成
された強誘電体薄膜の面積を増加させることができる結
果、キャパシタ構造の蓄積電荷量の増加を図ることが可
能となる。それ故、現在の強誘電体薄膜の有する性能に
おいても、十分なる残留分極電荷の確保が可能となる。
また、強誘電体薄膜に対して電界集中が生じ難いため
に、キャパシタ部は均一な特性を発現することが可能と
なる。しかも、強誘電体薄膜は、成膜されたままの下部
電極層上に形成されている。かかる下部電極層の表面に
は損傷や荒れが生じることがなく、下部電極層の表面モ
ホロジーが優れている。従って、強誘電体薄膜の特性に
低下が生じることを防止することができ、高い信頼性を
有する半導体メモリのキャパシタ部を作製することがで
きる。
された強誘電体薄膜の面積を増加させることができる結
果、キャパシタ構造の蓄積電荷量の増加を図ることが可
能となる。それ故、現在の強誘電体薄膜の有する性能に
おいても、十分なる残留分極電荷の確保が可能となる。
また、強誘電体薄膜に対して電界集中が生じ難いため
に、キャパシタ部は均一な特性を発現することが可能と
なる。しかも、強誘電体薄膜は、成膜されたままの下部
電極層上に形成されている。かかる下部電極層の表面に
は損傷や荒れが生じることがなく、下部電極層の表面モ
ホロジーが優れている。従って、強誘電体薄膜の特性に
低下が生じることを防止することができ、高い信頼性を
有する半導体メモリのキャパシタ部を作製することがで
きる。
【図１】発明の実施の形態１の半導体メモリの模式的な
一部断面図である。
一部断面図である。
【図２】発明の実施の形態１の半導体メモリの作製方法
を説明するための半導体基板等の模式的な一部断面図で
ある。
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図３】図２に引き続き、発明の実施の形態１の半導体
メモリの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
メモリの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１の半導体
メモリの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
メモリの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図５】図４に引き続き、発明の実施の形態１の半導体
メモリの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
メモリの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図６】発明の実施の形態１の半導体メモリの模式的な
配置図である。
配置図である。
【図７】発明の実施の形態１の半導体メモリの等価回路
図である。
図である。
【図８】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
る。
【図９】従来のプレーナ−スタック型キャパシタ構造を
有する半導体メモリの模式的な配置図及び模式的な一部
断面図である。
有する半導体メモリの模式的な配置図及び模式的な一部
断面図である。
【図１０】従来のＤＲＡＭの模式的な一部断面図であ
る。
る。
【図１１】従来のペデステル型キャパシタ構造を有する
半導体メモリの模式的な配置図である。
半導体メモリの模式的な配置図である。
【図１２】従来のペデステル型キャパシタ構造を有する
半導体メモリの模式的な一部断面図である。
半導体メモリの模式的な一部断面図である。
１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３Ａ，１３Ｂ・・・ゲート部、
１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ，１
５Ｃ・・・ソース・ドレイン領域、１６，１８・・・開
口部、１７・・・ビット線、１９Ａ，１９Ｂ・・・接続
孔、２０・・・第１の層間絶縁層、２１Ａ，２１Ｂ・・
・バリアメタル層、２２Ａ，２２Ｂ・・・下部電極、２
３Ａ，２３Ｂ・・・キャパシタ絶縁膜、２４Ａ，２４Ｂ
・・・上部電極、２５・・・第２の層間絶縁層、２６・
・・第３の層間絶縁層、２７Ａ，２７Ｂ・・・プレート
線
・・・ゲート酸化膜、１３Ａ，１３Ｂ・・・ゲート部、
１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ，１
５Ｃ・・・ソース・ドレイン領域、１６，１８・・・開
口部、１７・・・ビット線、１９Ａ，１９Ｂ・・・接続
孔、２０・・・第１の層間絶縁層、２１Ａ，２１Ｂ・・
・バリアメタル層、２２Ａ，２２Ｂ・・・下部電極、２
３Ａ，２３Ｂ・・・キャパシタ絶縁膜、２４Ａ，２４Ｂ
・・・上部電極、２５・・・第２の層間絶縁層、２６・
・・第３の層間絶縁層、２７Ａ，２７Ｂ・・・プレート
線
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (4)
- 【請求項１】第１の半導体メモリセルと第２の半導体メ
モリセルとから構成された半導体メモリであって、 第１の半導体メモリセルは、 （イ）第１のＭＯＳ型トランジスタ素子と、 （ロ）層間絶縁層上に設けられ、該第１のＭＯＳ型トラ
ンジスタ素子のソース・ドレイン領域の一方と接続され
た下部電極、強誘電体薄膜から成るキャパシタ絶縁膜、
及び上部電極から成る平板状の第１のキャパシタ部、か
ら成り、 第２の半導体メモリセルは、 （ハ）第１のＭＯＳ型トランジスタ素子と隣接して設け
られた第２のＭＯＳ型トランジスタ素子と、 （ニ）層間絶縁層上に設けられ、該第２のＭＯＳ型トラ
ンジスタ素子のソース・ドレイン領域の一方と接続され
た下部電極、強誘電体薄膜から成るキャパシタ絶縁膜、
及び上部電極から成る平板状の第２のキャパシタ部、か
ら成り、 第１のキャパシタ部の周辺部の一部と第２のキャパシタ
部の周辺部の一部とは、垂直方向に層間絶縁層を介して
重なり合っていることを特徴とする半導体メモリ。 - 【請求項２】複数の第１の半導体メモリセルと、複数の
第２の半導体メモリセルから構成され、 第１のＭＯＳ型トランジスタ素子のゲート部は、隣接す
る第１のＭＯＳ型トランジスタ素子のゲート部と共通で
あり、 第２のＭＯＳ型トランジスタ素子のゲート部は、隣接す
る第２のＭＯＳ型トランジスタ素子のゲート部と共通で
あり、 複数の第１の半導体メモリセルの上部電極に共通に接続
された第１のプレート線、及び、複数の第２の半導体メ
モリセルの上部電極に共通に接続された第２のプレート
線を更に備えていることを特徴とする請求項１に記載の
半導体メモリ。 - 【請求項３】（Ａ）第１のＭＯＳ型トランジスタ素子、
及び該第１のＭＯＳ型トランジスタ素子に隣接した第２
のＭＯＳ型トランジスタ素子を形成する工程と、 （Ｂ）層間絶縁層上に設けられ、該第１のＭＯＳ型トラ
ンジスタ素子のソース・ドレイン領域の一方と接続され
た下部電極、強誘電体薄膜から成るキャパシタ絶縁膜、
及び上部電極から成る平板状の第１のキャパシタ部を形
成する工程と、 （Ｃ）層間絶縁層上に設けられ、該第２のＭＯＳ型トラ
ンジスタ素子のソース・ドレイン領域の一方と接続され
た下部電極、強誘電体薄膜から成るキャパシタ絶縁膜、
及び上部電極から成る平板状の第２のキャパシタ部を形
成する工程、から成り、 第１のキャパシタ部の周辺部の一部と第２のキャパシタ
部の周辺部の一部とは、垂直方向に層間絶縁層を介して
重なり合っていることを特徴とする半導体メモリの作製
方法。 - 【請求項４】複数の第１の半導体メモリセルと、複数の
第２の半導体メモリセルから構成され、 第１のＭＯＳ型トランジスタ素子のゲート部は、隣接す
る第１のＭＯＳ型トランジスタ素子のゲート部と共通で
あり、 第２のＭＯＳ型トランジスタ素子のゲート部は、隣接す
る第２のＭＯＳ型トランジスタ素子のゲート部と共通で
あり、 複数の第１の半導体メモリセルの上部電極に共通に接続
された第１のプレート線、及び、複数の第２の半導体メ
モリセルの上部電極に共通に接続された第２のプレート
線を形成する工程を更に含むことを特徴とする請求項３
に記載の半導体メモリの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205799A JPH10256508A (ja) | 1997-01-09 | 1997-07-31 | 半導体メモリ及びその作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-2172 | 1997-01-09 | ||
| JP217297 | 1997-01-09 | ||
| JP9205799A JPH10256508A (ja) | 1997-01-09 | 1997-07-31 | 半導体メモリ及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256508A true JPH10256508A (ja) | 1998-09-25 |
Family
ID=26335507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9205799A Pending JPH10256508A (ja) | 1997-01-09 | 1997-07-31 | 半導体メモリ及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256508A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001504282A (ja) * | 1997-06-09 | 2001-03-27 | テルコーディア テクノロジーズ インコーポレイテッド | 結晶ペロブスカイト強誘電体セルのアニールおよび改良された障壁特性を示すセル |
| JP2001284548A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2002076306A (ja) * | 2000-08-31 | 2002-03-15 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100334575B1 (ko) * | 1999-07-05 | 2002-05-03 | 윤종용 | 반도체 메모리 제조 방법 |
| US6521937B1 (en) | 1999-09-02 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Memory cell device including overlapping capacitors |
| KR100395765B1 (ko) * | 2001-02-02 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| KR100476893B1 (ko) * | 2002-05-10 | 2005-03-17 | 삼성전자주식회사 | 상변환 기억 셀들 및 그 제조방법들 |
| CN1310331C (zh) * | 2003-06-30 | 2007-04-11 | 海力士半导体有限公司 | 铁电随机存取存储器电容器及其制造方法 |
| JP2007201002A (ja) * | 2006-01-24 | 2007-08-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2008091519A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | ＲｅＲＡＭ |
-
1997
- 1997-07-31 JP JP9205799A patent/JPH10256508A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001504282A (ja) * | 1997-06-09 | 2001-03-27 | テルコーディア テクノロジーズ インコーポレイテッド | 結晶ペロブスカイト強誘電体セルのアニールおよび改良された障壁特性を示すセル |
| KR100334575B1 (ko) * | 1999-07-05 | 2002-05-03 | 윤종용 | 반도체 메모리 제조 방법 |
| US6521937B1 (en) | 1999-09-02 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Memory cell device including overlapping capacitors |
| JP2001284548A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2002076306A (ja) * | 2000-08-31 | 2002-03-15 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100395765B1 (ko) * | 2001-02-02 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| KR100476893B1 (ko) * | 2002-05-10 | 2005-03-17 | 삼성전자주식회사 | 상변환 기억 셀들 및 그 제조방법들 |
| US7037762B2 (en) | 2002-05-10 | 2006-05-02 | Samsung Electronics Co., Ltd. | Phase changeable memory devices having multi-level data storage elements and methods of fabricating the same |
| CN1310331C (zh) * | 2003-06-30 | 2007-04-11 | 海力士半导体有限公司 | 铁电随机存取存储器电容器及其制造方法 |
| JP2007201002A (ja) * | 2006-01-24 | 2007-08-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8222683B2 (en) | 2006-01-24 | 2012-07-17 | Fujitsu Semiconductor Limited | Semiconductor device and its manufacturing method |
| US8497539B2 (en) | 2006-01-24 | 2013-07-30 | Fujitsu Semiconductor Limited | Semiconductor device and its manufacturing method |
| JP2008091519A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | ＲｅＲＡＭ |
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