JPH10178156A

JPH10178156A - 半導体メモリセル及びその作製方法、並びにダミーセル及びその作製方法

Info

Publication number: JPH10178156A
Application number: JP9205797A
Authority: JP
Inventors: Akihiko Ochiai; 昭彦落合
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-10-18
Filing date: 1997-07-31
Publication date: 1998-06-30

Abstract

(57)【要約】【課題】半導体メモリセルの縮小化を図り、不揮発性半
導体メモリの高集積化を達成することを可能にする半導
体メモリセルを提供する。【解決手段】半導体メモリセルは、（イ）ＭＯＳ型トラ
ンジスタ素子と、（ロ）ＭＯＳ型トランジスタ素子上に
形成された層間絶縁層２０から突出し、且つ、層間絶縁
層２０に形成された開口部２２を通してＭＯＳ型トラン
ジスタ素子のソース・ドレイン領域１５まで延びる下部
電極２３と、（ハ）層間絶縁層２０から突出した下部電
極２３の部分２３Ａを被覆する強誘電体薄膜から成るキ
ャパシタ絶縁膜２４と、（ニ）キャパシタ絶縁膜２４上
に形成された上部電極２５から成る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた半導体メモリセル及びその作製方法、更に詳しく
は、強誘電体薄膜を用いた不揮発性半導体メモリセル
（所謂ＦＥＲＡＭ）から成る半導体メモリセル及びその
作製方法に関する。本発明は、更に、かかる半導体メモ
リセルに記憶された情報の読み出しのための基準電圧を
ビット線に生成するためのダミーセル及びその作製方法
に関する。

【０００２】

【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性半導体メモリの応用研究が盛んに進
められている。この不揮発性半導体メモリは、強誘電体
薄膜の高速分極反転とその残留分極を利用する、高速書
き換えが可能な不揮発性半導体メモリである。現在研究
されている強誘電体薄膜を備えた不揮発性半導体メモリ
は、強誘電体キャパシタの蓄積電荷量の変化を検出する
方式と、強誘電体の自発分極による半導体の抵抗変化を
検出する方式の２つに分類することができる。本発明に
おける半導体メモリセルは前者に属する。

【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性半導体メモリセルは、基本的に
は、強誘電体キャパシタと選択トランジスタとから構成
されている。強誘電体キャパシタは、例えば、下部電極
と上部電極、及びそれらの間に挟まれた強誘電体薄膜か
ら構成されている。このタイプの不揮発性半導体メモリ
セルにおけるデータの書き込みや読み出しは、図９に示
す強誘電体のＰ−Ｅヒステリシスループを応用して行わ
れる。強誘電体薄膜に外部電界を加えた後、外部電界を
除いたとき、強誘電体薄膜は自発分極を示す。そして、
強誘電体薄膜の残留分極は、プラス方向の外部電界が印
加されたとき＋Ｐ_r、マイナス方向の外部電界が印加さ
れたとき−Ｐ_rとなる。ここで、残留分極が＋Ｐ_rの状態
（図９の「Ｄ」参照）の場合を「０」とし、残留分極が
−Ｐ_rの状態（図９の「Ａ」参照）の場合を「１」とす
る。

【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図９の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷をビット線電位として検出す
る。データの読み出し後、外部電界を０にすると、デー
タが「０」のときでも「１」のときでも、強誘電体薄膜
の分極状態は図９の「Ｄ」の状態となってしまう。それ
故、データが「１」の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ「１」を書き込む。

【０００５】このような不揮発性半導体メモリの一種
（スタック型不揮発性半導体メモリセル）が、文献 "A
Half-Micron Ferroelectric Memory Cell Technology w
ith Stacked Capacitor Structure", S.Onishi, et a
l., IEDM 94-843 から公知である。この文献に開示され
た不揮発性半導体メモリセルの模式的な一部断面図を図
１０に示す。この不揮発性半導体メモリセルは、選択ト
ランジスタであるＭＯＳ型トランジスタ素子と、下部電
極と、下部電極上に形成された強誘電体薄膜と、強誘電
体薄膜上に形成された上部電極と、プレート線から構成
されている。ＭＯＳ型トランジスタ素子の一方のソース
・ドレイン領域は、ビット線に接続されている。下部電
極は、ＭＯＳ型トランジスタ素子上に形成された層間絶
縁層の上に設けられており、ＭＯＳ型トランジスタ素子
の他方のソース・ドレイン領域と接続孔を介して電気的
に接続されている。

【０００６】不揮発性半導体メモリセルのセル面積を縮
小し、高集積化を図るためには、図１１に回路図を示す
ような、１トランジスタ／１キャパシタ構成を有する折
り返しビット線型の不揮発性半導体メモリとすることが
望ましい。ビット線ＢＬ₁に接続されたメモリセル内の
情報を読み出すためには、ビット線ＢＬ₁を０ボルトに
プリチャージし、ワード線ＷＬ₁を立ち上げて、選択ト
ランジスタをオン状態とする。この状態で、プレート線
ＰＬに電圧を印加することによって、メモリセル内に記
憶された情報に対応した電流がビット線ＢＬ₁に流れ、
ビット線ＢＬ₁に電圧が観察される。メモリセル内に記
憶された情報は、ビット線ＢＬ₀に基準電圧を発生さ
せ、ビット線ＢＬ₁の電圧と基準電圧とをセンスアンプ
によって比較、増幅することによって検知することがで
きる。ここで、基準電圧は、ダミーセルのキャパシタ容
量（Ｃ_d）を調整することによって、ビット線ＢＬ₁にて
観察される情報「１」に対応した電圧Ｖ₁と情報「０」
に対応した電圧Ｖ₀との中間の電圧［（Ｖ₁＋Ｖ₀）／
２］となるように設定される。尚、このような技術は、
例えば、文献「強誘電体メモリ技術」, National Techn
ical Report Vol.41, No. 6,Dec. 1995 に開示されてい
る。

【０００７】

【発明が解決しようとする課題】最小加工寸法（線幅）
をＦとしたとき、折り返しビット線型の不揮発性半導体
メモリの理想的なメモリセル寸法は、図１２の（Ａ）に
示すように、４Ｆ×２Ｆであり、下部電極の大きさは、
理想的には３Ｆ×１Ｆである。ところで、下部電極は、
ＭＯＳ型トランジスタ素子の他方のソース・ドレイン領
域と、接続孔を介して電気的に接続されている。そし
て、下部電極と接続孔との接続を確実なものとするため
に、下部電極の形成時、フォトリソグラフィ技術におけ
るマスク合わせずれを考慮して、大きさ１Ｆ×１Ｆの接
続孔の上に形成する下部電極の大きさを３Ｆ×２Ｆとし
ている（図１２の（Ｂ）参照）。従って、メモリセル寸
法は４Ｆ×３Ｆとなる。尚、このように、接続孔に対し
て下部電極の大きさを大きくすることを、下部電極に被
り余裕を持たせるという。しかしながら、半導体メモリ
セルの縮小化を図り、不揮発性半導体メモリの高集積化
を達成する上で、下部電極の大きさを出来るだけ小さく
することが好ましい。

【０００８】図１１に回路図を示した１トランジスタ／
１キャパシタ構成を有する折り返しビット線型の不揮発
性半導体メモリにおいては、ダミーセルのキャパシタ容
量（Ｃ_d）を調整することによって基準電圧を設定して
いる。ダミーセルに要求されるキャパシタ容量は、ビッ
ト線ＢＬ₀の容量にも依存するが、通常、メモリセルの
キャパシタ容量（Ｃ_m）の３〜５倍である。然るに、上
記の文献には、ダミーセルのキャパシタ容量を如何にし
て大きくするか、また、ダミーセルのキャパシタ容量を
如何にして正確に制御するか、具体的な提言はなされて
いない。

【０００９】従って、本発明の第１の目的は、半導体メ
モリセルの縮小化を図り、不揮発性半導体メモリの高集
積化を達成することを可能にする半導体メモリセル及び
その作製方法を提供することにある。また、本発明の第
２の目的は、半導体メモリセルに記憶された情報の読み
出しのための基準電圧をビット線に生成するために、大
きな且つ正確な値のキャパシタ容量を有し、しかも、半
導体メモリセルと同一作製プロセスで作製が可能なダミ
ーセル及びその作製方法を提供することにある。

【００１０】

【課題を解決するための手段】上記の第１の目的を達成
するための本発明の半導体メモリセルは、（イ）ＭＯＳ
型トランジスタ素子と、（ロ）ＭＯＳ型トランジスタ素
子上に形成された層間絶縁層から突出し、且つ、層間絶
縁層に形成された開口部を通してＭＯＳ型トランジスタ
素子のソース・ドレイン領域まで延びる下部電極と、
（ハ）層間絶縁層から突出した下部電極の部分を被覆す
る強誘電体薄膜から成るキャパシタ絶縁膜と、（ニ）キ
ャパシタ絶縁膜上に形成された上部電極、から成ること
を特徴とする。

【００１１】本発明の半導体メモリセルにおいては、下
部電極は、層間絶縁層に形成された開口部に対して自己
整合的に形成されているので、下部電極に被り余裕を持
たせる必要がなく、半導体メモリのセル面積の縮小化、
半導体メモリセルの高集積化を図ることができる。

【００１２】本発明の半導体メモリセルにおいては、キ
ャパシタ絶縁膜のキャパシタ容量を増加させるために、
層間絶縁層から突出した下部電極の部分の水平方向断面
積を、開口部内の下部電極の部分の水平方向断面積より
も大きくする形態とすることができる。

【００１３】上記の第２の目的を達成するための本発明
のダミーセルは、半導体メモリセルにビット線を介して
接続されている。この半導体メモリセルは、（イ）一方
のソース・ドレイン領域がビット線に接続されたＭＯＳ
型トランジスタ素子、及び、（ロ）ＭＯＳ型トランジス
タ素子の他方のソース・ドレイン領域に接続され、強誘
電体薄膜を備えた強誘電体キャパシタ部、から成る１ト
ランジスタ／１キャパシタ構成の半導体メモリセルであ
る。ダミーセルは、半導体メモリセルに記憶された情報
の読み出しのための基準電圧をこのビット線に生成す
る。そして、ダミーセルは、（Ａ）ＭＯＳ型トランジス
タ素子と、（Ｂ）ＭＯＳ型トランジスタ素子上に形成さ
れた層間絶縁層から突出し、且つ、層間絶縁層に形成さ
れた開口部を通してＭＯＳ型トランジスタ素子のソース
・ドレイン領域まで延びる下部電極と、（Ｃ）層間絶縁
層から突出した下部電極の部分を被覆する強誘電体薄膜
から成るキャパシタ絶縁膜と、（Ｄ）キャパシタ絶縁膜
上に形成された上部電極、から成り、強誘電体薄膜によ
って被覆された下部電極の部分の表面積が、所望の基準
電圧が得られるように設定されていることを特徴とす
る。

【００１４】本発明のダミーセルにおいても、下部電極
は、層間絶縁層に形成された開口部に対して自己整合的
に形成されているので、下部電極に被り余裕を持たせる
必要がなく、ダミーセルの面積の縮小化を図ることがで
きるし、下部電極の部分の表面積が所望の基準電圧が得
られるように設定されているので、ダミーセルの有する
キャパシタ容量を大きく且つ正確な値とすることができ
る。尚、１つのダミーセルでダミーセルを構成するキャ
パシタ部のキャパシタ容量を最適化することができない
場合には、複数のダミーセルを並列に接続すればよい。

【００１５】本発明のダミーセルにおいては、層間絶縁
層に形成された開口部の水平方向断面積を規定すること
により、強誘電体薄膜によって被覆された下部電極の部
分の表面積の設定を行うことが好ましい。これによっ
て、容易に且つ正確に強誘電体薄膜によって被覆された
下部電極の部分の表面積を設定することができる。場合
によっては、ダミーセルのキャパシタ部のキャパシタ容
量を増加させるために、層間絶縁層から突出した下部電
極の部分の水平方向断面積を、開口部内の下部電極の部
分の水平方向断面積よりも大きくする形態とすることが
できる。

【００１６】上記の第１の目的を達成するための本発明
の第１の態様に係る半導体メモリセルの作製方法は、
（イ）ＭＯＳ型トランジスタ素子を形成する工程と、
（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
した後、層間絶縁層上にダミー層を形成する工程と、
（ハ）ＭＯＳ型トランジスタ素子のソース・ドレイン領
域の上方のダミー層及び層間絶縁層に開口部を形成する
工程と、（ニ）開口部内を電極材料で埋め込む工程と、
（ホ）ダミー層を除去し、以て、電極材料から成り、Ｍ
ＯＳ型トランジスタ素子上に形成された層間絶縁層から
突出し、且つ、層間絶縁層に形成された開口部を通して
ＭＯＳ型トランジスタ素子のソース・ドレイン領域まで
延びる下部電極を形成する工程と、（ヘ）全面に強誘電
体薄膜を成膜し、次いで、強誘電体薄膜上に電極薄膜を
成膜した後、電極薄膜及び強誘電体薄膜をパターニング
し、以て、層間絶縁層から突出した下部電極の部分を被
覆する強誘電体薄膜から成るキャパシタ絶縁膜、及び電
極薄膜から成る上部電極を形成する工程、から成ること
を特徴とする。

【００１７】あるいは又、上記の第１の目的を達成する
ための本発明の第２の態様に係る半導体メモリセルの作
製方法は、上記の本発明の第１の態様に係る半導体メモ
リセルの作製方法における工程（ヘ）を、以下の２工程
に置き換えて成る。即ち、（ヘ）全面に強誘電体薄膜を
成膜した後、強誘電体薄膜をパターニングする工程、及
び、（ト）全面に電極薄膜を成膜した後、電極薄膜をパ
ターニングし、以て、層間絶縁層から突出した下部電極
の部分を被覆する強誘電体薄膜から成るキャパシタ絶縁
膜、及び電極薄膜から成る上部電極を形成する工程

【００１８】本発明の第１若しくは第２の態様に係る半
導体メモリセルの作製方法においては、電極薄膜と強誘
電体薄膜のパターニングは、１つの下部電極を被覆する
ように電極薄膜と強誘電体薄膜とをパターニングしても
よいし、複数の下部電極を被覆するように電極薄膜と強
誘電体薄膜とをパターニングしてもよい。前者のパター
ニングの場合、上部電極には、例えばＶ_ss（Ｖ）若しく
はＶ_cc（Ｖ）が印加される。一方、後者のパターニング
の場合、上部電極には、例えば（Ｖ_cc−Ｖ_ss）／２
（Ｖ）の一定の電圧が印加される。

【００１９】上記の第２の目的を達成するための本発明
の第１の態様に係るダミーセルの作製方法にて作製され
るダミーセルは、半導体メモリセルにビット線を介して
接続されている。この半導体メモリセルは、（Ａ）一方
のソース・ドレイン領域がビット線に接続されたＭＯＳ
型トランジスタ素子、及び、（Ｂ）ＭＯＳ型トランジス
タ素子の他方のソース・ドレイン領域に接続され、強誘
電体薄膜を備えた強誘電体キャパシタ部、から成る１ト
ランジスタ／１キャパシタ構成の半導体メモリセルであ
る。ダミーセルは、半導体メモリセルに記憶された情報
の読み出しのための基準電圧をこのビット線に生成す
る。そして、本発明の第１の態様に係るダミーセルの作
製方法は、（イ）ＭＯＳ型トランジスタ素子を形成する
工程と、（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁
層を形成した後、層間絶縁層上にダミー層を形成する工
程と、（ハ）ＭＯＳ型トランジスタ素子のソース・ドレ
イン領域の上方のダミー層及び層間絶縁層に開口部を形
成する工程と、（ニ）開口部内を電極材料で埋め込む工
程と、（ホ）ダミー層を除去し、以て、電極材料から成
り、ＭＯＳ型トランジスタ素子上に形成された層間絶縁
層から突出し、且つ、層間絶縁層に形成された開口部を
通してＭＯＳ型トランジスタ素子のソース・ドレイン領
域まで延びる下部電極を形成する工程と、（ヘ）全面に
強誘電体薄膜を成膜し、次いで、強誘電体薄膜上に電極
薄膜を成膜した後、電極薄膜及び強誘電体薄膜をパター
ニングし、以て、層間絶縁層から突出した下部電極の部
分を被覆する強誘電体薄膜から成るキャパシタ絶縁膜、
及び電極薄膜から成る上部電極を形成する工程、から成
り、強誘電体薄膜によって被覆された下部電極の部分の
表面積が、所望の基準電圧が得られるように設定されて
いることを特徴とする。即ち、本発明の第１の態様に係
るダミーセルの作製方法は、基本的には、本発明の第１
の態様に係る半導体メモリセルの作製方法と同じであ
る。言い換えれば、本発明のダミーセルは、基本的に
は、本発明の半導体メモリセルと全く同一のプロセスで
作製することができる。

【００２０】あるいは又、上記の第２の目的を達成する
ための本発明の第２の態様に係るダミーセルの作製方法
は、上記の本発明の第１の態様に係る半導体メモリセル
の作製方法における工程（ヘ）を、以下の２工程に置き
換えて成る。即ち、（ヘ）全面に強誘電体薄膜を成膜し
た後、強誘電体薄膜をパターニングする工程、及び、
（ト）全面に電極薄膜を成膜した後、電極薄膜をパター
ニングし、以て、層間絶縁層から突出した下部電極の部
分を被覆する強誘電体薄膜から成るキャパシタ絶縁膜、
及び電極薄膜から成る上部電極を形成する工程

【００２１】尚、本発明の第２の態様に係るダミーセル
の作製方法は、基本的には、本発明の第２の態様に係る
半導体メモリセルの作製方法と同じである。

【００２２】本発明の半導体メモリセルの作製方法ある
いはダミーセルの作製方法においては、ダミー層は、層
間絶縁層とエッチング選択比がある材料ならば、如何な
る材料から構成することもできるが、例えば、層間絶縁
層をＳｉＯ₂から構成し、ダミー層を下からＳｉＮ層及
びＳｉＯ₂層の２層から構成することが好ましい。尚、
ダミー層を構成するＳｉＮ層は、ダミー層を構成するＳ
ｉＯ₂層をエッチングする際のエッチングストッパ層と
して機能する。

【００２３】本発明の半導体メモリセルあるいはダミー
セルの作製方法にあっては、前記工程（ホ）と工程
（ヘ）の間において、全面に前記電極材料と同種又は異
種の電極材料から成る電極材料層を成膜した後、この電
極材料層をエッチバックし、以て、層間絶縁層から突出
した下部電極の部分の水平方向断面積を開口部内の下部
電極の部分の水平方向断面積よりも大きくする工程を含
むことができる。これによって、キャパシタ部のキャパ
シタ容量を増大させ得る。

【００２４】本発明の半導体メモリセル及びその作製方
法、並びにダミーセル及びその作製方法においては、下
部電極は金属酸化物から構成することが好ましく、かか
る金属酸化物として、ＲｕＯ₂又はＩｒＯ₂を挙げること
ができる。下部電極の形成は、例えばスパッタ法、反応
性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法等にて
行うことができる。また、下部電極のパターニングは、
例えばＲＩＥ法にて行うことができる。また、本発明の
半導体メモリセルあるいはダミーセルにおいては、下部
電極の柱状形状として、下部電極を水平面で切断したと
き、円形、楕円形、丸みを帯びた角柱等を挙げることが
できる。

【００２５】本発明の半導体メモリセルあるいはダミー
セルにおけるキャパシタ絶縁膜を構成する強誘電体薄膜
は、ＰｂＴｉＯ₃、ＰＺＴ系化合物、又は層状構造を有
するＢｉ系化合物から成ることが好ましい。ＰＺＴ系化
合物として、ペロブスカイト型構造を有するＰｂＺｒＯ
₃とＰｂＴｉＯ₃の固溶体であるチタン酸ジルコン酸鉛
（ＰＺＴ）、ＰＺＴにＬａを添加した金属酸化物である
ＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物
であるＰＮＺＴを挙げることができる。また、層状構造
を有するＢｉ系化合物として、ペロブスカイト型構造を
有する、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂Ｎｂ₂Ｏ₉、Ｂａ
Ｂｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、Ｂｉ₄Ｔｉ
₃Ｏ₁₂、ＳｒＢｉ₂ＴａＮｂＯ₉、ＰｂＢｉ₂Ｔａ₂Ｏ₉等を
例示することができる。強誘電体薄膜は、例えば、ＭＯ
ＣＶＤ法、パルスレーザアブレーション法、スパッタ法
によって成膜することができる。また、強誘電体薄膜の
パターニングやエッチバックは、例えばＲＩＥ法にて行
うことができる。

【００２６】本発明の半導体メモリセルあるいはダミー
セルにおける上部電極（電極薄膜）は、例えば、ＲｕＯ
₂、ＩｒＯ₂、Ｐｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ
／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ
_0.5Ｓｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積
層構造、ＹＢａ₂Ｃｕ₃Ｏ₇から作製することができる。
尚、積層構造においては、「／」の前に記載された材料
が上層を構成し、「／」の後ろに記載された材料が下層
を構成する。電極薄膜の成膜は、スパッタ法やパルスレ
ーザアブレーション法にて行うことができる。また、電
極薄膜のパターニングは、例えばイオンミーリング法や
ＲＩＥ法にて行うことができる。

【００２７】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００２８】（実施の形態１）実施の形態１の半導体メ
モリセルの模式的な一部断面図を、図１に示す。この半
導体メモリセルは、１トランジスタ／１キャパシタ構成
であり、一方のソース・ドレイン領域がビット線に接続
されたＭＯＳ型トランジスタ素子、及び、ＭＯＳ型トラ
ンジスタ素子の他方のソース・ドレイン領域に接続さ
れ、強誘電体薄膜を備えた強誘電体キャパシタ部から構
成されている。具体的には、この半導体メモリセルは、
選択トランジスタとして機能するＭＯＳ型トランジスタ
素子と、ＭＯＳ型トランジスタ素子上に形成された層間
絶縁層２０から突出し、且つ、層間絶縁層２０に形成さ
れた開口部２２を通してＭＯＳ型トランジスタ素子のソ
ース・ドレイン領域１５まで延びる下部電極２３と、層
間絶縁層２０から突出した下部電極２３の部分２３Ａを
被覆する強誘電体薄膜から成るキャパシタ絶縁膜２４
と、キャパシタ絶縁膜２４上に形成された上部電極２５
から成る。強誘電体キャパシタ部は、下部電極２３、キ
ャパシタ絶縁膜２４及び上部電極２５から構成されてい
る。尚、上部電極２５は絶縁層２６によって覆われ、絶
縁層２６上に形成された配線（プレート線）２９は、コ
ンタクトプラグ２８によって上部電極２５と接続されて
いる。実施の形態１においては、半導体メモリセルの構
造を、所謂ペデステル型とした。

【００２９】ＭＯＳ型トランジスタ素子は、半導体基板
１０に形成された素子分離領域１１の間に形成されてお
り、半導体基板１０の表面に形成されたゲート酸化膜１
２、ゲート電極１３及びソース・ドレイン領域１５から
構成されている。一方のソース・ドレイン領域１５は、
ビット線１７に接続されている。尚、ビット線１７は、
図１の左右方向に、下部電極２３と接触することなく延
びているが、この状態のビット線の図示は省略した。ゲ
ート電極１３はワード線を兼ねている。配線（プレート
線）２９にＶ_ss（Ｖ）を印加し、且つ、ビット線１７に
Ｖ_cc（Ｖ）を印加することによって、あるいは又、配線
（プレート線）２９にＶ_cc（Ｖ）を印加し、且つ、ビッ
ト線１７にＶ_ss（Ｖ）を印加することによって、強誘電
体薄膜から成るキャパシタ絶縁膜２４に「０」又は
「１」の情報を書き込むことができる。尚、他方のソー
ス・ドレイン領域１５は、層間絶縁層２０に形成された
開口部２２内を延びる下部電極２３と接続されている。

【００３０】図１に示した半導体メモリセルに記憶され
た情報の読み出しのための基準電圧を、図１１に示した
ビット線ＢＬ₀に生成するためのダミーセルの構造は、
図１に示した半導体メモリセルの構造と実質的に同一と
することができる。ダミーセルが半導体メモリセルと相
違する点は、ダミーセルにおいては、所望の基準電圧が
得られるように強誘電体薄膜によって被覆された下部電
極２３の部分２３Ａの表面積が設定されている点にあ
る。具体的には、ダミーセルにおける強誘電体薄膜によ
って被覆された下部電極２３の部分２３Ａの表面積は、
半導体メモリセルにおける強誘電体薄膜によって被覆さ
れた下部電極２３の部分２３Ａの表面積よりも、数倍
（半導体メモリの構造等に依存し、例えば３〜５倍）大
きい。尚、ダミーセルにおいては、層間絶縁層２０に形
成された開口部２２の水平方向断面積を規定することに
より、強誘電体薄膜によって被覆された下部電極２３の
部分２３Ａの表面積の設定を行うことができる。ダミー
セルのビット線１７は、半導体メモリセルのビット線１
７と共通である。

【００３１】所望の基準電圧が得られるように、ダミー
セルにおいて、強誘電体薄膜によって被覆された下部電
極２３の部分２３Ａの表面積を設定する方法の概要を以
下に説明する。先ず、強誘電体薄膜によって被覆された
下部電極２３の部分２３Ａの表面積を種々異ならせたダ
ミーセル、及び半導体メモリセルから構成されたサンプ
ルを作製する。そして、かかるサンプルのそれぞれにお
いて、キャパシタ部のＰ−Ｅヒステリシスループを求め
る。求められたＰ−Ｅヒステリシスループの一例を、図
１３に示す。Ｐ−Ｅヒステリシスループの左端と接する
垂線Ｌ_V0を作図する。また、半導体メモリセルのＰ−Ｅ
ヒステリシスループの＋Ｐ_r及び−Ｐ_rを通る水平線
Ｌ_H1，Ｌ_H2が垂線Ｌ_V0と交わる点をＡ₁，Ａ₂とする。一
方、ダミーセルのＰ−Ｅヒステリシスループの−Ｐ_rを
通る水平線Ｌ_H3が垂線Ｌ_V0と交わる点をＡ₃とする。

【００３２】点Ａ₁，Ａ₂を通り、ビット線ＢＬ₀の容量
に対応する直線Ｌ_C1，Ｌ_C2が半導体メモリセルのＰ−Ｅ
ヒステリシスループと交わる点をＢ₁，Ｂ₂とする。点Ｂ
₁，Ｂ₂を通る垂線Ｌ_V1，Ｌ_V2が電圧を表す横軸と交わる
点Ｖ₀，Ｖ₁が、それぞれ、ビット線ＢＬ₁にて観察され
る情報「０」に対応した電圧、及び情報「１」に対応し
た電圧である。

【００３３】点Ａ₃を通り、ビット線ＢＬ₀の容量に対応
する直線Ｌ_C3がダミーセルのＰ−Ｅヒステリシスループ
と交わる点をＢ₃とする。点Ｂ₃を通る垂線Ｌ_V3が横軸と
交わる点Ｖ₂が、基準電圧である。この基準電圧Ｖ₂が
［（Ｖ₁＋Ｖ₀）／２］となるようなダミーセルのＰ−Ｅ
ヒステリシスループが得られるように、ダミーセルにお
ける強誘電体薄膜によって被覆された下部電極２３の部
分２３Ａの表面積を設定する。

【００３４】以下、図２〜図４の半導体基板等の模式的
な一部断面図を参照して、本発明の第１の態様に係る半
導体メモリセルの作製方法を説明する。尚、以下の半導
体メモリセルの作製方法においては、ダミーセルも、同
時に、同様の方法で、且つ同一のプロセスにて作製す
る。尚、電極薄膜と強誘電体薄膜のパターニングにおい
ては、１つの下部電極を被覆するように電極薄膜と強誘
電体薄膜とをパターニングする。

【００３５】［工程−１００］先ず、半導体メモリセル
における選択トランジスタとして機能するＭＯＳ型トラ
ンジスタ素子、及びダミーセルを構成するＭＯＳ型トラ
ンジスタ素子を半導体基板１０に形成する。そのため
に、例えばＬＯＣＯＳ構造を有する素子分離領域１１を
公知の方法に基づき形成する。尚、素子分離領域は、ト
レンチ構造を有していてもよい。その後、半導体基板１
０の表面を例えばパイロジェニック法により酸化し、ゲ
ート酸化膜１２を形成する。次いで、不純物がドーピン
グされた多結晶シリコン層をＣＶＤ法にて全面に成膜し
た後、多結晶シリコン層をパターニングし、ゲート電極
１３を形成する。このゲート電極１３はワード線を兼ね
ている。次に、半導体基板１０にイオン注入を行い、Ｌ
ＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉ
Ｏ₂層を成膜した後、このＳｉＯ₂層をエッチバックする
ことによって、ゲート電極１３の側面にゲートサイドウ
オール１４を形成する。次いで、半導体基板１０にイオ
ン注入を施した後、イオン注入された不純物の活性化ア
ニール処理を行うことによって、ソース・ドレイン領域
１５を形成する。

【００３６】その後、ＳｉＯ₂から成る第１の層間絶縁
層をＣＶＤ法にて形成した後、一方のソース・ドレイン
領域１５の上方の第１の層間絶縁層に開口部１６をＲＩ
Ｅ法にて形成する。そして、かかる開口部１６内を含む
第１の層間絶縁層上に不純物がドーピングされた多結晶
シリコン層をＣＶＤ法にて成膜する。次に、第１の層間
絶縁層上の多結晶シリコン層をパターニングすることに
よって、ビット線１７を形成する。尚、半導体メモリセ
ルを構成するビット線１７と、ダミーセルを構成するビ
ット線１７とは共通である。その後、ＳｉＯ₂から成る
第２の層間絶縁層をＣＶＤ法にて全面に形成する。必要
に応じて、例えば化学的・機械的研磨法（ＣＭＰ法）に
て第２の層間絶縁層の頂面を化学的及び機械的に研磨
し、第２の層間絶縁層を平坦化することが望ましい。
尚、第１の層間絶縁層と第２の層間絶縁層を纏めて、以
下、単に層間絶縁層２０と呼ぶ。

【００３７】［工程−１１０］次に、層間絶縁層２０上
にダミー層２１を形成する。実施の形態１においては、
ダミー層２１は、下からＳｉＮ層及びＳｉＯ₂層の２層
から成る。これらの２層はＣＶＤ法にて成膜することが
できる。

【００３８】［工程−１２０］次に、ＭＯＳ型トランジ
スタ素子の他方のソース・ドレイン領域１５の上方のダ
ミー層２１及び層間絶縁層２０に、ＲＩＥ法にて開口部
２２を形成する。こうして、図２の（Ａ）に模式的な一
部断面図を示す構造を得ることができる。尚、図におい
ては、第１の層間絶縁層と第２の層間絶縁層を纏めて、
層間絶縁層２０で表した。また、２層構成のダミー層２
１を１層で表した。ビット線１７は第１の層間絶縁層上
を、図の左右方向に開口部２２と接触しないように延び
ているが、かかるビット線の図示は省略した。

【００３９】［工程−１３０］次に、開口部２２内を電
極材料で埋め込む。電極材料として、実施の形態１では
ＲｕＯ₂を用いた。即ち、ターゲットとしてＲｕ（ルテ
ニウム）を用い、プロセスガスとしてＯ₂／Ａｒを用い
たＤＣスパッタ法にて、開口部２２内を含む層間絶縁層
２０上にＲｕＯ₂から成る電極材料層を成膜する。その
後、Ｏ₂／Ｃｌ₂系の混合ガスを用いて、層間絶縁層２０
上の電極材料層をエッチバックする。これによって、開
口部２２内は、ＲｕＯ₂から成る電極材料で埋め込まれ
る。こうして、図２の（Ｂ）に模式的な一部断面図を示
す構造を得ることができる。

【００４０】［工程−１４０］その後、ダミー層２１を
除去する。ダミー層２１を構成するＳｉＯ₂層はフッ酸
系溶液によって除去することができる。このとき、ダミ
ー層２１を構成するＳｉＮ層は、エッチングストッパ層
として機能する。こうして、ＭＯＳ型トランジスタ素子
上に形成された層間絶縁層２０から突出し、且つ、層間
絶縁層２０に形成された開口部２２を通してＭＯＳ型ト
ランジスタ素子の他方のソース・ドレイン領域１５まで
延びる下部電極２３を形成することができる（図３の
（Ａ）参照）。ダミー層２１を構成するＳｉＮ層は、熱
燐酸にて除去することができる。尚、層間絶縁層２０を
ＳｉＯ₂層とＳｉＮ層の積層構造とし、ダミー層２１を
ＳｉＯ₂から構成し、この工程で、ＳｉＯ₂から構成され
たダミー層２１を除去し、ＳｉＯ₂層とＳｉＮ層の積層
構造を有する層間絶縁層２０を残してもよい。また、場
合によっては、ダミー層２１をＳｉＮ単層としてもよ
い。このように、下部電極２３は、層間絶縁層２０に形
成された開口部２２に対して自己整合的に形成されてい
るので、下部電極２３を形成するためのパターニング用
マスクを用いる必要が無く、従って、下部電極に被り余
裕を持たせる必要が無くなる。

【００４１】［工程−１５０］その後、ＭＯＣＶＤ法に
よって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材
料から成る強誘電体薄膜を全面に成膜する。例えばＳｒ
Ｂｉ₂Ｔａ₂Ｏ₉の成膜条件を以下に例示する。

【００４２】あるいは又、ＳｒＢｉ₂Ｔａ₂Ｏ₉から成る
強誘電体薄膜をパルスレーザアブレーション法にて全面
に形成することもできる。この場合の成膜条件を以下に
例示する。尚、ＳｒＢｉ₂Ｔａ₂Ｏ₉の成膜後、８００゜
Ｃ×１時間、酸素雰囲気中でポストベーキングを行う。
ターゲット：ＳｒＢｉ₂Ｔａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ）成膜温度：５００゜Ｃ酸素濃度：３Ｐａ

【００４３】［工程−１６０］次いで、強誘電体薄膜上
に、［工程−１３０］と同様にして、ＲｕＯ₂から成る
電極薄膜を成膜する（図３の（Ｂ）参照）。

【００４４】［工程−１７０］その後、電極薄膜及び強
誘電体薄膜をＲＩＥ法にてパターニングする。これによ
って、柱状の下部電極２３の側面及び頂面を被覆した強
誘電体薄膜から成るキャパシタ絶縁膜２４、及びキャパ
シタ絶縁膜２４の上に形成され、ＲｕＯ₂から成る電極
薄膜から構成された上部電極２５を形成することができ
る（図４参照）。

【００４５】［工程−１８０］その後、全面に絶縁層２
６を堆積させ、上部電極２５の上方のかかる絶縁層２６
に開口部２７をＲＩＥ法にて形成する。そして、開口部
２７内を含む絶縁層２６上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによって、配線
（プレート線）２９を形成し、且つ、開口部２７を配線
材料層で埋め込み、コンタクトプラグ２８を形成する。
以上の［工程−１００］〜［工程−１８０］により、半
導体メモリセル及びダミーセルが同時に作製される。

【００４６】具体的には、絶縁層２６との濡れ性改善の
ためのＴｉ層をスパッタ法にて全面に成膜した後、例え
ばＡｌ−０．５％Ｃｕから成るアルミニウム系合金層を
このＴｉ層上にスパッタ法にて成膜し、次いで、アルミ
ニウム系合金層及びＴｉ層をパターニングすることによ
って配線（プレート線）２９を形成し、併せてコンタク
トプラグ２８を形成する。こうして、図１に模式的な一
部断面図を示した構造を得ることができる。Ｔｉ層及び
アルミニウム系合金層の成膜条件を以下に例示する。
尚、図においては、Ｔｉ層の図示を省略した。Ｔｉ層の成膜条件ターゲット：Ｔｉプロセスガス：Ａｒ＝１００sccm ＤＣパワー：４ｋＷ圧力：０．４Ｐａ基板加熱温度：１５０゜Ｃ膜厚：３０ｎｍアルミニウム系合金層の成膜条件膜厚：６０ｎｍプロセスガス：Ａｒ＝１００sccm ＤＣパワー：１０ｋＷスパッタ圧力：０．４Ｐａ基板加熱温度：１５０゜Ｃ成膜速度：６００ｎｍ／分

【００４７】尚、１つのダミーセルでダミーセルを構成
するキャパシタ部のキャパシタ容量を最適化することが
できない場合には、複数のダミーセルを並列に接続すれ
ばよい。この場合には、図６に示すように、キャパシタ
絶縁膜２４及び上部電極２５が、複数の下部電極２３を
被覆するダミーセル構造とすればよい。

【００４８】（実施の形態１の変形）全面に絶縁層２６
を堆積させた後、上部電極２５の頂部が露出するように
絶縁層２６をエッチバックし、若しくは化学的・機械的
研磨法（ＣＭＰ法）にて絶縁層２６を研磨し、上部電極
２５の頂部を露出させる。次いで、露出した上部電極２
５の頂部を含む絶縁層２６上に、例えばアルミニウム系
合金から成る金属配線材料層をスパッタ法にて形成し、
金属配線材料層をパターニングすることによって配線
（プレート線）２９を形成することもできる。こうして
得られた構造を、図５に模式的な一部断面図で示す。図
５に示した構造においては、上部電極２５はコンタクト
ホールを介することなく、直接、配線（プレート線）２
９に接続されている。

【００４９】（実施の形態２）実施の形態２の半導体メ
モリセルの模式的な一部断面図を、図６に示す。この半
導体メモリセルの構造は、基本的には、実施の形態１に
て説明した半導体メモリセルの構造と同じである。実施
の形態２が実施の形態１と相違する点は、キャパシタ絶
縁膜２４及び上部電極２５が、複数の下部電極２３を被
覆する構造である点にある。即ち、複数の半導体メモリ
セルから成るメモリブロックの１つに対して、その複数
の上部電極が１つのプレート電極として機能する。

【００５０】このような構造のキャパシタ構造にあって
は、上部電極２５を兼ねるプレート電極には、例えば
（Ｖ_cc−Ｖ_ss）／２（Ｖ）の一定電圧が印加される。そ
して、ビット線１７にＶ_cc（Ｖ）を印加することによっ
て、あるいは又、Ｖ_ss（Ｖ）を印加することによって、
強誘電体薄膜から成るキャパシタ絶縁膜２４に「０」又
は「１」の情報を書き込むことができる。このような形
式の半導体メモリセルにおいては、複数の半導体メモリ
セル（メモリブロック）に対して１つのプレート電極を
設ければよいので、半導体メモリセルを縮小化でき、半
導体メモリの高集積化を図ることができる。

【００５１】かかる実施の形態２の半導体メモリセルの
キャパシタ構造は、実施の形態１の［工程−１７０］に
おいて、複数（例えば８個）の下部電極２３を被覆する
ように電極薄膜と強誘電体薄膜とをパターニングするこ
とによって、得ることができる。実施の形態１と異な
り、１つの下部電極を被覆するように電極薄膜と強誘電
体薄膜とをパターニングする必要はない。従って、半導
体メモリセルの縮小化、プロセスの簡素化を図ることが
できる。

【００５２】（実施の形態３）実施の形態３は、実施の
形態１の変形である。図７に模式的な一部断面図を示す
ように、実施の形態３の半導体メモリセル及びダミーセ
ルにおいては、層間絶縁層２０から突出した下部電極２
３の部分２３Ａの水平方向断面積は、開口部２２内の下
部電極２３の部分２３Ｂの水平方向断面積よりも大き
い。下部電極２３をこのような構造とすることによっ
て、キャパシタ部の蓄積電荷量を増大させることができ
る。

【００５３】実施の形態３の半導体メモリセル及びダミ
ーセルは、［工程−１４０］と［工程−１５０］との間
において、例えばＲｕＯ₂から成る電極材料から構成さ
れた電極材料層を全面にスパッタ法にて成膜した後（図
８の（Ａ）参照）、この電極材料層をエッチバックする
ことによって得ることができる（図８の（Ｂ）参照）。

【００５４】（実施の形態４）実施の形態４は、本発明
の第２の態様に係る半導体メモリセル及びダミーセルの
作製方法に関する。実施の形態４が実施の形態１と相違
する点は、下部電極２３を形成した後、全面に強誘電体
薄膜を成膜し、次いで、電極薄膜をパターニングし、そ
の後、全面に電極薄膜を成膜した後、電極薄膜をパター
ニングする点にある。得られた半導体メモリセルの構造
は、キャパシタ絶縁膜２４の側面が上部電極２５で覆わ
れている点を除き、実施の形態１にて得られた半導体メ
モリセル及びダミーセルと同一である。

【００５５】具体的には、実施の形態１の［工程−１５
０］と同様に、ＭＯＣＶＤ法やパルスレーザアブレーシ
ョン法にて、例えばＳｒＢｉ₂Ｔａ₂Ｏ₉から成るＢｉ系
層状構造ペロブスカイト型の強誘電体材料から構成され
た強誘電体薄膜を全面に成膜する。次いで、強誘電体薄
膜をＲＩＥ法にてパターニングする。その後、［工程−
１３０］と同様にして、ＲｕＯ₂から成る電極薄膜を全
面に成膜した後、電極薄膜をＲＩＥ法にてパターニング
する。これらの点を除く半導体メモリセルの作製方法の
各工程は、実施の形態１と同様とすることができるの
で、詳細な説明は省略する。

【００５６】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。ゲート電極１３やビット線１７は、ポリシリコン層
から構成する代わりに、ポリサイドや金属シリサイドか
ら構成することもできる。層間絶縁層２０や絶縁層２６
として、ＳｉＯ₂の代わりに、ＢＰＳＧ、ＰＳＧ、ＢＳ
Ｇ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ等の公知の
絶縁材料、あるいはこれらの絶縁材料を積層したものを
挙げることができる。ビット線１７の形成手順は任意で
あり、例えば配線（プレート線）２９を形成した後にビ
ット線を形成することも可能である（図１０におけるビ
ット線の構造を参照）。

【００５７】ＲｕＯ₂から成る電極材料層の成膜を、Ｍ
ＯＣＶＤ法にて行うこともできる。この場合には、原料
ガスとして、Ｒｕ（Ｃ₅Ｈ₇Ｏ₂）₃、あるいはＲｕ（Ｃ₅
Ｈ₅）₂を用い、酸素ガス雰囲気下で成膜を行えばよい。

【００５８】強誘電体薄膜を、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下に例示する。ターゲット：ＰＺＴあるいはＰＺＬＴプロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体積％圧力：４Ｐａパワー：５０Ｗ成膜温度：５００゜Ｃ

【００５９】あるいは又、ＰＺＴやＰＬＺＴをパルスレ
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下に例示する。ターゲット：ＰＺＴ
又はＰＬＺＴ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０Ｐａ

【００６０】上部電極２５を白金から構成することもで
きる。ＲＦマグネトロンスパッタ法によるＰｔ膜の成膜
条件を以下に例示する。アノード電圧：２．６ｋＶ入力電力：１．１〜１．６Ｗ／ｃｍ² プロセスガス：Ａｒ／Ｏ₂＝９０／１０sccm 圧力：０．７Ｐａ成膜温度：６００〜７５０゜Ｃ堆積速度：５〜１０ｎｍ／分

【００６１】あるいは又、上部電極２５を、例えばＬＳ
ＣＯから構成することもできる。この場合のパルスレー
ザアブレーション法による成膜条件を以下に例示する。ターゲット：ＬＳＣＯ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０Ｐａ

【００６２】

【発明の効果】本発明の半導体メモリセルあるいはダミ
ーセルにおいては、パターニング用マスクを用いること
無く下部電極が自己整合的に形成されるので、下部電極
に被り余裕を持たせる必要がなく、半導体メモリのセル
面積の縮小化、半導体メモリセルの高集積化を図ること
ができるし、製造プロセスの簡素化を図ることができ
る。また、ダミーセルを半導体メモリセルと同一のプロ
セスで同時に作製することができる。

【図面の簡単な説明】

【図１】発明の実施の形態１の半導体メモリセル及びダ
ミーセルの模式的な一部断面図である。

【図２】発明の実施の形態１の半導体メモリセル及びダ
ミーセルの作製方法を説明するための半導体基板等の模
式的な一部断面図である。

【図３】図２に引き続き、発明の実施の形態１の半導体
メモリセル及びダミーセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。

【図４】図３に引き続き、発明の実施の形態１の半導体
メモリセル及びダミーセルの作製方法を説明するための
半導体基板等の模式的な一部断面図である。

【図５】発明の実施の形態１の半導体メモリセル及びダ
ミーセルの変形の模式的な一部断面図である。

【図６】発明の実施の形態２の半導体メモリセル及びダ
ミーセルの模式的な一部断面図である。

【図７】発明の実施の形態３の半導体メモリセル及びダ
ミーセルの模式的な一部断面図である。

【図８】作製途中の発明の実施の形態３の半導体メモリ
セル及びダミーセルの模式的な一部断面図である。

【図９】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【図１０】従来の不揮発性メモリセルの模式的な一部断
面図である。

【図１１】１トランジスタ／１キャパシタ構成を有する
折り返しビット線型の不揮発性半導体メモリの回路図で
ある。

【図１２】半導体メモリセルの寸法を説明するための半
導体メモリセルの模式的な平面図である。

【図１３】ダミーセルの方が、所望の基準電圧が得られ
るように、強誘電体薄膜によって被覆された下部電極の
部分の表面積を設定する方法の概要を説明するためのＰ
−Ｅヒステリシスループ図である。

【符号の説明】

１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，２２，２７・・・開口部、１７・・・ビッ
ト線、２０・・・層間絶縁層、２１・・・ダミー層、２
３・・・下部電極、２４・・・キャパシタ絶縁膜、２５
・・・上部電極、２６・・・絶縁層、２８・・・コンタ
クトプラグ、２９・・・配線（プレート線）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】（イ）ＭＯＳ型トランジスタ素子と、（ロ）ＭＯＳ型トランジスタ素子上に形成された層間絶
縁層から突出し、且つ、層間絶縁層に形成された開口部
を通してＭＯＳ型トランジスタ素子のソース・ドレイン
領域まで延びる下部電極と、（ハ）層間絶縁層から突出した下部電極の部分を被覆す
る強誘電体薄膜から成るキャパシタ絶縁膜と、（ニ）キャパシタ絶縁膜上に形成された上部電極、から
成ることを特徴とする半導体メモリセル。
【請求項２】層間絶縁層から突出した下部電極の部分の
水平方向断面積は、開口部内の下部電極の部分の水平方
向断面積よりも大きいことを特徴とする請求項１に記載
の半導体メモリセル。
【請求項３】下部電極は金属酸化物から成ることを特徴
とする請求項１に記載の半導体メモリセル。
【請求項４】金属酸化物はＲｕＯ₂又はＩｒＯ₂から成る
ことを特徴とする請求項３に記載の半導体メモリセル。
【請求項５】（イ）ＭＯＳ型トランジスタ素子を形成す
る工程と、（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
した後、層間絶縁層上にダミー層を形成する工程と、（ハ）ＭＯＳ型トランジスタ素子のソース・ドレイン領
域の上方のダミー層及び層間絶縁層に開口部を形成する
工程と、（ニ）開口部内を電極材料で埋め込む工程と、（ホ）ダミー層を除去し、以て、電極材料から成り、Ｍ
ＯＳ型トランジスタ素子上に形成された層間絶縁層から
突出し、且つ、層間絶縁層に形成された開口部を通して
ＭＯＳ型トランジスタ素子のソース・ドレイン領域まで
延びる下部電極を形成する工程と、（ヘ）全面に強誘電体薄膜を成膜し、次いで、強誘電体
薄膜上に電極薄膜を成膜した後、電極薄膜及び強誘電体
薄膜をパターニングし、以て、層間絶縁層から突出した
下部電極の部分を被覆する強誘電体薄膜から成るキャパ
シタ絶縁膜、及び電極薄膜から成る上部電極を形成する
工程、から成ることを特徴とする半導体メモリセルの作
製方法。
【請求項６】ダミー層は、下からＳｉＮ層及びＳｉＯ₂
層の２層から成ることを特徴とする請求項５に記載の半
導体メモリセルの作製方法。
【請求項７】前記工程（ホ）と工程（ヘ）の間におい
て、全面に前記電極材料と同種又は異種の電極材料から
成る電極材料層を成膜した後、該電極材料層をエッチバ
ックし、以て、層間絶縁層から突出した下部電極の部分
の水平方向断面積を開口部内の下部電極の部分の水平方
向断面積よりも大きくする工程を含むことを特徴とする
請求項５に記載の半導体メモリセルの作製方法。
【請求項８】電極材料は金属酸化物から成ることを特徴
とする請求項５に記載の半導体メモリセルの作製方法。
【請求項９】金属酸化物はＲｕＯ₂又はＩｒＯ₂から成る
ことを特徴とする請求項８に記載の半導体メモリセルの
作製方法。
【請求項１０】（イ）ＭＯＳ型トランジスタ素子を形成
する工程と、（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
した後、層間絶縁層上にダミー層を形成する工程と、（ハ）ＭＯＳ型トランジスタ素子のソース・ドレイン領
域の上方のダミー層及び層間絶縁層に開口部を形成する
工程と、（ニ）開口部内を電極材料で埋め込む工程と、（ホ）ダミー層を除去し、以て、電極材料から成り、Ｍ
ＯＳ型トランジスタ素子上に形成された層間絶縁層から
突出し、且つ、層間絶縁層に形成された開口部を通して
ＭＯＳ型トランジスタ素子のソース・ドレイン領域まで
延びる下部電極を形成する工程と、（ヘ）全面に強誘電体薄膜を成膜した後、強誘電体薄膜
をパターニングする工程と、（ト）全面に電極薄膜を成膜した後、電極薄膜をパター
ニングし、以て、層間絶縁層から突出した下部電極の部
分を被覆する強誘電体薄膜から成るキャパシタ絶縁膜、
及び電極薄膜から成る上部電極を形成する工程、から成
ることを特徴とする半導体メモリセルの作製方法。
【請求項１１】ダミー層は、下からＳｉＮ層及びＳｉＯ
₂層の２層から成ることを特徴とする請求項１０に記載
の半導体メモリセルの作製方法。
【請求項１２】前記工程（ホ）と工程（ヘ）の間におい
て、全面に前記電極材料と同種又は異種の電極材料から
成る電極材料層を成膜した後、該電極材料層をエッチバ
ックし、以て、層間絶縁層から突出した下部電極の部分
の水平方向断面積を開口部内の下部電極の部分の水平方
向断面積よりも大きくする工程を含むことを特徴とする
請求項１０に記載の半導体メモリセルの作製方法。
【請求項１３】電極材料は金属酸化物から成ることを特
徴とする請求項１０に記載の半導体メモリセルの作製方
法。
【請求項１４】金属酸化物はＲｕＯ₂又はＩｒＯ₂から成
ることを特徴とする請求項１３に記載の半導体メモリセ
ルの作製方法。
【請求項１５】（イ）一方のソース・ドレイン領域がビ
ット線に接続されたＭＯＳ型トランジスタ素子、及び、（ロ）ＭＯＳ型トランジスタ素子の他方のソース・ドレ
イン領域に接続され、強誘電体薄膜を備えた強誘電体キ
ャパシタ部、から成る１トランジスタ／１キャパシタ構
成の半導体メモリセルに前記ビット線を介して接続さ
れ、半導体メモリセルに記憶された情報の読み出しのた
めの基準電圧を該ビット線に生成するためのダミーセル
であって、（Ａ）ＭＯＳ型トランジスタ素子と、（Ｂ）ＭＯＳ型トランジスタ素子上に形成された層間絶
縁層から突出し、且つ、層間絶縁層に形成された開口部
を通してＭＯＳ型トランジスタ素子のソース・ドレイン
領域まで延びる下部電極と、（Ｃ）層間絶縁層から突出した下部電極の部分を被覆す
る強誘電体薄膜から成るキャパシタ絶縁膜と、（Ｄ）キャパシタ絶縁膜上に形成された上部電極、から
成り、強誘電体薄膜によって被覆された下部電極の部分の表面
積は、所望の基準電圧が得られるように設定されている
ことを特徴とするダミーセル。
【請求項１６】層間絶縁層に形成された開口部の水平方
向断面積を規定することにより、強誘電体薄膜によって
被覆された下部電極の部分の表面積が設定されているこ
とを特徴とする請求項１５に記載のダミーセル。
【請求項１７】下部電極は金属酸化物から成ることを特
徴とする請求項１５に記載の半導体メモリセル。
【請求項１８】金属酸化物はＲｕＯ₂又はＩｒＯ₂から成
ることを特徴とする請求項１７に記載の半導体メモリセ
ル。
【請求項１９】（Ａ）一方のソース・ドレイン領域がビ
ット線に接続されたＭＯＳ型トランジスタ素子、及び、（Ｂ）ＭＯＳ型トランジスタ素子の他方のソース・ドレ
イン領域に接続され、強誘電体薄膜を備えた強誘電体キ
ャパシタ部、から成る１トランジスタ／１キャパシタ構
成の半導体メモリセルに前記ビット線を介して接続さ
れ、半導体メモリセルに記憶された情報の読み出しのた
めの基準電圧を該ビット線に生成するためのダミーセル
の作製方法であって、（イ）ＭＯＳ型トランジスタ素子を形成する工程と、（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
した後、層間絶縁層上にダミー層を形成する工程と、（ハ）ＭＯＳ型トランジスタ素子のソース・ドレイン領
域の上方のダミー層及び層間絶縁層に開口部を形成する
工程と、（ニ）開口部内を電極材料で埋め込む工程と、（ホ）ダミー層を除去し、以て、電極材料から成り、Ｍ
ＯＳ型トランジスタ素子上に形成された層間絶縁層から
突出し、且つ、層間絶縁層に形成された開口部を通して
ＭＯＳ型トランジスタ素子のソース・ドレイン領域まで
延びる下部電極を形成する工程と、（ヘ）全面に強誘電体薄膜を成膜し、次いで、強誘電体
薄膜上に電極薄膜を成膜した後、電極薄膜及び強誘電体
薄膜をパターニングし、以て、層間絶縁層から突出した
下部電極の部分を被覆する強誘電体薄膜から成るキャパ
シタ絶縁膜、及び電極薄膜から成る上部電極を形成する
工程、から成り、強誘電体薄膜によって被覆された下部電極の部分の表面
積が、所望の基準電圧が得られるように設定されている
ことを特徴とするダミーセルの作製方法。
【請求項２０】ダミー層は、下からＳｉＮ層及びＳｉＯ
₂層の２層から成ることを特徴とする請求項１９に記載
のダミーセルの作製方法。
【請求項２１】前記工程（ホ）と工程（ヘ）の間におい
て、全面に前記電極材料と同種又は異種の電極材料から
成る電極材料層を成膜した後、該電極材料層をエッチバ
ックし、以て、層間絶縁層から突出した下部電極の部分
の水平方向断面積を開口部内の下部電極の部分の水平方
向断面積よりも大きくする工程を含むことを特徴とする
請求項１９に記載のダミーセルの作製方法。
【請求項２２】電極材料は金属酸化物から成ることを特
徴とする請求項１９に記載のダミーセルの作製方法。
【請求項２３】金属酸化物はＲｕＯ₂又はＩｒＯ₂から成
ることを特徴とする請求項２２に記載のダミーセルの作
製方法。
【請求項２４】（Ａ）一方のソース・ドレイン領域がビ
ット線に接続されたＭＯＳ型トランジスタ素子、及び、（Ｂ）ＭＯＳ型トランジスタ素子の他方のソース・ドレ
イン領域に接続され、強誘電体薄膜を備えた強誘電体キ
ャパシタ部、から成る１トランジスタ／１キャパシタ構
成の半導体メモリセルに前記ビット線を介して接続さ
れ、半導体メモリセルに記憶された情報の読み出しのた
めの基準電圧を該ビット線に生成するためのダミーセル
の作製方法であって、（イ）ＭＯＳ型トランジスタ素子を形成する工程と、（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
した後、層間絶縁層上にダミー層を形成する工程と、（ハ）ＭＯＳ型トランジスタ素子のソース・ドレイン領
域の上方のダミー層及び層間絶縁層に開口部を形成する
工程と、（ニ）開口部内を電極材料で埋め込む工程と、（ホ）ダミー層を除去し、以て、電極材料から成り、Ｍ
ＯＳ型トランジスタ素子上に形成された層間絶縁層から
突出し、且つ、層間絶縁層に形成された開口部を通して
ＭＯＳ型トランジスタ素子のソース・ドレイン領域まで
延びる下部電極を形成する工程と、（ヘ）全面に強誘電体薄膜を成膜した後、強誘電体薄膜
をパターニングする工程と、（ト）全面に電極薄膜を成膜した後、電極薄膜をパター
ニングし、以て、層間絶縁層から突出した下部電極の部
分を被覆する強誘電体薄膜から成るキャパシタ絶縁膜、
及び電極薄膜から成る上部電極を形成する工程、から成
り、強誘電体薄膜によって被覆された下部電極の部分の表面
積が、所望の基準電圧が得られるように設定されている
ことを特徴とするダミーセルの作製方法。
【請求項２５】ダミー層は、下からＳｉＮ層及びＳｉＯ
₂層の２層から成ることを特徴とする請求項２４に記載
のダミーセルの作製方法。
【請求項２６】前記工程（ホ）と工程（ヘ）の間におい
て、全面に前記電極材料と同種又は異種の電極材料から
成る電極材料層を成膜した後、該電極材料層をエッチバ
ックし、以て、層間絶縁層から突出した下部電極の部分
の水平方向断面積を開口部内の下部電極の部分の水平方
向断面積よりも大きくする工程を含むことを特徴とする
請求項２４に記載のダミーセルの作製方法。
【請求項２７】電極材料は金属酸化物から成ることを特
徴とする請求項２４に記載のダミーセルの作製方法。
【請求項２８】金属酸化物はＲｕＯ₂又はＩｒＯ₂から成
ることを特徴とする請求項２７に記載のダミーセルの作
製方法。