JPH1056148A

JPH1056148A - 強誘電体メモリ及びその製造方法

Info

Publication number: JPH1056148A
Application number: JP8211203A
Authority: JP
Inventors: Akihiko Ochiai; 昭彦落合
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-08-09
Filing date: 1996-08-09
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】キャパシタを立体構造にして蓄積電荷容量を確
保すると共に、セル面積の縮小、平坦化プロセスの簡略
化を達成することができる強誘電体メモリ及びその製造
方法を提供する。【手段】絶縁性基板２１表面に存する半導体層１１と、
半導体層１１に形成されている電界効果型トランジスタ
ＳＴと、電界効果型トランジスタＳＴの拡散層と接続
し、絶縁性基板内に埋め込まれている柱状の下部電極３
１と、下部電極３１の周囲の一部又は全部を覆っている
強誘電体膜３２と、強誘電体膜３２を覆っている上部電
極３３とを有する構造とする。その製造方法は、半導体
基板面に絶縁膜を形成し、この絶縁膜に半導体基板面に
達する接続孔を形成した後、これを導電性材料で埋め込
み、プラグを形成するのと同じ工程で柱状の下部電極を
形成しキャパシタを形成する。その後。張り合わせ方式
で基板を接合する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜の分極
反転と残留分極を利用する強誘電体メモリ及びその製造
方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】強誘電
体メモリ（ＦｅＲＡＭ）は、強誘電体薄膜の高速な分極
反転とその残留分極を利用する高速書き換えが可能な不
揮発性メモリである。強誘電体メモリは、１つのトラン
ジスタと１つのキャパシタを用いる１Ｔ／１Ｃでは、基
本的にＤＲＡＭと同様のセル構造からなる。図９（Ａ）
に、従来のスタック型のキャパシタセルを有する強誘電
体メモリのセルのレイアウトを、図９（Ｂ）にその断面
構造を示す。断面図はレイアウトのＡ−Ａ’線に沿った
断面である。

【０００３】この強誘電体メモリは、シリコン基板Ｓｕ
ｂに選択トランジスタＳＴが形成され、選択トランジス
タＳＴを覆う層間絶縁膜上にキャパシタＣａｐが形成さ
れている。このキャパシタＣａｐは、白金からなる下部
電極ＢＥとＰＺＴ等からなる強誘電体膜ＦＥと白金から
なるプレート電極（上部電極）ＴＥの積層体で構成され
ており、下部電極ＢＥは層間絶縁膜を貫通して基板Ｓｕ
ｂに達するポリプラグＰＰによって選択トランジスタＳ
Ｔの拡散層と接続され、プレート電極ＴＥはプレート線
ＰＬで構成されている。また、ビット線ＢＬが、プレー
ト線ＰＬと直交して配線され、タングステンプラグＷＰ
により選択トランジスタＳＴの拡散層と接続されてい
る。選択トランジスタのゲート電極は、ワード線ＷＬに
より構成されている。

【０００４】このような強誘電体メモリには、特性の制
約から強誘電体薄膜の厚さを薄くできない、遅延の問題
からプレート線を兼ねる上部電極は薄くできないという
固有の問題を抱えており、微細化が進むにつれ、セル面
積の点でＤＲＡＭに追いつくことが困難になってきてい
る。

【０００５】更に、１Ｇｂｉｔ以上になると強誘電体メ
モリでもキャパシタを立体構造にせざるを得なくなり、
これに伴いコンタクトホールのアスペクト比が高くなる
問題、リソグラフィの焦点深度の問題、平坦化プロセス
の複雑化の問題が生じてきている。更に、トランジスタ
プロセス終了後に特性改善の為、水素処理を施す必要が
あるが、スタック型キャパシタ構造の場合強誘電体膜が
水素にさらされ特性が劣化する問題がある。

【０００６】本発明は、上記事情に鑑みなされたもの
で、キャパシタを立体構造にして蓄積電荷容量を確保す
ると共に、セル面積の縮小、平坦化プロセスの簡略化を
達成することができる強誘電体メモリ及びその製造方法
を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するため、絶縁性基板表面に存する半導体層と、該半
導体層に形成されている電界効果型トランジスタと、該
電界効果型トランジスタの拡散層と接続し、上記絶縁性
基板内に埋め込まれている柱状の下部電極と、該下部電
極の周囲の一部又は全部を覆っている強誘電体膜と、該
強誘電体膜を覆っている上部電極とを有することを特徴
とする強誘電体メモリを提供する。

【０００８】また、本発明は、上記目的を達成するた
め、半導体基板に凹部を形成する工程と、該凹部を形成
した半導体基板面に第１層間絶縁膜と犠牲膜とを順次形
成する工程と、該犠牲膜と第１層間絶縁膜とに半導体基
板面に達する接続孔を貫通させる工程と、該接続孔を導
電性材料で埋めて柱状下部電極を形成する工程と、該犠
牲膜を除去して柱状下部電極を露出させる工程と、該露
出した柱状下部電極を強誘電体膜で被覆する工程と、該
強誘電体膜を上部電極で被覆する工程と、該上部電極を
埋める第２層間絶縁膜を形成する工程と、該第２層間絶
縁膜に基板を接合する工程と、上記半導体基板を研削し
て上記第１層間絶縁膜を露出させる工程と、該露出した
半導体基板面に上記柱状下部電極と拡散層を介して接続
する電界効果型トランジスタを形成する工程とを有する
ことを特徴とする強誘電体メモリの製造方法を提供す
る。

【０００９】本発明の強誘電体メモリは、半導体層が絶
縁性基板表面にあるＳＯＩ（Silicon on Insulator）構
造であり、選択トランジスタがこの半導体層に、キャパ
シタは絶縁性基板内にそれぞれ形成されている。キャパ
シタの構造は、選択トランジスタの拡散層と接続されて
いる柱状の下部電極とこれを被覆する強誘電体膜と更に
強誘電体膜を被覆する上部電極とで構成されている。

【００１０】従って、キャパシタが基板内に形成されて
いるトレンチ類似構造であるから、基板表面には極端な
凹凸が無く、平坦化が容易である上、コンタクトホール
のアスペクト比が極端に大きくなることを防止すること
ができる。また、キャパシタが柱状であり少ない面積で
表面積を大きくできるので、セル面積の縮小化が容易で
ある。更に、キャパシタが埋めこまれているので、トラ
ンジスタの特性改善のために行われる水素処理の影響を
受けず、強誘電体膜の省化が生じず、高品質のキャパシ
タを有する。

【００１１】本発明の強誘電体メモリの製造方法は、い
わゆる張り合わせ方式のＳＯＩを作るものであるが、張
り合わせ前に半導体基板表面にキャパシタを形成する。
その方法は、半導体基板面に絶縁膜を形成し、この絶縁
膜に半導体基板面に達する接続孔を形成した後、これを
導電性材料で埋め込み、プラグを形成するのと同じ工程
で柱状の下部電極を形成する。そして、柱状下部電極を
露出させた後、これを強誘電体膜と上部電極膜で被覆す
る。基板と張り合わせた後、半導体基板を研削して半導
体層を形成する。

【００１２】このような工程では、下部電極を接続孔を
埋める工程で形成できるので、セルフアライン的に形成
でき、キャパシタ形成プロセスを簡略化して、上記強誘
電体メモリを製造することが可能である。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は、下記の実施の形態に
限定されるものではない。本発明の強誘電体メモリのセ
ル部の断面構造の一例を図１に示す。この強誘電体メモ
リ１は、張り合わせＳＯＩ構造に形成されており、第１
層間絶縁膜２１の表面に半導体層１１があり、この半導
体層１１の図面上下面には第２層間絶縁膜２４、多結晶
シリコン層４０、シリコン基板４１が順次積層されてい
る。半導体層１１には一対の選択トランジスタＳＴが形
成され、それぞれの選択トランジスタＳＴのソース層１
２には第１層間絶縁膜２１を貫通して第２層間絶縁膜２
４の中に進入している柱状の下部電極３１が接続されて
いる。強誘電体膜３２が、柱状下部電極３１の第２層間
絶縁膜２４内に存する部分を覆っており、更にこの強誘
電体膜３２を上部電極３３が覆って、キャパシタが構成
されている。なお、本発明の強誘電体メモリには、これ
らの下部電極３１、強誘電体膜３２、上部電極３３以外
にこれらの間、又はこれらと他の部材との間に酸化防止
膜、密着層、水素透過防止膜等を有していてもよい。選
択トランジスタＳＴを構成するゲート電極（ゲート絶縁
膜は図面上省略している）（ワード線）５１を層間絶縁
膜２５が覆っており、ビット線５２がこの層間絶縁膜２
５を貫通して一対の選択トランジスタＳＴのドレイン１
３と接続されている。

【００１４】図１に示す強誘電体メモリのセルレイアウ
トは、図９（Ａ）に示した従来の強誘電体メモリと同様
である。但し、キャパシタＣａｐが絶縁膜内に埋め込ま
れている構造であるので、プレート電極に対する取り出
し電極が必要であり、例えば図２に示すように、上部電
極３３と下部電極３１を接続したプレート信号供給回路
部を一般に例えば８ビット毎に設ける。上部電極の抵抗
が小さい場合にはこれより多いビット毎に設けることも
できる。この図２においては、図１と同じ部材には同じ
符号を付す。プレート信号供給回路部における基本構造
は、図１に示した構造と同様であるが、上部電極３３と
下部電極３１とが接続され、下部電極３１はトランジス
タＴｒを介してセルプレート線ＳＰと接続され、セルプ
レート信号がセルプレート線ＳＰからトランジスタＴｒ
を介して供給される。

【００１５】この強誘電体メモリ１は、選択トランジス
タＳＴを形成する半導体層１１が第１層間絶縁膜２１の
表面にあり、ＳＯＩ構造となっている。キャパシタＣａ
ｐは絶縁層２４の中に埋め込まれ、ＤＲＡＭのトレンチ
セル構造と類似する構造となっている。そのため、本メ
モリの表面にはスタック型のキャパシタがないので、本
メモリの表面は、平坦であり、トランジスタの上に形成
する層間絶縁膜の平坦化が容易である。

【００１６】また、キャパシタＣａｐの下部電極３１が
柱状であるので、立体化により下部電極３１の表面積は
増大しているが、専有面積は従来より縮小化している。
下部電極３１の寸法は、必要とする強誘電体の残留電荷
によって決定される。例えば強誘電体膜としてＳＢＴを
用いた場合、ビット線容量を１００ｆＦ、残留電荷を１
０μＣ／ｃｍ²とすると、キャパシタの面積は、０．２
５μｍデザインルールの場合、１０Ｆ²、０．１８μｍ
デザインルールの場合、１７Ｆ²が必要である。そのた
め、下部電極を図８に示すような円柱状と仮定して必要
な高さを計算すると、円筒の直径をデザインルールＦと
し、円筒の頂部の面積を計算から除くと、図１における
強誘電体膜で被覆されている部分の下部電極の有効高さ
ｈは、０．２５μｍデザインルールでは、約３Ｆ（０．
７５μｍ）、０．１８μｍデザインルールでは約５Ｆ
（０．９μｍ）が必要である。この有効高さｈは、下部
電極の外径がＦより大きくなれば低くできることは当然
である。

【００１７】次に、図１、図２に示した構造の強誘電体
メモリの製造方法について、図３〜図７を参照して説明
する。はじめに図１に示したセル部の製造方法について
説明する。まず、図３（ａ）に示すように、シリコン単
結晶等の半導体基板１０の一面側を素子間分離のパター
ンにエッチングして凹部１０ａを形成する。この凹部１
０ａは次の工程で絶縁層で埋められ、凹部１０ａを形成
した面の反対面から研削されて半導体層１１を分離する
部分となる。従って、凹部１０ａの深さｈ₁は、半導体
層１１の厚さとなることから、０．１μｍ以下が好まし
い。

【００１８】その後、図３（ｂ）に示すように、例えば
図示しないシリコン酸化膜を熱酸化法などで薄く形成し
た後、第１層間絶縁膜２１として、例えばＳｉＯ₂等を
ＣＶＤ等で３００ｎｍ程度成膜する。第１層間絶縁膜２
１は、ＣＭＰ（Chemical Mechanical polishing）やリ
フローなどの方法で平坦化することが好ましい。次い
で、エッチングストッパー層２２として例えば窒化シリ
コンをＣＶＤ等で５０ｎｍ程度成膜する。

【００１９】その後、図３（ｃ）に示すように、エッチ
ングストッパー膜２２の上に犠牲膜２３として、連続し
てＳｉＯ₂等のエッチングストッパー膜２２とエッチン
グ選択比がとれる材料をＣＶＤやＳＯＧ法を用いて形成
する。このときの犠牲膜２３とエッチングストッパー膜
２２との厚さの合計ｈが、上記図３に示した柱状の高さ
ｈになるようにこれらの厚さを制御する。

【００２０】そして、図４（ｄ）に示すように、後に半
導体層１１の選択トランジスタＳＴのソース領域となる
部分に達するように、下部電極３１と拡散層の接続用の
コンタクトホールＣＨを、反応性イオンエッチング法な
どで犠牲層２３、エッチングストッパー層２２、第１層
間絶縁膜２１を順次エッチングして形成する。このとき
のコンタクトホールＣＨの径φはデザインルールＦとす
ることができるが、表面積を大きくし、コンタクトホー
ルのアスペクト比を小さくする観点から、周囲との関係
で可能な限り太くすることが好ましい。

【００２１】その後、図４（ｅ）に示すように、例えば
白金、ルテニウム酸化物等の電極材料を成膜した後エッ
チバックすることにより、コンタクトホールを埋め、下
部電極３１及び下部電極を半導体層と接続するプラグ３
１ａを同時に形成することができる。なお、電極材料と
しては、強誘電体膜３２が、下地の影響を受けにくいＣ
ＶＤで形成したＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ）等のビス
マス系層状構造ベロブスカイト型材料を用いれば、例え
ばポリシリコンなどでも可能である。このポリシリコン
をプラグ材料に用いることにより、従来の手法を用いる
ことができるため、容易に下部電極を形成することがで
きる。

【００２２】次に、弗酸系の溶液により犠牲膜２３を除
去し、燐酸系の溶液によりエッチングストッパー膜２２
をそれぞれ除去する。これにより、図５（ｆ）に示すよ
うに、犠牲膜２３とエッチングストッパー膜２３で覆わ
れていた柱状の下部電極３１が露出し、第１層間絶縁膜
２１上に立設する状態となる。

【００２３】その後、図５（ｇ）に示すように、強誘電
体膜３２を成膜する。この強誘電体の種類としては、Ｐ
ｂＺｒ_yＴｉ_1-yＯ₃、ＰｂＴｉＯ₃等の鉛系化合物、Ｓｒ
Ｂｉ₂Ｔａ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₂等のビスマス系層状構
造ベロブスカイト型、Ｂａ_1-zＳｒ_zＴｉＯ₃、ＢａＭｇ
Ｆ₄等を例示することができる。これらの強誘電体は、
例えば、ＣＶＤ法、ＭＯＣＶＤ（Metal Organic Chemic
al VapourDeposition）法、レーザーアブレーション
法、スパッタリング法等カバレッジの良い方法で堆積し
た後、必要により酸素を含む雰囲気下でアニーリングす
ることにより形成することができる。強誘電体膜３２の
厚さは、例えば２００〜３００ｎｍ程度とすることがで
きる。

【００２４】強誘電体膜３２を成膜した後、白金などの
上部電極３３を例えばＲＦスパッタリング法などで１０
０〜２００ｎｍの厚さで成膜する。次いで、レジストパ
ターンを形成し、上部電極３３、強誘電体膜３２を例え
ばイオンミリング法などで同時にエッチングする。

【００２５】次に、図６に示すように、例えば酸化シリ
コン系の第２層間絶縁膜２４をＣＶＤ法などで成膜して
キャパシタを埋め込む。この第２層間絶縁膜２４上にシ
リコン基板との接着材料である例えばポリシリコン４０
を、例えば５μｍ程度の膜厚でＣＶＤ法などで成膜す
る。更に、このポリシリコン膜４０をＣＭＰ等で平坦化
した後、シリコン基板４１と例えば９００〜１０００℃
の温度範囲で強誘電体膜に影響を与えないように熱処理
してポリシリコン膜４０とシリコン基板４１とを接着さ
せる。この後、シリコン基板１０を裏面から研磨して第
１層間絶縁膜２１が露出したところで研磨を停止する。
この工程により絶縁性基板２１面に存する半導体層１１
が形成される。

【００２６】その後、第１層間絶縁膜２１表面の半導体
層１１上にワード線（ゲート電極）５１を形成した後、
例えばイオン注入してＬＤＤを形成し、更に絶縁膜を堆
積した後エッチバックすることによりゲート電極の側壁
にサイドウオールを形成する。その後、ソース１２、ド
レイン１３をイオン注入により形成して選択トランジス
タＳＴを完成する。そして、ポリシリコン、ポリサイ
ド、アルミニウム、銅等から選ばれる導電性材料で埋め
込んでパターニングしてビット線５２を形成し、図１に
示した強誘電体メモリを製造することができる。

【００２７】一方、プレート信号供給回路部では、図５
（ｆ）の柱状下部電極３１に強誘電体膜３２を成膜する
までは共通の工程を経るが、強誘電体膜３２を成膜した
後、図７に示すように、強誘電体膜３２の上部をレジス
トパターンでエッチングして柱状下部電極３１の頂部近
傍を露出させる。その後、セル部と同様に上部電極層３
３を成膜することにより、下部電極３１と上部電極３３
とを接続させる。以下、セル部と同様の工程で図２に示
した構造を得ることができる。

【００２８】その後、トランジスタの特性改善のため、
水素雰囲気下でアニールする工程がある。この場合、本
強誘電体メモリのキャパシタは厚い絶縁層に埋めこまれ
ているため、この水素処理により影響を受けず、高品質
の強誘電体メモリが得られる。

【００２９】本プロセスフローでは、下部電極を拡散層
とのコンタクトホールのパターンを用いて形成している
ので、マスクの削減、プロセスの簡略化を図ることがで
きる。また、下部電極の平面積を最小寸法にできるた
め、上部電極の膜厚を大きくでき、今まで問題となって
いた上部電極を兼ねるプレート線の高抵抗化を改善する
ことができる。更に、ＳＯＩ構造と組み合わせているの
で、キャパシタの高さが大きくなっても、トランジスタ
の下部に埋設されているため、スタック型と異なり基板
表面に大きな突出構造がなく、トランジスタ形成以降の
プロセスが容易になる。また、ＳＯＩ構造を採用してい
るので、ノードコンタクトとワード線の合わせ余裕をと
る必要がないため、セル面積の縮小化が図れる。

【００３０】上記プロセスでは折り返し型セルについて
述べたが、本発明は開放型セルにも適用することができ
る。また、上記説明ではプレート電極は分離させている
が、プレート電極に１／２Ｖｃｃ固定の電圧を印加し、
上部電極に０Ｖ又はＶｃｃを印加する場合は、プレート
電極を共通とすることができるため、分離させる必要が
無くなる。

【００３１】

【発明の効果】本発明の強誘電体メモリは、セル面積の
縮小化と蓄積電荷量の確保を両立し得た不揮発性メモリ
である。本発明の強誘電体メモリの製造方法は、容易、
低コストでかかる強誘電体メモリを製造することができ
る。

【００３２】更にトランジスタの下に強誘電体キャパシ
タが位置する為、水素が拡散しないので高品質の強誘電
体メモリが得られる。

【図面の簡単な説明】

【図１】本発明の強誘電体メモリのセル部の一形態を示
す断面図である。

【図２】本発明の強誘電体メモリのプレート信号供給回
路部の一形態を示す断面図である。

【図３】（ａ）〜（ｃ）は、本発明の強誘電体メモリの
製造工程を示すそれぞれ断面図である。

【図４】（ｄ）、（ｅ）は、図３に続く工程を示すそれ
ぞれ断面図である。

【図５】（ｆ）、（ｇ）は、図４に続く工程を示すそれ
ぞれ断面図である。

【図６】（ｈ）は、図５に続く工程を示す断面図であ
る。

【図７】プレート信号供給回路部特有の工程を示す断面
図である。

【図８】円柱状の下部電極の直径と高さを示す概略図で
ある。

【図９】従来の強誘電体メモリを示すもので、（Ａ）は
セルのレイアウトを示す平面図、（Ｂ）は（Ａ）のＡ−
Ａ’線に沿った断面図である。

【符号の説明】

１１…半導体層、２１…第１層間絶縁膜、２４…第２層
間絶縁膜、３１…下部電極、３２…強誘電体膜、３３…
上部電極、４０…ポリシリコン層、４１…シリコン基
板、５１…ゲート電極（ワード線）、５２…ビット線、
Ｃａｐ…キャパシタ、ＢＬ…ビット線、ＳＴ…選択トラ
ンジスタ

Claims

【特許請求の範囲】

【請求項１】絶縁性基板表面に存する半導体層と、該半導体層に形成されている電界効果型トランジスタ
と、該電界効果型トランジスタの拡散層と接続し、上記絶縁
性基板内に埋め込まれている柱状の下部電極と、該下部電極の周囲の一部又は全部を覆っている強誘電体
膜と、該強誘電体膜を覆っている上部電極とを有することを特
徴とする強誘電体メモリ。
【請求項２】半導体基板に凹部を形成する工程と、該凹部を形成した半導体基板面に第１層間絶縁膜と犠牲
膜とを順次形成する工程と、該犠牲膜と第１層間絶縁膜とに半導体基板面に達する接
続孔を貫通させる工程と、該接続孔を導電性材料で埋めて柱状下部電極を形成する
工程と、該犠牲膜を除去して柱状下部電極を露出させる工程と、該露出した柱状下部電極を強誘電体膜で被覆する工程
と、該強誘電体膜を上部電極で被覆する工程と、該上部電極を埋める第２層間絶縁膜を形成する工程と、該第２層間絶縁膜に基板を接合する工程と、上記半導体基板を研削して上記第１層間絶縁膜を露出さ
せる工程と、該露出した半導体基板面に上記柱状下部電極と拡散層を
介して接続する電界効果型トランジスタを形成する工程
とを有することを特徴とする強誘電体メモリの製造方
法。
【請求項３】上記柱状下部電極を強誘電体膜で被覆する
工程後、回路の一部において、強誘電体膜を除去して柱
状下部電極を露出させる工程を有する請求項２記載の強
誘電体メモリの製造方法。