JPH08213487A

JPH08213487A - 半導体メモリセル及びその作製方法

Info

Publication number: JPH08213487A
Application number: JP7091589A
Authority: JP
Inventors: Akihiko Ochiai; 昭彦落合
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-11-28
Filing date: 1995-03-24
Publication date: 1996-08-20

Abstract

(57)【要約】【目的】半導体基板の上に形成される各種の構成要素の
厚さを薄くでき、ワード線分割あるいはビット線分割の
自由度が高い半導体メモリセル及びその作製方法を提供
する。【構成】第１の半導体基板及び第２の基板４０が張り合
わされ、第１の半導体基板側に形成された半導体メモリ
セルにおいて、（イ）第１の半導体基板１０Ａと第２の
基板４０の間には、第２の基板４０側から、プレート線
２２、強誘電体薄膜２１、及びコンタクトプラグ１３が
形成されており、（ロ）第１の半導体基板１０Ａの表面
側には、一方がコンタクトプラグ１３に電気的に接続さ
れ、そして、他方がビット線５５に電気的に接続された
ソース・ドレイン領域５２，５３が形成されており、
（ハ）第１の半導体基板１０Ａの上方にはワード線を兼
ねたゲート電極部５１が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体薄膜を用いた
半導体メモリセル及びその作製方法、更に詳しくは、強
誘電体薄膜を用いた不揮発性メモリセル（所謂ＦＥＲＡ
Ｍ）若しくはＤＲＡＭから成る半導体メモリセル及びそ
れらの作製方法に関する。

【０００２】

【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリセルの応用研究が盛んに進め
られている。この不揮発性メモリセルは、強誘電体薄膜
の高速分極反転とその残留分極を利用する、高速書き換
えが可能な不揮発性メモリセルである。現在研究されて
いる強誘電体薄膜不揮発性メモリセルは、強誘電体キャ
パシタの蓄積電荷量の変化を検出する方式と、強誘電体
の自発分極による半導体の抵抗変化を検出する方式の２
つに分類することができる。本発明の半導体メモリセル
は前者に属する。

【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性メモリセルとして、例えば、強
誘電体キャパシタに選択トランジスタを付加した１キャ
パシタ＋１トランジスタ構造を有する不揮発性メモリセ
ルを挙げることができる。強誘電体キャパシタは、例え
ば、下部電極と上部電極、及びそれらの間に挟まれた強
誘電体薄膜から構成されている。このタイプの不揮発性
メモリセルにおけるデータの書き込みや読み出しは、図
１４に示す強誘電体のＰ−Ｅヒステリシスループを応用
して行われる。強誘電体薄膜に外部電界を加えた後、外
部電界を除いたとき、強誘電体薄膜は自発分極を示す。
そして、強誘電体薄膜の残留分極は、プラス方向の外部
電界が印加されたとき＋Ｐ_r、マイナス方向の外部電界
が印加されたとき−Ｐ_rとなる。ここで、残留分極が＋
Ｐ_rの状態（図１４の「Ｄ」参照）の場合を”０”と
し、残留分極が−Ｐ_rの状態（図１４の「Ａ」参照）の
場合を”１”とする。

【０００４】”１”あるいは”０”の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１４の
「Ｃ」の状態となる。このとき、データが”０”であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが”１”であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが”０”の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが”
１”の場合には、強誘電体薄膜に分極反転が生じる。そ
の結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データ
が”０”のときでも”１”のときでも、強誘電体薄膜の
分極状態は図１４の「Ｄ」の状態となってしまう。それ
故、データが”１”の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ”１”を書き込む。

【０００５】このような不揮発性メモリセルは、例えば
米国特許第５，２２９，３０９号の明細書や、文献「強
誘電体メモリーセルの動作原理と応用面から見た要求性
能」、田中寿実夫著、東京工業大学学内共同シン
ポジウム「高誘電体・強誘電体薄膜のデバイス応用」１
９９４年１月２７日、第７０〜７９頁（以下、単に文献
と呼ぶ）から公知である。

【０００６】米国特許第５，２２９，３０９号の明細書
に開示された不揮発性メモリセルにおいては、半導体基
板に形成されたソース領域１０３の上に絶縁層１１１が
形成され、この絶縁層１１１に形成された開口部内及び
絶縁層１１１上にポリシリコン層１０６が形成されてい
る。そして、このポリシリコン層１０６上に、ＰｔやＰ
ｄから成る下部電極１０７、強誘電体薄膜１０８、Ａｌ
から成る上部電極１０９が形成されている。

【０００７】一方、上記の文献の第７９頁の図１１
（ａ）には、ＭＯＳ型トランジスタの一方のソース・ド
レインとコンタクトプラグを介して下部電極が接続さ
れ、この下部電極の上に強誘電体薄膜が形成され、更に
この強誘電体薄膜の上にプレート線が形成された構造の
不揮発性メモリセルが掲載されている。尚、参考のた
め、文献の第７９頁の図１１（ａ）に掲載された不揮発
性メモリセルを本明細書に添付した図１５に掲げる。

【０００８】

【発明が解決しようとする課題】上記の文献に開示され
た不揮発性メモリセルにおいては、プレート線と、ワー
ド線及びビット線との間に厚い層間絶縁層を形成しなけ
ればならないという問題がある。層間絶縁層が厚くなる
と、選択トランジスタのソース・ドレイン領域と下部電
極とを電気的に接続するためのコンタクトプラグのアス
ペクト比が大きくなるという問題を有する。

【０００９】また、米国特許第５，２２９，３０９号の
明細書や上記の文献に開示された不揮発性メモリセルに
おいては、メモリセルの上方に上部電極やプレート線が
形成されており、複数のメモリセルをブロック化したと
き、メモリチップ全体の配線構造や回路構成が複雑にな
り、ワード線分割あるいはビット線分割がプロセス上困
難になるという問題がある。更には、プレート線に関連
するデコーダ周りの配線構造や回路構成が複雑になり、
メモリチップのアーキテクチャー自由度が低くなるとい
う問題も有する。更には、これらの問題に起因してメモ
リチップのサイズを小さくできないという問題もある。

【００１０】従って、本発明の目的は、半導体基板の上
に形成される各種の構成要素の厚さを薄くでき、ワード
線分割あるいはビット線分割の自由度が高い半導体メモ
リセル及びその作製方法を提供することにある。更に、
本発明の目的は、プレート線に関連するデコーダ周りの
配線構造や回路構成を簡素化し得る半導体メモリセル及
びその作製方法を提供することにある。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリセルは、例えば図１の（Ａ）
に模式的な一部断面図を示すように、第１の半導体基板
及び第２の基板４０が張り合わされ、第１の半導体基板
側に形成された半導体メモリセルであって、プレート線
２２、強誘電体薄膜２１、コンタクトプラグ１３、ソー
ス・ドレイン領域５２，５３及びゲート電極部５１から
成る選択トランジスタ、並びにビット線５５から構成さ
れている。そして、（イ）第１の半導体基板１０（図１
の（Ａ）においては第１の半導体基板の部分１０Ａ）と
第２の基板４０の間には、第２の基板４０側から、プレ
ート線２２、及びプレート線の上に形成された強誘電体
薄膜２１が設けられており、更に、強誘電体薄膜２１の
上にコンタクトプラグ１３が形成されており、（ロ）第
１の半導体基板１０の表面側（図１の（Ａ）においては
第１の半導体基板の部分１０Ａ）には、一方がコンタク
トプラグ１３に電気的に接続され、そして、他方が第１
の半導体基板の上方に形成されたビット線５５に電気的
に接続されたソース・ドレイン領域５２，５３が形成さ
れており、（ハ）第１の半導体基板１０（図１の（Ａ）
においては第１の半導体基板の部分１０Ａ）の上方には
ワード線を兼ねたゲート電極部５１が形成されているこ
とを特徴とする。

【００１２】本発明の半導体メモリセルにおいては、強
誘電体薄膜２１とコンタクトプラグ１３との間に電極層
２０が形成されており、コンタクトプラグ１３が電極層
２０と電気的に接続されている態様を含めることができ
る。電極層２０は、例えばＰｔ、Ｐｄ、ＲｕＯ₂、Ｉｒ
Ｏ₂、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、
Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ_0.5Ｓｒ_0.5ＣｏＯ₃
（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ₂Ｃ
ｕ₃Ｏ₇から構成することが好ましいが、これらに限定さ
れるものではない。

【００１３】あるいは又、図１の（Ｂ）に模式的な一部
断面図を示すように、プレート線２２が、第１の半導体
基板に形成されたデコーダを構成するトランジスタ素子
の一方のソース・ドレイン領域５２Ａに電気的に接続さ
れている態様を含めることができる。

【００１４】本発明の半導体メモリセルにおいては、強
誘電体薄膜２１は、ＰｂＴｉＯ₃、ＰＺＴ系化合物、又
は層状構造を有するＢｉ系化合物から成ることが好まし
い。ＰＺＴ系化合物として、ペロブスカイト型構造を有
するＰｂＺｒＯ₃とＰｂＴｉＯ₃の固溶体であるチタン酸
ジルコン酸鉛（ＰＺＴ）、ＰＺＴにＬａを添加した金属
酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加し
た金属酸化物であるＰＮＺＴを挙げることができる。ま
た、層状構造を有するＢｉ系化合物として、ペロブスカ
イト型構造を有する、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂Ｎ
ｂ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、Ｂ
ｉ₄Ｔｉ₃Ｏ₁₂、ＳｒＢｉ₂Ｔａ_XＮｂ_2-XＯ₉、ＰｂＢｉ₂
Ｔａ₂Ｏ₉等を例示することができる。

【００１５】プレート線２２は、例えばＰｔ、Ｐｄ、Ｒ
ｕＯ₂、ＩｒＯ₂、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの
積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ_0.5Ｓｒ
_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、
ＹＢａ₂Ｃｕ₃Ｏ₇から構成することが好ましいが、これ
らの材料に限定さるものではない。尚、第１の半導体基
板と第２の基板の張り合わせ温度に耐え得る材料を用い
ることが好ましい。プレート線２２は、強誘電体薄膜２
１により構成されるキャパシタの第２の電極層を兼ねて
いてもよいし、プレート線とは別に第２の電極層を、プ
レート線２２と強誘電体薄膜２１との間に設けてもよ
い。強誘電体薄膜２１の形成後の半導体メモリセルの製
造工程において強誘電体薄膜２１が悪影響を受けないと
いう観点からは、図１２及び図１３に示すように、プレ
ート線（あるいは第２の電極層）が強誘電体薄膜２１を
被覆している態様を含めることができる。

【００１６】コンタクトプラグ１３は、絶縁層１２に形
成された開口部内に、例えば、タングステン、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ等の高融点金属から成る金属配線材料や
不純物をドーピングしたポリシリコンが埋め込まれた構
造を有することが好ましい。図１に示すように、コンタ
クトプラグ１３の頂面は絶縁層１２の表面と略同じ平面
に存在していてもよいし、図１３に示すように、コンタ
クトプラグ１３の頂部が絶縁層１２の表面（第２の絶縁
層３０側）に延在していてもよい。

【００１７】本発明の半導体メモリセルの形態として、
不揮発性メモリセル（所謂ＦＥＲＡＭ）若しくはＤＲＡ
Ｍを挙げることができる。

【００１８】上記の目的を達成するための本発明の半導
体メモリセルの作製方法は、例えば、図４〜図７に示す
ように、（イ）凹部１１Ａが形成された第１の半導体基
板１０の上に絶縁層１２を形成した後、該絶縁層１２に
開口部を設け、次いで、該開口部に金属配線材料を埋め
込み、コンタクトプラグ１３を形成する工程と、（ロ）
該絶縁層１２上及び該コンタクトプラグ１３上に強誘電
体薄膜２１を形成する工程と、（ハ）該強誘電体薄膜２
１上を含む絶縁層１２上にプレート線２２を形成する工
程と、（ニ）全面に第２の絶縁層３０を形成する工程
と、（ホ）該第２の絶縁層３０を介して第１の半導体基
板１０と第２の基板４０を張り合わせる工程と、（ヘ）
第１の半導体基板１０の裏面から第１の半導体基板１０
を研磨し、前記凹部１１の底部を露出させる工程と、
（ト）露出した第１の半導体基板１０の上方に、ワード
線を兼ねたゲート電極部５１を形成する工程と、（チ）
露出した第１の半導体基板１０に、一方がコンタクトプ
ラグ１３と電気的に接続されたソース・ドレイン領域５
２を形成する工程と、（リ）露出した第１の半導体基板
１０の上方に、他方のソース・ドレイン領域５３に電気
的に接続されたビット線５５を形成する工程、から成る
ことを特徴とする。

【００１９】本発明の半導体メモリセルの作製方法にお
いては、工程（イ）と工程（ロ）の間に、絶縁層１２上
及びコンタクトプラグ１３に電極層２０を形成する工程
を含むことができ、この場合には、工程（ロ）におい
て、この電極層２０上に強誘電体薄膜２１を形成する。

【００２０】また、プレート線２２が、第１の半導体基
板１０に形成されたデコーダを構成するトランジスタ素
子の一方のソース・ドレイン領域５２Ａに電気的に接続
されている態様を含めることができる。プレート線２２
は、例えばＰｔ、Ｐｄ、ＲｕＯ₂、ＩｒＯ₂、Ｐｔ／Ｔｉ
の積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａ
の積層構造、Ｌａ_0.5Ｓｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐ
ｔ／ＬＳＣＯの積層構造、ＹＢａ₂Ｃｕ₃Ｏ₇から構成さ
れ、これらの材料を例えばスパッタ法やパルスレーザア
ブレーション法にて強誘電体薄膜を含む絶縁層上に成膜
した後、イオンミーリング法やＲＩＥ法にて所望の形状
にパターニングすることで形成することができる。尚、
プレート線２２を構成する材料はこれらの材料から構成
することが好ましいが、これらの材料に限定さるもので
はない。尚、第１の半導体基板と第２の基板の張り合わ
せ温度に耐え得る材料を用いることが好ましい。プレー
ト線２２は、強誘電体薄膜２１により構成されるキャパ
シタの第２の電極層を兼ねていてもよいし、プレート線
とは別に第２の電極層を、プレート線２２と強誘電体薄
膜２１との間に設けてもよい。強誘電体薄膜２１の形成
後の半導体メモリセルの製造工程において強誘電体薄膜
２１が悪影響を受けないという観点からは、プレート線
（あるいは第２の電極層）が強誘電体薄膜２１を被覆し
ている態様を含めることができる。

【００２１】尚、ＰＺＴ系化合物、又は層状構造を有す
るＢｉ系化合物から成る強誘電体薄膜を、ＭＯＣＶＤ
法、ゾル・ゲル法、パルスレーザ堆積法又はスパッタ法
にて形成することが好ましい。

【００２２】本発明の半導体メモリセルの作製方法にお
いては、絶縁層に開口部を形成し、この開口部を金属配
線材料やポリシリコン（不純物をドーピングしたポリシ
リコン）で埋め込むことによって、コンタクトプラグを
形成することが好ましい。具体的には、タングステンか
ら成る金属配線材料をＣＶＤ法で開口部内を含む絶縁層
上に堆積させ、絶縁層上の金属配線材料をエッチング法
にて除去する所謂ブランケットタングステンＣＶＤ法を
挙げることができるが、金属配線材料としてＴｉやＰ
ｔ、Ｐｄ、Ｃｕ等の高融点金属を用いることもできる。
尚、絶縁層１２上に金属配線材料やポリシリコンの一部
を残しておいてもよい。

【００２３】

【作用】本発明の半導体メモリセル及びその作製方法に
おいては、第１の半導体基板と第２の基板の間に、プレ
ート線及び強誘電体薄膜が設けられており、更に、強誘
電体薄膜の上にコンタクトプラグが形成されており、こ
のコンタクトプラグは選択トランジスタの一方のソース
・ドレイン領域に電気的に接続されている。このよう
に、本発明の半導体メモリセルは基板張り合わせＳＯＩ
構造を有し、選択トランジスタの下方にプレート線が埋
め込まれた状態で形成されているので、複数のメモリセ
ルをブロック化したとき、メモリチップ全体の配線構造
や回路構成、特にプレート線の引き回しが簡素になり、
ワード線分割がプロセス上容易になる。

【００２４】プレート線を、第１の半導体基板に形成さ
れたデコーダを構成するトランジスタ素子のソース・ド
レイン領域に電気的に接続すれば、プレート線に関連す
るデコーダ周りの配線構造や回路構成が簡素になる。

【００２５】

【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。

【００２６】（実施例１）実施例１の半導体メモリセル
の構造を、図１の（Ａ）の模式的な一部断面図に示す。
また、実施例１の半導体メモリセルの各領域を仮想平面
に投影したときの投影平面図を図２に模式的に示す。図
２において、１組の選択トランジスタを点線で囲んで示
した。また、点線で囲まれていない領域は、素子分離領
域１１に相当する。尚、図２のＡ−Ｂで示す部分を結ん
で切断したときの一部断面図が図１の（Ａ）に相当す
る。本発明の半導体メモリセルは、基本的には、基板張
り合わせＳＯＩ構造を有する。更に、図３に、実施例１
の半導体メモリセルの等価回路を示す。図３中、Ｗ
Ｌ₁，ＷＬ₂，・・・はワード線を意味する。また、ＢＬ
₁，ＢＬ₂，・・・はビット線を意味し、ＰＬ₁，ＰＬ₂，
・・・はプレート線を意味する。

【００２７】実施例１の半導体メモリセルは、第１の半
導体基板及び第２の基板４０が張り合わされ、第１の半
導体基板側に形成されている。そして、プレート線２
２、強誘電体薄膜２１、コンタクトプラグ１３、選択ト
ランジスタ、並びにビット線５５から構成されている。
選択トランジスタは、ソース・ドレイン領域５２，５３
及びゲート電極部５１から成る。実施例１においては、
強誘電体薄膜２１とコンタクトプラグ１３との間に電極
層２０が形成されている。また、強誘電体薄膜２１は、
ＰＺＴ系化合物、具体的にはＰＺＴから成る。更には、
プレート線２２は、第１の半導体基板に形成されたデコ
ーダを構成するトランジスタ素子の一方のソース・ドレ
イン領域５２Ａに電気的に接続されている。プレート線
２２とゲート電極部５１とは略平行に形成されている。
そして、半導体メモリセルの動作時、プレート線２２と
ゲート電極部５１には同期した信号が印加される。

【００２８】第１の半導体基板及び第２の基板４０はシ
リコン半導体基板から成る。そして、第１の半導体基板
と第２の基板４０の間には、第２の基板４０側から、Ｐ
ｔ（白金）から成るプレート線２２、及びプレート線２
２の上に形成されたＰＺＴから成る強誘電体薄膜２１が
設けられている。Ｐｔから成る強誘電体薄膜２１の上に
は、Ｐｔ（白金）から成る電極層２０が形成されてい
る。更に、電極層２０の上にはコンタクトプラグ１３が
形成されている。実施例１においては、タングステンか
ら成る金属配線材料や不純物をドーピングしたポリシリ
コンを開口部内に埋め込むことで、コンタクトプラグ１
３が形成されている。実施例１においては、電極層２
０、強誘電体薄膜２１、及び強誘電体薄膜２１を被覆す
るプレート線２２の部分によって、強誘電体薄膜キャパ
シタが構成されている。

【００２９】第１の半導体基板の表面側には、一方がコ
ンタクトプラグ１３に電気的に接続され、そして、他方
が第１の半導体基板の上方に形成されたビット線５５に
電気的に接続されたソース・ドレイン領域５２，５３が
形成されている。また、第１の半導体基板の上方にはワ
ード線を兼ねたゲート電極部５１が形成されている。

【００３０】尚、図中、参照番号１０Ａ，１０Ｂは第１
の半導体基板の部分を示し、１１は素子分離領域、１２
は絶縁層、３０は第２の絶縁層、３１はポリシリコン
層、５０はゲート酸化膜、５４は層間絶縁層、５６はビ
ットコンタクト部を示す。ビットコンタクト部５６を介
して、ビット線５５は他方のソース・ドレイン領域５３
に電気的に接続されている。

【００３１】デコーダを構成するトランジスタ素子の構
成を模式的な一部断面図である図１の（Ｂ）に示す。こ
のトランジスタ素子は、ゲート電極部５１Ａ、ソース・
ドレイン領域５２Ａ，５３Ａから構成されている。プレ
ート線２２は一方のソース・ドレイン領域５２Ａにコン
タクトプラグ１３Ａを介して電気的に接続されている。
尚、図中、参照番号１１Ｃは素子分離領域、５７は配線
である。

【００３２】以下、図１に示した実施例１の半導体メモ
リセルの作製方法を、図４〜図７の半導体基板等の模式
的な一部断面図を参照して説明する。基本的には、本発
明の半導体メモリセルの作製方法は、基板張り合わせＳ
ＯＩ技術を応用している。

【００３３】［工程−１００］先ず、凹部１１Ａが形成
された第１のシリコン半導体基板１０の上に絶縁層１２
を形成した後、絶縁層１２に開口部を設け、コンタクト
プラグ１３を形成する（図４の（Ａ）参照）。凹部１１
Ａに埋め込まれた絶縁層１２は、素子分離領域として機
能し、且つ、後の工程で第１の半導体基板１０を研磨す
るときの研磨ストッパとしても機能する。

【００３４】凹部１１Ａの形成は、従来のフォトリソグ
ラフィ技術及びドライエッチング技術を用いて行うこと
ができる。絶縁層１２は、例えばＳｉＯ₂や、ＳｉＯ₂／
Ｓｉ₃Ｎ₄積層構造から成り、例えば公知のＣＶＤ法にて
形成することができる。絶縁層１２の形成後、絶縁層１
２の表面を、例えば化学的機械的研磨法（ＣＭＰ法）や
エッチバック法にて平滑化処理することが望ましい。

【００３５】コンタクトプラグ１３は、絶縁層１２にフ
ォトリソグラフィ技術及びドライエッチング技術によっ
て開口部を形成し、次いで、開口部にドーピングされた
ポリシリコン又は金属配線材料を埋め込むことで形成す
ることができる。開口部の底部の第１の半導体基板１０
には、後の工程で選択トランジスタのソース・ドレイン
領域が形成される。実施例１においては、所謂ブランケ
ットタングステンＣＶＤ法にてコンタクトプラグ１３の
形成を行う。そのために、Ｔｉ層及びＴｉＮ層を順に例
えばマグネトロンスパッタ法にて開口部内を含む絶縁層
１２の上に成膜する。Ｔｉ層及びＴｉＮ層の成膜条件を
以下に例示する。尚、Ｔｉ層及びＴｉＮ層を形成する理
由は、オーミックな低コンタクト抵抗を得ること、ブラ
ンケットタングステンＣＶＤ法における第１の半導体基
板１０の損傷発生の防止、タングステンの密着性向上の
ためである。Ｔｉ層（厚さ：２０ｎｍ）プロセスガス：Ａｒ＝３５sccm 圧力：０．５２ＰａＲＦパワー：２ｋＷ基板の加熱：無しＴｉＮ層（厚さ：１００ｎｍ）プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力：１．０ＰａＲＦパワー：６ｋＷ基板の加熱：無し

【００３６】次に、ＴｉＮ層の上にタングステン層を、
以下に例示する条件のＣＶＤ法にて堆積させる。使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝４０／４００／２２５０
sccm 圧力：１０．７ｋＰａ成膜温度：４５０゜Ｃ

【００３７】その後、絶縁層１２上のタングステン層及
びＴｉＮ層、Ｔｉ層をエッチングして除去する。エッチ
ングの条件を、例えば以下のとおりとすることができ
る。第１段階のエッチング：タングステン層のエッチング使用ガス：ＳＦ₆／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力：４６ＰａＲＦパワー：２７５Ｗ第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング使用ガス：Ａｒ／Ｃｌ₂＝７５／：５sccm 圧力：６．５ＰａＲＦパワー：２５０Ｗ

【００３８】こうして、図４の（Ａ）に示す構造を得る
ことができる。実施例１においては、コンタクトプラグ
１３の頂面と絶縁層１２の表面は略同一平面に位置す
る。コンタクトプラグ１３の頂面は絶縁層１２の表面か
ら多少は突出していても凹んでいてもよい。尚、図にお
いては、ＴｉＮ層及びＴｉ層の図示は省略した。

【００３９】［工程−１１０］次に、絶縁層１２上に強
誘電体薄膜を形成するが、実施例１においては、その前
に、コンタクトプラグ１３に電気的に接続された電極層
２０を絶縁層１２上に形成する。電極層２０はＰｔから
成り、例えばＲＦマグネトロンスパッタ法にて成膜する
ことができる。Ｐｔから成る電極層２０の厚さを０．２
μｍとした。ＲＦマグネトロンスパッタ条件を以下に例
示する。アノード電圧：２．６ｋＶ入力電力：１．１〜１．６Ｗ／ｃｍ² プロセスガス：Ａｒ／Ｏ₂＝９０／１０圧力：０．７Ｐａ成膜温度：６００〜７５０゜Ｃ堆積速度：５〜１０ｍｍ／分

【００４０】次いで、電極層２０上に強誘電体薄膜２１
を形成する。実施例１においては強誘電体薄膜２１はＰ
ＺＴから成り、マグネトロンスパッタ法にて成膜する。
成膜条件を以下に例示する。尚、Ｐｔから成る電極層２
０の上に形成されたＰＺＴは多結晶となるが、その特性
は実用上問題ない。尚、ターゲットをＰＬＺＴに交換す
れば、ＰＬＺＴから成る強誘電体薄膜２１を形成するこ
とができる。ターゲット：ＰＺＴプロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体
積％圧力：４Ｐａパワー：５０Ｗ成膜温度：５００゜Ｃ強誘電体薄膜の厚さ：０．３μｍ

【００４１】その後、例えばＲＩＥ法で強誘電体薄膜２
１をパターニングし、次いで、例えばイオンミリング技
術で電極層２０をパターニングする。あるいは又、強誘
電体薄膜２１と電極層２０を同時にスパッタエッチング
法にて所望の形状にパターニングする。こうして、図４
の（Ｂ）に示す構造を得ることができる。尚、電極層２
０（及び強誘電体薄膜２１）の平面形状及びコンタクト
プラグ１３との配置関係を、図２に示した。

【００４２】［工程−１２０］次いで、強誘電体薄膜２
１上を含む絶縁層１２上にプレート線２２を形成する
（図４の（Ｃ）参照）。尚、プレート線２２は、図１の
（Ａ）の紙面垂直方向に延びている。更には、図２の上
下方向に略垂直に延びているが、図２においてプレート
線２２の図示は省略した。実施例１においては、プレー
ト線２２は、Ｐｔ（白金）から成る。プレート線２２
は、［工程−１１０］におけるスパッタ法によるＰｔの
成膜条件と同様の成膜条件、並びにイオンミリング技術
を用いてパターニングを行うことで形成することができ
る。

【００４３】［工程−１３０］次いで、全面に第２の絶
縁層３０を形成する。即ち、例えばＳｉＯ₂から成る第
２の絶縁層３０を全面にＣＶＤ法にて形成する。その
後、例えば、化学的機械的研磨法（ＣＭＰ法）にて第２
の絶縁層３０の頂面を化学的及び機械的に研磨し、第２
の絶縁層３０を平坦化することが望ましい。あるいは
又、エッチバック法にて、第２の絶縁層３０の平坦化処
理を行ってもよい。その後、第２の絶縁層３０の上にポ
リシリコン層３１を、例えばＣＶＤ法で堆積させる（図
５の（Ａ）参照）。尚、ポリシリコン層は、次の工程で
基板を張り合わせるときの接着層としての機能を有す
る。

【００４４】［工程−１４０］次に、第２の絶縁層３０
を介して第１の半導体基板１０と第２の基板４０を張り
合わせる。即ち、例えばシリコン基板から成る第２の基
板４０と、ポリシリコン層３１とを圧着して、例えば８
５０〜９００゜Ｃに加熱する。この加熱処理によって、
第１の半導体基板１０と第２の基板４０は強固に張り合
わされる（図５の（Ｂ）参照）。

【００４５】［工程−１５０］次に、第１の半導体基板
の裏面から第１の半導体基板１０を研磨し、凹部１１Ａ
の底部を露出させる。凹部１１Ａ内に形成されている絶
縁層１２が研磨ストッパとなり、凹部１１Ａの底部が露
出した時点で、第１の半導体基板の残りの部分１０Ａの
研磨はそれ以上進行しない。この状態で、第１の半導体
基板１０の研磨を中止する。こうして、図６の（Ａ）に
示す構造を得ることができる。第１の半導体基板の部分
１０Ａは、コンタクトプラグ１３を介して電極層２０に
接続されている。第１の半導体基板の部分１０Ａには、
選択トランジスタ用のソース・ドレイン領域が後の工程
で形成される。また、凹部１１Ａ内に残存した絶縁層１
２から素子分離領域１１が構成される。

【００４６】［工程−１６０］その後、露出した第１の
半導体基板（より具体的には、第１の半導体基板の部分
１０Ａである。以下、単に第１の半導体基板１０Ａと表
現する）の上方に、ワード線を兼ねたゲート電極部を形
成する。即ち、第１の半導体基板１０Ａの表面を酸化し
てゲート酸化膜５０を形成する。そして、ポリシリコン
層を例えばＣＶＤ法にて全面に堆積させた後、フォトリ
ソグラフィ技術及びエッチング技術によってポリシリコ
ン層をパターニングし、ポリシリコンから成る選択トラ
ンジスタのゲート電極部５１を形成する。こうして、図
６の（Ｂ）に示す構造を得ることができる。尚、このゲ
ート電極部５１はワード線を兼ねている。ゲート電極部
５１は、ポリサイド構造から構成してもよいし、金属シ
リサイドから構成してもよい。

【００４７】［工程−１７０］次に、露出した第１の半
導体基板１０Ａに、一方がコンタクトプラグ１３と電気
的に接続されたソース・ドレイン領域（ドレイン領域）
５２を形成する。即ち、露出した第１の半導体基板１０
Ａに対して不純物イオンのイオン注入を行った後、注入
された不純物の活性化処理を行い、選択トランジスタの
ソース・ドレイン領域５２，５３及びチャネル領域を形
成する（図７の（Ａ）参照）。このソース・ドレイン領
域５２，５３の形成は周知の方法で行うことができる。

【００４８】［工程−１８０］その後、露出した第１の
半導体基板１０Ａの上方に、他方のソース・ドレイン領
域５３（ソース領域）に電気的に接続されたビット線５
５を形成する。そのために、先ず、ＣＶＤ法にて全面に
例えばＳｉＯ₂から成る層間絶縁層５４を堆積させ、次
いで、フォトリソグラフィ技術及びエッチング技術を用
いて、他方のソース・ドレイン領域５３の上方の層間絶
縁層５４に開口部を形成する（図７の（Ｂ）参照）。そ
の後、例えばアルミニウム系合金から成る金属配線材料
層を、例えば高温アルミニウムスパッタ法にて、開口部
内を含む層間絶縁層５４上に堆積させる。次いで、フォ
トリソグラフィ技術及びエッチング技術を用いて、アル
ミニウム系合金から成る金属配線材料層をパターニング
して、ビット線５５を形成する。こうして。図１の
（Ａ）に示した構造を有する半導体メモリセルを作製す
ることができる。尚、ビット線５５は、図２の左右方向
に水平に延びているが、図２においてはビット線５５を
部分的にのみ図示した。

【００４９】高温アルミニウムスパッタ法においては、
各開口部内を含む層間絶縁層５４上に、Ｔｉ層及びＴｉ
Ｎ層を例えばスパッタ法にて成膜した後、ＴｉＮ層上に
アルミニウム系合金（例えばＡｌ−１％Ｓｉ）から成る
金属配線材料層をスパッタ法にて形成する。Ｔｉ層、Ｔ
ｉＮ層及びアルミニウム系合金から成る金属配線材料層
の成膜条件を以下に例示する。尚、Ｔｉ層及びＴｉＮ層
を形成する理由は、オーミックな低コンタクト抵抗を得
ること、アルミニウム系合金から成る金属配線材料層に
よる第１の半導体基板１０Ａの損傷発生の防止、アルミ
ニウム系合金の濡れ性改善のためである。Ｔｉ層（厚さ：２０ｎｍ）プロセスガス：Ａｒ＝３５sccm 圧力：０．５２ＰａＲＦパワー：２ｋＷ基板の加熱：無しＴｉＮ層（厚さ：１００ｎｍ）プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力：１．０ＰａＲＦパワー：６ｋＷ基板の加熱：無しアルミニウム系合金層から成る配線層プロセスガス：Ａｒ＝１００sccm 圧力：０．２６ＰａＲＦパワー：１５ｋＷ基体温度：４７５゜Ｃ

【００５０】尚、アルミニウム系合金から成る金属配線
材料層の成膜は所謂高温アルミニウムスパッタ法にて行
ったが、このような成膜方法に限定されるものではな
く、所謂高温リフロー法や高圧リフロー法にて行うこと
もできる。高温リフロー法においては、以下に例示する
条件でアルミニウム系合金から成る金属配線材料層を層
間絶縁層５４上に堆積させる。プロセスガス：Ａｒ＝１００sccm ＤＣパワー：２０ｋＷスパッタ圧力：０．４Ｐａ基体加熱温度：１５０゜Ｃ

【００５１】その後、第２の基板４０を約５００゜Ｃに
加熱する。これによって、層間絶縁層５４上に堆積した
アルミニウム系合金から成る金属配線材料層は流動状態
となり、開口部の内に流入し、開口部はアルミニウム系
合金で確実に埋め込まれ、ビットコンタクト部５６が形
成される。一方、層間絶縁層５４の上にはアルミニウム
系合金から成る金属配線材料層が形成される。尚、ここ
では、ビットコンタクト部５６は、ワード線を兼ねたゲ
ート電極５１と自己整合的に形成されている。加熱条件
を、例えば以下のとおりとすることができる。加熱方式：基板裏面ガス加熱加熱温度：５００゜Ｃ加熱時間：２分プロセスガス：Ａｒ＝１００sccm プロセスガス圧力：１．１×１０³Ｐａ

【００５２】ここで、基板裏面ガス加熱方式とは、第２
の基板４０の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと第２の
基板４０の裏面の間にプロセスガスを導入することによ
って第２の基板４０を含む全体を加熱する方式である。
加熱方式としては、この方式以外にもランプ加熱方式等
を用いることができる。

【００５３】こうして、層間絶縁層５４に形成された開
口部にアルミニウム系合金が埋め込まれ、ビットコンタ
クト部５６が形成される（図１の（Ａ）及び図２参
照）。尚、図においては、ＴｉＮ層及びＴｉ層の図示は
省略した。その後、層間絶縁層５４の上の金属配線材料
層、ＴｉＮ層、Ｔｉ層を選択的に除去してパターニング
し、ビット線５５を形成する。尚、ビット線５５を構成
する材料は、アルミニウム系合金に限定されず、適宜周
知の配線材料（例えば、ポリシリコンや銅、あるいはタ
ングステン等の高融点金属材料とアルミニウム系合金の
積層構造等）を用いることができる。

【００５４】以上の工程においては、専ら半導体メモリ
セルを作製したが、これらの工程においてデコーダを構
成するトランジスタ素子を同時に作製することができ
る。以下、デコーダを構成するトランジスタ素子の作製
工程を説明する。尚、各工程に付す工程番号は２００番
台とし、半導体メモリセルを作製する工程における工程
番号と同時に同様の方法で実行される工程には、工程番
号の内、十の位及び一の位の数字に同じ数字を用いた。
また、工程番号がスキップしている場合には、その工程
はデコーダを構成するトランジスタ素子の作製工程にお
いて不要であり、かかる工程を実行しないことを意味す
る。

【００５５】［工程−２００］先ず、凹部１１Ｂが形成
された第１のシリコン半導体基板１０の上に絶縁層１２
を形成した後、絶縁層１２に開口部を設ける。凹部１１
Ｂに埋め込まれた絶縁層１２は、素子分離領域として機
能し、且つ、後の工程で第１の半導体基板１０を研磨す
るときの研磨ストッパとしても機能する。次に、絶縁層
１２にフォトリソグラフィ技術及びドライエッチング技
術によって開口部を形成し、次いで、開口部に金属配線
材料を埋め込んでコンタクトプラグ１３Ａを形成する。
開口部の底部の第１の半導体基板１０には、後の工程で
デコーダを構成するトランジスタ素子のソース・ドレイ
ン領域が形成される。この工程は、［工程−１００］と
同時に行うことができる。こうして、図８の（Ａ）に示
す構造を得ることができる。

【００５６】［工程−２２０］次いで、［工程−１２
０］にてプレート線２２を形成する際、かかるプレート
線２２を、［工程−２００］で形成したコンタクトプラ
グ１３Ａの上まで延在させる（図８の（Ｂ）参照）。
尚、デコーダを構成するトランジスタ素子には強誘電体
薄膜から構成されたキャパシタを作製する必要はないの
で、［工程−１１０］は不要である。

【００５７】［工程−２３０］次いで、［工程−１３
０］にて全面に第２の絶縁層３０を形成する際、デコー
ダを構成するトランジスタ素子を作製すべき領域にも第
２の絶縁層３０を形成し、更にその上にポリシリコン層
３１を形成する（図８の（Ｃ）参照）。

【００５８】［工程−２４０］その後、第２の絶縁層３
０を介して第１の半導体基板１０と第２の基板４０を張
り合わせる（図９の（Ａ）参照）。

【００５９】［工程−２５０］次に、［工程−１５０］
と同時に、第１の半導体基板の裏面から第１の半導体基
板１０を研磨し、凹部１１Ｂの底部を露出させる（図９
の（Ｂ）参照）。第１の半導体基板の部分１０Ｂは、コ
ンタクトプラグ１３Ａを介してプレート線２２に接続さ
れている。第１の半導体基板の部分１０Ｂには、デコー
ダのトランジスタ素子用のソース・ドレイン領域が後の
工程で形成される。また、凹部１１Ｂ内に残存した絶縁
層１２から素子分離領域１１Ｃが構成される。

【００６０】［工程−２６０］その後、露出した第１の
半導体基板（より具体的には、第１の半導体基板の部分
１０Ｂである。以下、単に第１の半導体基板１０Ｂと表
現する）の上方に、ゲート電極部５１Ａを形成する。こ
の工程は、［工程−１６０］と同時に、同様の方法で実
行することができる。こうして、図１０の（Ａ）に示す
構造を得ることができる。尚、ゲート電極部５１Ａは、
ポリサイド構造から構成してもよいし、金属シリサイド
から構成してもよい。

【００６１】［工程−２７０］次に、露出した第１の半
導体基板１０Ｂに、一方がコンタクトプラグ１３Ａと電
気的に接続されたソース・ドレイン領域（ドレイン領
域）５２Ａを形成する。この工程は［工程−１７０］と
同時に、同様の方法で実行することができる。こうし
て、図１０の（Ｂ）に示す構造を得ることができる。

【００６２】［工程−２８０］その後、露出した第１の
半導体基板１０Ｂの上方に、他方のソース・ドレイン領
域５３Ａ（ソース領域）に電気的に接続された配線５７
を形成する。この工程は［工程−１８０］と同時に、同
様の方法で実行することができる。こうして、図１の
（Ｂ）に示す構造を有するデコーダのトランジスタ素子
を作製することができる。

【００６３】（実施例２）実施例１においては、強誘電
体薄膜２１とコンタクトプラグ１３との間に電極層２０
を形成した。これに対して、実施例２においては、図１
１に模式的な一部断面図を示すように、電極層２０の形
成を省略し、強誘電体薄膜２１上にコンタクトプラグ１
３を形成した。実施例２においては、電極層に相当する
コンタクトプラグ１３、強誘電体薄膜２１及びプレート
線２２によって強誘電体薄膜キャパシタが構成されてい
る。

【００６４】実施例１の［工程−１１０］において、強
誘電体薄膜２１と電極層２０を同時にパターニングする
際、途中でパターニング条件を変更する必要があり、強
誘電体薄膜２１及び電極層２０の加工形状の再現性等が
乏しくなる場合がある。また、最適パターニング条件の
選択や制御が困難となる場合がある。実施例２において
は、コンタクトプラグ１３が電極層に相当する。従っ
て、コンタクトプラグ１３上を含む絶縁層１２上に強誘
電体薄膜２１を成膜した後、この強誘電体薄膜２１を所
望の形状にパターニングするとき、電極層のパターニン
グは不要である。それ故、電極層に相当するコンタクト
プラグ１３及び強誘電体薄膜２１の形成・加工条件等の
最適化を図ることが容易となる。また、電極層としてコ
ンタクトプラグを利用するので、半導体メモリセルの製
造工程の削減を図ることができる。

【００６５】実施例２の半導体メモリセルの作製方法
は、電極層２０の形成工程、電極層２０のパターニング
工程が無いことを除き、実施例１で説明した半導体メモ
リセルの作製方法と同様とすることができるので、詳細
な説明は省略する。尚、絶縁層１２の上に形成された強
誘電体薄膜２１はアモルファスであるが、その特性は実
用上問題ない。

【００６６】（実施例３）実施例３は実施例２で説明し
た半導体メモリセルの変形である。実施例３が実施例２
と相違する点は、図１２に示すように、プレート線２２
が強誘電体薄膜２１を被覆している点にある。即ち、強
誘電体薄膜２１に露出した部分は存在しない。その他の
構造は、実施例２の半導体メモリセルと同様とすること
ができ、その作製方法も実施例２と同様とすることがで
きる。尚、実施例１においても、プレート線２２が強誘
電体薄膜２１を被覆している構造とすることができる。

【００６７】実施例１あるいは実施例２においては、プ
レート線２２の形成が完了した時点で、強誘電体薄膜２
１の側面が露出した状態となっている。そのため、次の
工程でプレート線２２上に第２の絶縁層３０を形成する
際、水素や水分の悪影響を受け、強誘電体薄膜２１の残
留分極±Ｐ_rが低下する虞がある。然るに、プレート線
２２で強誘電体薄膜２１を被覆することによって、強誘
電体薄膜２１の残留分極±Ｐ_rが低下するといった、後
の工程において強誘電体薄膜２１が受ける悪影響を抑制
することができる。

【００６８】（実施例４）実施例４は実施例３で説明し
た半導体メモリセルの変形である。実施例４が実施例３
と相違する点は、コンタクトプラグ１３の頂部１３０
が、第２の絶縁層３０側の絶縁層１２の上に延在してい
る点にある（図１３参照）。その他の構成は実施例３と
同様であり、詳細な説明は省略する。実施例４の半導体
メモリセルの作製においては、実施例１の［工程−１０
０］において、開口部の近傍の絶縁層１２上にポリシリ
コン層あるいはタングステン層等が残るように、フォト
リソグラフィ技術を用いてポリシリコン層あるいはタン
グステン層及びＴｉＮ層／Ｔｉ層のエッチングを行えば
よい。

【００６９】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。

【００７０】実施例においては、マグネトロンスパッタ
法にてＰＺＴから成る強誘電体薄膜を形成したが、その
代わりに、ＰＺＴやＰＬＺＴをパルスレーザアブレーシ
ョン法にて形成することもできる。この場合の成膜条件
を以下に例示する。ターゲット：ＰＺＴ又はＰＬＺＴ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０Ｐａ

【００７１】あるいは又、ＳｒＢｉ₂Ｔａ₂Ｏ₉から成る
強誘電体薄膜をパルスレーザアブレーション法にて形成
することもできる。この場合の成膜条件を以下に例示す
る。ターゲット：ＳｒＢｉ₂Ｔａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ）成膜温度：５００゜Ｃ酸素濃度：３Ｐａ尚、ＳｒＢｉ₂Ｔａ₂Ｏ₉の成膜後、８００゜Ｃ×１時
間、酸素雰囲気中でポストベーキングを行う。

【００７２】あるいは又、ＭＯＣＶＤ法によって、Ｂｉ
系層状構造ペロブスカイト型の強誘電体材料から成る強
誘電体薄膜を成膜することもできる。例えばＳｒＢｉ₂
Ｔａ₂Ｏ₉）の成膜条件を以下に例示する。ソース材料：Ｓｒ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂ Ｂｉ（Ｃ₆Ｈ₅）₃ Ｔａ（ＯＣ₂Ｈ₅）₅ 成膜温度：６５０〜７５０゜Ｃ成膜圧力：２７〜４００Ｐａ酸素濃度：５０％

【００７３】Ｐｔから成る電極層やプレート線をパルス
レーザ堆積法によって成膜することも可能である。パル
スレーザ堆積法によるＰｔの成膜条件を、以下に例示す
る。パルスレーザ堆積法による成膜条件ターゲット：Ｐｔ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ²）成膜温度：５００〜６００゜Ｃ

【００７４】実施例１においては電極層２０やプレート
線２２をＰｔから構成したが、その代わりに、例えばＬ
ＳＣＯから構成することもできる。この場合のパルスレ
ーザアブレーション法による成膜条件を以下に例示す
る。ターゲット：ＬＳＣＯ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０Ｐａ

【００７５】各種の絶縁層として、ＳｉＯ₂やＢＰＳＧ
の代わりに、ＬＴＯ（Low Temperature Oxide、低温Ｃ
ＶＤ−ＳｉＯ₂）、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳ
Ｇ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳｉ
₃Ｎ₄等の公知の絶縁材料、あるいはこれらの絶縁材料を
積層したものを用いることができる。

【００７６】アルミニウム系合金として、例えば、純ア
ルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニ
ウム合金を挙げることができる。あるいは又、アルミニ
ウム系合金の代わりに、ポリシリコン、チタン、チタン
合金、銅、銅合金、タングステン、タングステン合金を
用いてビット線５５や配線５７を形成することもでき
る。実施例においては、コンタクトプラグ１３の下地を
Ｔｉ／ＴｉＮの２層構成としたが、Ｔｉ、あるいはＴｉ
Ｎの１層構成とすることもできる。また、コンタクトプ
ラグ１３は、ＴｉＷ、ＴｉＮＷ、ＷＳｉ₂、ＭｏＳｉ₂等
から構成することもできる。

【００７７】本発明の半導体メモリセルから、強誘電体
薄膜を用いた不揮発性メモリセル（は所謂ＦＥＲＡＭ）
のみならず、ＤＲＡＭを構成することもできる。この場
合には、強誘電体薄膜の分極のみを利用する。即ち、外
部電極による最大（飽和）分極Ｐ_maxと外部電極が０の
場合の残留分極Ｐ_rとの差（Ｐ_max−Ｐ_r）が、電源電圧
に対して一定の比例関係を有する特性を利用する。強誘
電体薄膜の分極状態は、常に飽和分極（Ｐ_max）と残留
分極（Ｐ_r）の間にあり、反転しない。データはリフレ
ッシュによって保持される。

【００７８】

【発明の効果】本発明の半導体メモリセル及びその作製
方法においては、所謂基板張り合わせＳＯＩ構造を有す
るので、従来のＦＥＲＡＭと比較して、強誘電体キャパ
シタを形成することによって半導体メモリセルが厚くな
ることを抑制することができる。また、選択トランジス
タの下方にプレート線が形成されているので、複数のメ
モリセルをブロック化したとき、メモリチップ全体の配
線構造や回路構成、特にプレート線の引き回しが簡素に
なり、ワード線分割がプロセス上容易になる。また、Ｓ
ＯＩ構造を有するので、拡散容量が小さくなり、半導体
メモリセルの動作速度が早くなる。

【００７９】プレート線を、第１の半導体基板に形成さ
れたデコーダを構成するトランジスタ素子の一方のソー
ス・ドレイン領域に電気的に接続すれば、プレート線に
関連するデコーダ周りの配線構造や回路構成が簡素にな
り、メモリチップのアーキテクチャー自由度が高くな
る。更には、メモリチップのサイズを小さくすることが
できる。

【００８０】強誘電体薄膜の上にコンタクトプラグを形
成すれば、強誘電体薄膜と電極層を同時にパターニング
する必要がなくなり、強誘電体薄膜の加工形状の再現性
等が向上する。また、最適パターニング条件の選択や制
御が容易となる。

【図面の簡単な説明】

【図１】実施例１の半導体メモリセルの構造を示す模式
的な一部断面図及びデコーダを構成するトランジスタ素
子の構造を示す模式的な一部断面図である。

【図２】実施例１の半導体メモリセルの各領域を仮想平
面に投影したときの模式的な投影平面図である。

【図３】実施例１の半導体メモリセルの等価回路であ
る。

【図４】実施例１の半導体メモリセルの作製方法を説明
するための半導体基板等の模式的な一部断面図である。

【図５】図４に引き続き、実施例１の半導体メモリセル
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。

【図６】図５に引き続き、実施例１の半導体メモリセル
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。

【図７】図６に引き続き、実施例１の半導体メモリセル
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。

【図８】実施例１のデコーダを構成するトランジスタ素
子の作製方法を説明するための半導体基板等の模式的な
一部断面図である。

【図９】図８に引き続き、実施例１のデコーダを構成す
るトランジスタ素子の作製方法を説明するための半導体
基板等の模式的な一部断面図である。

【図１０】図９に引き続き、実施例１のデコーダを構成
するトランジスタ素子の作製方法を説明するための半導
体基板等の模式的な一部断面図である。

【図１１】実施例２の半導体メモリセルの構造を示す模
式的な一部断面図である。

【図１２】実施例３の半導体メモリセルの構造を示す模
式的な一部断面図である。

【図１３】実施例４の半導体メモリセルの構造を示す模
式的な一部断面図である。

【図１４】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【図１５】従来の技術におけるＦＥＲＡＭの模式的な一
部断面図である。

【符号の説明】

１０第１の半導体基板１１，１１Ａ素子分離領域１２絶縁層１３コンタクトプラグ２０電極層２１強誘電体薄膜２２プレート線３０第２の絶縁層３１ポリシリコン層４０第２の基板５０ゲート酸化膜５１ゲート電極部５２，５３ソース・ドレイン領域５４層間絶縁層５５ビット線５６ビットコンタクト部５１Ａデコーダを構成するトランジスタ素子のゲート
電極部５２Ａ，５３Ａデコーダを構成するトランジスタ素子
のソース・ドレイン領域５７配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/768 27/108 21/8242 7735−4ＭＨ０１Ｌ 27/10 ６５１ 7735−4Ｍ６６１

Claims

【特許請求の範囲】

【請求項１】第１の半導体基板及び第２の基板が張り合
わされ、第１の半導体基板側に形成された半導体メモリ
セルであって、プレート線、強誘電体薄膜、コンタクト
プラグ、ソース・ドレイン領域及びゲート電極部から成
る選択トランジスタ、並びにビット線から構成されてお
り、（イ）第１の半導体基板と第２の基板の間には、第２の
基板側から、プレート線、及び該プレート線の上に形成
された強誘電体薄膜が設けられており、更に、該強誘電
体薄膜の上にコンタクトプラグが形成されており、（ロ）第１の半導体基板の表面側には、一方が該コンタ
クトプラグに電気的に接続され、そして、他方が第１の
半導体基板の上方に形成されたビット線に電気的に接続
されたソース・ドレイン領域が形成されており、（ハ）第１の半導体基板の上方にはワード線を兼ねたゲ
ート電極部が形成されていることを特徴とする半導体メ
モリセル。
【請求項２】強誘電体薄膜とコンタクトプラグとの間に
電極層が形成されており、コンタクトプラグは該電極層
と電気的に接続されていることを特徴とする請求項１に
記載の半導体メモリセル。
【請求項３】プレート線は、第１の半導体基板に形成さ
れたデコーダを構成するトランジスタ素子の一方のソー
ス・ドレイン領域に電気的に接続されていることを特徴
とする請求項１又は請求項２に記載の半導体メモリセ
ル。
【請求項４】強誘電体薄膜は、ＰＺＴ系化合物、又は層
状構造を有するＢｉ系化合物から成ることを特徴とする
請求項１乃至請求項３のいずれか１項に記載の半導体メ
モリセル。
【請求項５】（イ）凹部が形成された第１の半導体基板
の上に絶縁層を形成した後、該絶縁層に開口部を設け、
次いで、該開口部に金属配線材料を埋め込み、コンタク
トプラグを形成する工程と、（ロ）該絶縁層上及び該コンタクトプラグ上に強誘電体
薄膜を形成する工程と、（ハ）該強誘電体薄膜上を含む絶縁層上にプレート線を
形成する工程と、（ニ）全面に第２の絶縁層を形成する工程と、（ホ）該第２の絶縁層を介して第１の半導体基板と第２
の基板を張り合わせる工程と、（ヘ）第１の半導体基板の裏面から第１の半導体基板を
研磨し、前記凹部の底部を露出させる工程と、（ト）露出した第１の半導体基板の上方に、ワード線を
兼ねたゲート電極部を形成する工程と、（チ）露出した第１の半導体基板に、一方がコンタクト
プラグと電気的に接続されたソース・ドレイン領域を形
成する工程と、（リ）露出した第１の半導体基板の上方に、他方のソー
ス・ドレイン領域に電気的に接続されたビット線を形成
する工程、から成ることを特徴とする半導体メモリセル
の作製方法。
【請求項６】工程（イ）と工程（ロ）の間に、絶縁層上
及びコンタクトプラグ上に電極層を形成する工程を含
み、工程（ロ）において該電極層上に強誘電体薄膜を形
成することを特徴とする請求項５に記載の半導体メモリ
セルの作製方法。
【請求項７】プレート線は、第１の半導体基板に形成さ
れたデコーダを構成するトランジスタ素子の一方のソー
ス・ドレイン領域に電気的に接続されていることを特徴
とする請求項５又は請求項６に記載の半導体メモリセル
の作製方法。
【請求項８】ＰＺＴ系化合物、又は層状構造を有するＢ
ｉ系化合物から成る強誘電体薄膜を、ＭＯＣＶＤ法、パ
ルスレーザ堆積法又はスパッタ法にて形成することを特
徴とする請求項５乃至請求項７のいずれか１項に記載の
半導体メモリセルの作製方法。