JP2004031553A

JP2004031553A - 半導体素子及びその製造方法

Info

Publication number: JP2004031553A
Application number: JP2002184156A
Authority: JP
Inventors: Tomomi Yamanobe; 山野辺　智美
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-06-25
Filing date: 2002-06-25
Publication date: 2004-01-29
Anticipated expiration: 2022-06-25
Also published as: US20030234412A1; US6914283B2; JP3836052B2

Abstract

【課題】水素による強誘電体特性の劣化を抑制可能とする半導体素子を提供する。
【解決手段】強誘電体膜に対する水素の侵入を防止する水素侵入防止膜４００を上部電極２８上方に設けると共に、水素侵入防止膜が、上部電極が並設されている所定方向（ここでは、図中Ｘ方向）と直交する方向（ここでは、図中Ｙ方向）に有する幅を、上部電極２８が当該直交する方向に有する最大幅の１倍以上となるように設けることとし、更に、この水素侵入防止膜を、周辺回路６０において上部電極が並設される所定方向と同方向に延在されるメインＷＬドライバ６０ｂとサブＷＬドライバ６０ａとを接続するメインＷＬとして用いる。
【選択図】　図２

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体素子及びその製造方法に関し、特に、不揮発性強誘電体メモリを具える半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
近年、種々の半導体メモリの高集積化が求められるなか、不揮発性メモリである強誘電体メモリは、低電圧、低消費電力及び高速動作等が可能なメモリとして実用化されつつある。
【０００３】
強誘電体メモリはトランジスタ及び強誘電体キャパシタによる強誘電体メモリセル構造を有し、電荷を蓄積記憶するキャパシタに用いる強誘電体膜自体の自発分極による電界の反転とその保持機能とを利用したメモリである。
【０００４】
例えば、１つの強誘電体メモリセルを、２つのトランジスタと２つの強誘電体キャパシタとで構成する２Ｔ２Ｃ（２Ｔｒａｎｓｉｓｔｏｒ＆２Ｃａｐａｃｉｔｏｒ）型メモリセルがある。２Ｔ２Ｃ型メモリセルは、データの書き換え回数に伴い減少するキャパシタの分極量へのファティーグ（Ｆａｔｉｇｕｅ）耐性に優れており安定動作が可能であるが、１メモリセル当たりの占有面積が大きく高集積化には不向きである。
【０００５】
そこで、１つの強誘電体メモリセルを、１つのトランジスタと１つの強誘電体キャパシタとで構成する１Ｔ１Ｃ（１Ｔｒａｎｓｉｓｔｏｒ＆１Ｃａｐａｃｉｔｏｒ）型メモリセルによる高集積化のための研究が行われているが、現状では安定動作を確保するための課題も多い。
【０００６】
その一方で、近年、このように優れた特性を有する強誘電体メモリを、汎用メモリとしてだけでなくシステムＬＳＩに搭載して、強誘電体メモリ混載ＬＳＩとする研究が進められている。この強誘電体メモリ混載ＬＳＩは、例えば、ＩＣカード用のチップのようにチップサイズが小さく且つ低消費電力が要求されるものへの適用が期待されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、例えば、上述したような強誘電体メモリ混載ＬＳＩを構築する場合、通常、強誘電体膜がＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）やＰＺＴ（ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）等の金属酸化膜であることに起因して、以下に説明する特有の課題が生じる。
【０００８】
例えば、通常の半導体デバイスの製造工程には、層間絶縁膜、パッシベーション膜及びモールド等の形成工程が含まれるが、これら各工程は水素（Ｈ_２）ガス等による還元性雰囲気下において行われる。
【０００９】
その結果、強誘電体膜が還元性雰囲気下に晒されることにより強誘電体膜中の酸素が還元されるため、強誘電体膜の特性（以下、単に強誘電体特性という。）の劣化が生じる。
【００１０】
具体的には、例えば、還元性雰囲気下で行われるパッシベーション膜形成工程では、水素プラズマの発生により強誘電体膜中に多量の水素が拡散されるため、強誘電体特性の著しい劣化が引き起こされる。
【００１１】
そこで、劣化した強誘電体特性の回復のために熱処理を行うことが可能であるが、配線材料が耐熱性の低い材料である場合にはこうした熱処理は不向きである。
【００１２】
そこで、強誘電体キャパシタ表面を被覆膜で覆い強誘電体膜を保護することにより、強誘電体特性の劣化を回避する方法が提案されている。しかし、被覆膜を形成する工程の追加により製造コストが増大する上に、階段状に形成された強誘電体キャパシタ表面に対して段差被覆性に優れた被覆膜を形成することは困難である。
【００１３】
従って、従来は、強誘電体メモリが形成される同一基板上に、例えば、ロジック部等の他の半導体デバイスを搭載して強誘電体メモリ混載ＬＳＩを構築するのは困難とされていた。
【００１４】
よって、これまで、上述した種々の問題点を技術的に解決する手法の出現が望まれていた。
【００１５】
【課題を解決するための手段】
そこで、この発明の半導体素子は、下記のような構成上の特徴を有する。
【００１６】
すなわち、半導体基板に、第１主電極、第２主電極及び制御電極を具えるトランジスタと、下部電極、強誘電体膜及び上部電極を順次具えるキャパシタとを有する半導体素子において、上部電極を挟んで半導体基板と反対側に絶縁膜を介して水素侵入防止膜が設けられている。
【００１７】
このように、強誘電体膜に対する水素の侵入（或いは拡散）を抑制する水素侵入防止膜が設けられているので、強誘電体膜が水素に晒されるのを抑制できる。
【００１８】
その結果、例えば、還元性雰囲気下での処理を伴う強誘電体メモリ混載ＬＳＩの製造工程時に、強誘電体膜に水素が侵入して強誘電体特性が劣化するのを抑制できる。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明を図示例に限定するものではない。また、平面図と称するなかには、上に重なった部材や構造により視界から隠れた線を図示していないものもある。また、図を分かり易くするために、断面を示すハッチング（斜線）は、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２０】
＜第１の実施の形態＞
図１は、この実施の形態の半導体素子１００の主要部を示す概略断面図であると共に、図２に示すこの実施の形態の半導体素子１００の概略平面図のうち、強誘電体メモリ部５００が有する任意の強誘電体メモリセル（以下、メモリセルと称する。）３００を、実線部分Ｉ−Ｉ’線に沿って切断して得られる切り口（断面）を図中矢印方向から見た図である。
【００２１】
図１の説明に先立ち、先ず、図２を参照してこの実施の形態の半導体素子１００について説明する。
【００２２】
図２に示すように、この実施の形態の半導体素子１００は、強誘電体メモリ部５００と、強誘電体メモリ部５００が形成される同一半導体基板上に、強誘電体メモリ部５００を駆動する周辺回路部６０と、周辺回路６０に対するスイッチング回路として機能するロジック（論理）回路を有するロジック部６００とを具えている。
【００２３】
具体的には、強誘電体メモリ部５００は、複数のメモリセル３００を具えており（ここでは、１つのメモリセルのみが図示されている。）、各メモリセル３００はトランジスタ２１及び強誘電体キャパシタ（ここでは、上部電極２８のみが図示されている。）を具えている。トランジスタ２１は、アクティブ領域５５内に、ゲート電極２０を挟むような位置にソース領域１６及びドレイン領域１８を具えている。また、ドレイン領域１８はビット線５０に接続されており、ゲート電極２０はサブワードライン（サブＷＬ（Ｗｏｒｄ　Ｌｉｎｅ））５２（説明後述）に接続されている。ビット線５０の各々はセンスアンプ（ＳＡ）に接続されている。
【００２４】
また、周辺回路６０として、例えば、ワード線ドライバ、プレート線ドライバ、ロウデコーダやカラムデコーダ等が挙げられるが、ここでは周辺回路部６０として、第１ワードライン（Ｗｏｒｄ　Ｌｉｎｅ）ドライバ６０１が図示されている。第１ＷＬドライバ６０１は、各メモリセル３００からサブＷＬ５２を介してデータの読出し及び書込みを制御するサブワードラインドライバ（サブＷＬドライバ）６０ａと、サブＷＬドライバ６０ａをメインＷＬ（この実施の形態では、水素侵入防止膜４００によって形成されている。（説明後述））を介して選択制御するメインＷＬドライバ６０ｂとによって構成される。
【００２５】
また、この周辺回路６０に接続されるロジック部は、第２ＷＬドライバ６００を具えている。
【００２６】
ここで、サブＷＬドライバ６０ａは隣合う強誘電体メモリ部５００毎に設けられており、サブＷＬ５２によってゲート電極２０に接続されている。一方、強誘電体メモリ部５００を挟むように離間され設けられた各サブＷＬドライバ６０ａは、メモリセル上方を横断してに延在するメインＷＬ（水素侵入防止膜４００）によってメインＷＬドライバ６０ｂと接続されている。尚、図中、第１コンタクト１５ａはメインＷＬ（水素侵入防止膜４００）との接続部を示し、第２コンタクト１５ｂはサブＷＬ５２との接続部を示している。
【００２７】
続いて、この実施の形態の半導体素子１００につき図１を参照して説明する。尚、図中、強誘電体メモリ部５００とロジック部６００とを便宜上並設させて図示してあるがこれらの配置関係はこれに限定されない。
【００２８】
強誘電体メモリ部５００側には、トランジスタ２１及びキャパシタ３０が設けられている。トランジスタ２１は、半導体基板１２上であって、当該半導体基板１２に形成されたソース領域（ソース電極（第１主電極））１６及びドレイン領域（ドレイン電極（第２主電極））１８を跨る位置にゲート電極（制御電極）２０を具えている。キャパシタ３０は、トランジスタ２１を覆う絶縁膜２２上に、半導体基板１２側から、下部電極２４、強誘電体膜２６及び上部電極２８を順次具えている。そして、キャパシタ３０の表面を覆う絶縁膜３２は上部電極２８の一部を露出させるように設けられている。上部電極２８とソース領域１６とは、絶縁膜２２に設けられたコンタクトホール２３を埋め込むようにして設けられた配線層３４によって電気的に接続されている。また、ドレイン領域１８とビット線（図２参照）とは、配線層３４によって電気的に接続されている。更に、半導体基板１２上全面を覆うように絶縁膜３８が形成されておりその表面は平坦である。尚、トランジスタ２１は、ＭＯＳ　ＦＥＴであり、ｎチャネル又はｐチャネルＭＯＳ　ＦＥＴのどちらかを任意好適に選択できるものとする。
【００２９】
その後、従来は、強誘電体メモリ混載ＬＳＩを構築するに当たり上述した構成に対してパッシベーション膜を設けている。
【００３０】
しかし、既に説明したように、強誘電体膜２６はパッシベーション膜形成時の還元性雰囲気下に晒されることにより還元され、強誘電体特性の劣化を引き起こす。
【００３１】
そこで、この実施の形態では、図１に示すように、絶縁膜３８上に水素侵入防止膜４００が設けられていることを特徴とする。
【００３２】
更に、この実施の形態では、図２に示すように、水素侵入防止膜４００が、上部電極２８が並設されている所定方向（ここでは、図中Ｘ方向）と直交する方向（ここでは、図中Ｙ方向）に有する幅を、上部電極２８の当該直交する方向に有する最大幅の１倍以上となるように設けているだけでなく、この水素侵入防止膜４００を上部電極２８が並設される所定方向（ここでは、図中Ｘ方向）と同方向に延在される第１配線層と兼用されていることを特徴とする。
【００３３】
この発明に係る発明者は、水素侵入防止膜４００の強誘電体膜に対する水素侵入（拡散）の抑制効果について鋭意研究を行った結果、水素侵入防止膜４００がＹ方向（図２参照）に有する幅を上部電極２８が同方向に有する最大幅の少なくとも１倍以上となるように設けることにより、強誘電体メモリの動作余裕（動作マージン）を満たすキャパシタの特性値が確保されることを確認した。
【００３４】
より詳細には、一般的に、強誘電体メモリの動作マージンを満たすキャパシタの特性値は１０μＣ／ｃｍ^２が下限値であるとされている。
【００３５】
そこで、上部電極２８幅に対する水素侵入防止膜４００の幅（ともに図２中Ｙ方向）を１．０倍、すなわち、上部電極２８上方に当該上部電極２８と同じ幅の水素侵入防止膜４００を設けた場合には、キャパシタ特性値は１０μＣ／ｃｍ^２であった。また、上部電極２８幅に対する水素侵入防止膜４００の幅を０．８倍とした場合には、キャパシタ特性値は７〜９μＣ／ｃｍ^２であった。また、上部電極２８幅に対する水素侵入防止膜４００の幅を１．４倍とした場合には、キャパシタ特性値は１２〜１４μＣ／ｃｍ^２であった。
【００３６】
こうして、この発明に係る発明者は、キャパシタの特性値の下限値（１０μＣ／ｃｍ^２）以上を満足させるには、水素侵入防止膜の幅を上部電極２８が有する最大幅の少なくとも１倍以上とするのが好適であることを見出した。
【００３７】
また、この実施の形態では、パターニングされた水素侵入防止膜４００と兼用される第１配線層として、上部電極２８が並設される所定方向と同方向に延在されるメインＷＬを選定する。更に、メインＷＬは、強誘電体メモリ部５００に近設されるメインＷＬドライバ６０ｂに接続され且つ複数のサブＷＬドライバ６０ａに接続される多用な配線であるため、水素侵入防止膜４００と兼用とすることにより省スペース化を顕著に図ることができる。
【００３８】
そして、図１に示すように、この実施の形態では、上述した配置条件を満足する水素侵入防止膜４００として、水素吸蔵金属膜である、チタン（Ｔｉ）膜、パラジウム（Ｐｄ）膜及びジルコニウム（Ｚｒ）膜のうちの少なくとも１つを具えている。
【００３９】
そこで、この実施の形態では、水素侵入防止膜４００が、水素吸蔵金属膜であるチタン（Ｔｉ）膜４１上に窒化チタン（ＴｉＮ）膜４２及びアルミニウム（Ａｌ）膜４３を順次具えた構成である。尚、ここでの水素吸蔵金属膜とは、容易に水素と反応して金属結晶の格子間に多量の水素を吸蔵する特性を有する金属膜のことである。
【００４０】
続いて、図４に、この実施の形態における水素侵入防止膜４００で覆われたキャパシタ３０の、パッシベーション膜形成後のヒステリシス（強誘電体キャパシタ）特性（実線Ａ）を示す。図中、横軸はキャパシタに印加される電圧（Ｖ）を示し、縦軸は単位面積当たりの分極量（Ｃ／ｃｍ^２）を示している。また、比較として、水素侵入防止膜で覆われていないキャパシタのパッシベーション膜形成後のヒステリシス形状（破線Ｂ）を示す。
【００４１】
ヒステリシス特性の比較から明らかなように、実線Ａは破線Ｂに比べて良好な矩形性を有しており、水素拡散防止膜４００によってパッシベーション膜形成時における強誘電体特性の劣化が抑制されることがわかる。
【００４２】
上述した説明から明らかなように、この実施の形態では、水素侵入防止膜４００によって強誘電体膜への水素の侵入（拡散）が抑制されて強誘電体特性の劣化が低減される上に、パターニングされた水素侵入防止膜４００をメインＷＬとして用いることができるので高集積化に適した半導体素子を得ることができる。
【００４３】
続いて、図３を参照して、この半導体素子１００の製造方法につき以下説明する。
【００４４】
先ず、強誘電体メモリ部５００が具えるトランジスタ及びキャパシタ形成する工程として、半導体基板１２上に、第１主電極１６、第２主電極１８及び制御電極２０を具えるトランジスタ２１と、下部電極２４、強誘電体膜２６及び上部電極２８を順次具えるキャパシタ３０とを形成する。
【００４５】
この実施の形態では、強誘電体メモリ部５００を形成する際に、半導体基板１２上の強誘電体メモリ部５００の領域外にロジック部６００を同時形成して強誘電体メモリ混載ＬＳＩを構築するものとする。尚、図中、強誘電体メモリ部５００及びロジック部６００が便宜的に並設して図示してあるが、これらの配置関係をこれに限定するものではない。また、ロジック部６００として、ここでは、第２ＷＬドライバ６００の構成要素であるＭＯＳ　ＦＥＴを一例として図示してあるが、これに限定されるものではない。
【００４６】
具体的には、強誘電体メモリ部５００側の半導体基板１２上に、従来公知の方法によって、第１主電極（ソース領域）１６、第２主電極（ドレイン領域）１８及び制御電極（ゲート電極）２０を設けてトランジスタ２１を形成する。また、ロジック部６００側の半導体基板１２上に、従来公知の方法によって、ソース領域１６’、ドレイン領域１８’及びゲート電極２０’を設けてトランジスタ２１’を形成する。また、素子分離膜１４は隣合う素子同士を絶縁分離している。
【００４７】
続いて、従来公知の方法によって、トランジスタ（２１，２１’）上に絶縁膜２２として酸化シリコン（ＳｉＯ_２）膜を１２００ｎｍの膜厚に形成した後、この絶縁膜２２上に、白金（Ｐｔ）からなる膜厚１５０ｎｍの下部電極２４、ＳｒＢｉ_２Ｔａ_２Ｏ_９からなる膜厚１８０ｎｍの強誘電体膜２６及び白金からなる膜厚２００ｎｍの上部電極２８を順次設けてキャパシタ３０を形成する。尚、強誘電体膜は、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜の他に、例えば、ＰｂＺｒＴｉＯ_３膜、Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３膜、Ｐｂ_５Ｇｅ_３Ｏ_１１膜及びＢｉ_４Ｔｉ_３Ｏ_１２膜等とすることができる。その後、半導体基板１２上に、シリコン酸化膜（ＳｉＯ_２）からなる絶縁膜３２を膜厚３００ｎｍで形成する。
【００４８】
続いて、従来公知の方法によって、強誘電体メモリ部５００側に、上部電極２８とソース領域１６とを、又、ドレイン領域１８と不図示のビット線（図２参照）とをコンタクトホール２３に埋め込まれた配線層３４（膜厚１５０ｎｍのＴｉＮ膜及び膜厚５００ｎｍのＡｌ膜）を介して電気的に接続させる。また、ロジック部（第２ＷＬドライバ）６００側に、ソース領域１６’及びドレイン領域１８’の各々をコンタクトホール２３’に埋め込まれた配線層３４’を介して電気的に接続させる。
【００４９】
続いて、半導体基板１２を覆うように、その表面が平坦化されたシリコン酸化膜からなる絶縁膜３８を膜厚１７００ｎｍで形成する。
【００５０】
次に、この実施の形態では、金属膜形成工程として、強誘電体メモリ部５００に上部電極２８を挟んで半導体基板１２と反対側に絶縁膜３８を介して水素侵入防止膜４００としての金属膜を形成すると共に、ロジック部（第２ＷＬドライバ）６００に第２配線層として当該金属膜を同時形成する。
【００５１】
すなわち、この実施の形態では、強誘電体メモリ部５００の水素侵入防止膜４００が、ロジック部６００側の第２配線層と同時に形成可能であることを特徴とする。
【００５２】
よって、強誘電体メモリ部５００における水素侵入防止膜４００を形成するための新たな工程を追加する必要がなく、経済的な半導体プロセスを実現できる。
【００５３】
そこで、この実施の形態では、強誘電体メモリ部５００側の絶縁膜３８上に、水素侵入防止膜４００である金属膜として、水素吸蔵金属膜である膜厚３０ｎｍのチタン（Ｔｉ）膜４１上に窒化チタン（ＴｉＮ）膜４２を膜厚１００ｎｍ及びアルミニウム（Ａｌ）膜４３を膜厚７００ｎｍとなるように順次形成するのと同時に、ロジック部６００側の絶縁膜３８上に、配線層３４’とタングステン（Ｗ）ビア３７を介して接続させる第２配線層として金属膜（水素侵入防止膜４００）を形成する（図３（Ａ））。尚、この実施の形態におけるチタン膜４１の膜厚は、強誘電体膜２６に対する水素侵入を抑制可能であり且つ成膜時間を考慮することにより決定され、ここでは３０ｎｍから１５０ｎｍの範囲内で形成すれば良い。
【００５４】
続いて、強誘電体メモリ部５００側の水素侵入防止膜４００を、上述したような領域、すなわち、上部電極２８がＹ方向に有する最大幅の少なくとも１倍以上となる領域に残存させるように、Ｃｌ_２及びＢＣｌ_２等のエッチングガスよるパターニングを行う。
【００５５】
より詳細には、例えば、Ｘ方向（図２参照）に帯状に形成される上部電極２８がＹ方向（図２参照）に有する最大幅を２０００ｎｍとした場合には、下部電極２４に接続されたプレート線がＹ方向に有する幅を、当該上部電極２８とのショートへの配慮から両側方に４００ｎｍずつマージンを設けて２８００ｎｍとする。
【００５６】
よって、この実施の形態では、水素侵入防止膜４００がＹ方向に有する幅は、下部電極２４に接続されたプレート線（不図示）がＹ方向に有する幅と実質同程度に設ける構成であることから２８００ｎｍとなる。
【００５７】
その結果、水素侵入防止膜４００幅は上部電極２８幅に対して、２８００／２０００＝１．４倍となっている。尚、水素侵入防止膜４００幅は、既に説明したように少なくとも上部電極幅の１倍以上であれば良い。
【００５８】
しかし、強誘電体膜への水素の侵入防止効果及び高集積化のための省スペース化の観点から、水素侵入防止膜４００幅を上部電極幅の１．４倍程度とするのが好適である。また、水素侵入防止膜４００がＹ方向に有する最大幅は、隣合う水素侵入防止膜同士によるショートを配慮して、上部電極幅の２．４倍程度とするのが好適である。
【００５９】
その後、半導体基板１２全体を覆うように、シリコン窒化膜（ＳｉＮ）からなるパッシベーション膜３９を膜厚８５０ｎｍで形成する（図３（Ｂ））。このとき、強誘電体膜２６は水素侵入防止膜４００によって水素に晒されるのを抑制している。その後、第１の実施の形態と同様に保護膜３９を形成する。
【００６０】
上述した説明から明らかなように、この実施の形態では、強誘電体メモリ部５００における水素侵入防止膜４００の形成工程を、ロジック部６００における第２配線層の形成工程と兼用することにより、新たな工程を追加する必要がなく経済的である。
【００６１】
＜第２の実施の形態＞
第２の実施の形態によれば、水素侵入防止膜４００が、チタン膜、窒化チタン膜、アルミニウム膜、チタン膜及び窒化チタン膜を順次具えた構成である点が、第１の実施の形態と主に相違している。すなわち、この実施の形態の水素侵入防止膜４００は、第１の実施の形態よりも多くの水素吸蔵金属膜を具えて構成されている。尚、この実施の形態における水素侵入防止膜４００は、同種の水素吸蔵金属膜を複数具えた構成に限られず、異種の水素吸蔵金属膜を複数具えた構成であっても良いが、同種の水素吸蔵金属膜を形成することにより水素侵入防止膜４００の形成及び膜材の管理が簡便となり好適である。
【００６２】
そして、この実施の形態の形態では、先ず、第１の実施の形態と同様にしてトランジスタ及びキャパシタ形成工程を行った後、金属膜形成工程において、強誘電体メモリ部５００側の絶縁膜３８上に、水素侵入防止膜４００である金属膜を、チタン膜を膜厚３０ｎｍ、窒化チタン膜を膜厚１００ｎｍ、アルミニウム膜を膜厚７００ｎｍ、チタン膜を膜厚５０ｎｍ及び窒化チタン膜を膜厚１００ｎｍとなるように順次形成して設けるのと同時に、ロジック部６００側の絶縁膜上に、第２配線層として金属膜（＝水素侵入防止膜４００）を形成する。尚、アルミニウム膜上のチタン膜の膜厚は、強誘電体特性の劣化を防止する観点から３０ｎｍ以上とするのが望ましい。
【００６３】
上述した説明から明らかように、この実施の形態の水素侵入防止膜は、第１の実施の形態に比べより多くの水素吸蔵金属を具えて構成されている。よって、強誘電体膜２６に対する水素侵入（拡散）を第１の実施の形態に比べてより顕著に抑制することができる。
【００６４】
＜第３の実施の形態＞
第３の実施の形態によれば、水素水素侵入防止膜４００として、金属酸化物膜である酸化アルミニウム（Ａｌ_２Ｏ_３）膜、酸化タンタル（Ｔａ_２Ｏ_５）膜及び酸化チタン（ＴｉＯ_２）膜のうちの少なくとも１つを具えた構成である点が、第１の実施の形態と主に相違している。金属酸化物膜は、当該金属酸化物中への水素の侵入（拡散）を防止する耐水素バリア膜として機能する上に、高密度で安定な膜質であるため後工程で変質する恐れがない。尚、ここでの耐水素バリア膜とは、膜自身が水素と反応することにより還元され、酸素を放出する特性を有する膜のことである。
【００６５】
そこで、この実施の形態では、水素侵入防止膜が、チタン膜、窒化チタン膜、アルミニウム膜及び酸化アルミニウム膜を順次具えた構成である。
【００６６】
そして、この実施の形態では、先ず、第１の実施の形態と同様にしてトランジスタ及びキャパシタ形成工程を行った後、金属膜形成工程において、強誘電体メモリ部５００側の絶縁膜３８上に、水素侵入防止膜である金属膜を、チタン膜を膜厚３０ｎｍ、窒化チタン膜を膜厚１００ｎｍ、アルミニウム膜を膜厚７００ｎｍ及び酸化アルミニウム膜を膜厚５０ｎｍとなるように設けるのと同時に、ロジック部６００側の絶縁膜上に、第２配線層として金属膜（＝水素侵入防止膜４００）を形成する。尚、酸化アルミニウム膜の膜厚は、強誘電体特性の劣化を防止する観点から５０ｎｍ以上とするのが望ましい。
【００６７】
上述した説明から明らかなように、この実施の形態の水素侵入防止膜は、水素吸蔵金属膜に加え、更に、耐水素バリア膜である金属酸化物膜として酸化アルミニウム膜を具えて構成されている。よって、強誘電体膜に対する水素侵入（拡散）を第１の実施の形態に比べてより顕著に抑制することができる。
【００６８】
以上、この発明の実施の形態における条件等は、上述の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせることで、この発明を適用させることができる。
【００６９】
例えば、上述した実施の形態で用いられる水素吸蔵金属は、例えば、同様の機能を有する水素吸蔵合金等であってもこの発明を適宜適用することができる。
【００７０】
【発明の効果】
上述した説明から明らかなように、この発明によれば、強誘電体膜に対する水素侵入（拡散）を抑制する機能を果たす水素侵入防止膜を設けたことにより、強誘電体膜が水素に晒されるのを抑制できる。
【００７１】
その結果、この水素侵入防止膜により、例えば、強誘電体メモリ混載ＬＳＩを構築する際の還元性雰囲気下での処理を伴う製造工程時に、強誘電体膜に水素が侵入して強誘電体特性が劣化するのを抑制でき、よって、高信頼性な強誘電体メモリを得ることができる。
【図面の簡単な説明】
【図１】この発明の半導体素子の主要部の概略断面図である。
【図２】この発明の半導体素子の概略平面図である。
【図３】この発明の半導体素子の製造工程図である。
【図４】この発明の半導体素子の説明に供する図である。
【符号の説明】
１２：半導体基板
１４：素子分離膜
１５ａ：第１コンタクト
１５ｂ：第２コンタクト
１６，１６’：ソース領域
１８，１８’：ドレイン領域
２０，２０’：ゲート電極
２１，２１’：トランジスタ
２２，３２，３８：絶縁膜
２３，２３’：コンタクトホール
２４：下部電極
２６：強誘電体膜
２８：上部電極
３０：強誘電体キャパシタ
３４，３４’：配線層
３７：ビア
３９：パッシベーション膜
４１：チタン膜
４２：窒化チタン膜
４３：アルミニウム膜
５０：ビット線
５２：サブワードライン
５５：アクティブ領域
６０：周辺回路
６０ａ：サブワードラインドライバ
６０ｂ：メインワードラインドライバ
１００：半導体素子
３００：強誘電体メモリセル
４００：水素侵入防止膜
５００：強誘電体メモリ部
６００：第２ワードラインドライバ（ロジック部）
６０１：第１ワードラインドライバ

Claims

半導体基板上に、第１主電極、第２主電極及び制御電極を具えるトランジスタと、下部電極、強誘電体膜及び上部電極を順次具えるキャパシタとを有する半導体素子において、
前記上部電極を挟んで前記半導体基板と反対側には、絶縁膜を介して水素侵入防止膜が設けられていることを特徴とする半導体素子。
請求項１に記載の半導体素子において、前記上部電極は所定方向に複数並設されていると共に、前記水素侵入防止膜が前記所定方向と直交する方向に有する幅は、前記上部電極が前記直交する方向に有する最大幅の１倍以上であることを特徴とする半導体素子。
請求項１または２に記載の半導体素子において、前記水素侵入防止膜は、前記上部電極が並設される前記所定方向と同方向に延在される第１配線層とされることを特徴とする半導体素子。
請求項１ないし３のいずれか一項に記載の半導体素子において、前記水素侵入防止膜は水素吸蔵金属膜を含むことを特徴とする半導体素子。
請求項４に記載の半導体素子において、前記水素吸蔵金属膜は、チタン膜、パラジウム膜及びジルコニウム膜のうちの少なくとも１つであることを特徴とする半導体素子。
請求項４または５に記載の半導体素子において、前記水素吸蔵金属膜の膜厚は５０ｎｍ以上であることを特徴とする半導体素子。
請求項１ないし３のいずれか一項に記載の半導体素子において、前記水素侵入防止膜は金属酸化物膜を含むことを特徴とする半導体素子。
請求項７に記載の半導体素子において、前記金属酸化物膜は、酸化アルミニウム膜、酸化タンタル膜及び酸化チタン膜のうちの少なくとも１つであることを特徴とする半導体素子。
請求項７または８に記載の半導体素子において、前記金属酸化物膜の膜厚は５０ｎｍ以上であることを特徴とする半導体素子。
半導体基板上に、第１主電極、第２主電極及び制御電極を具えるトランジスタと、下部電極、強誘電体膜及び上部電極を順次具えるキャパシタとを有する半導体素子において、
前記上部電極を挟んで前記半導体基板と反対側には、絶縁膜を介してチタン膜、パラジウム膜及びジルコニウム膜のうちの少なくとも１つを有する金属膜が設けられていることを特徴とする半導体素子。
請求項１０に記載の半導体素子において、前記上部電極は所定方向に複数並設されていると共に、前記金属膜が前記所定方向と直交する方向に有する幅は、前記上部電極が前記直交する方向に有する最大幅の１倍以上であることを特徴とする半導体素子。
請求項１０または１１に記載の半導体素子において、前記金属膜は、前記上部電極が並設される前記所定方向と同方向に延在される第１配線層とされることを特徴とする半導体素子。
請求項１０ないし１２のいずれか一項に記載の半導体素子において、前記金属膜の膜厚は５０ｎｍ以上であることを特徴とする半導体素子。
半導体基板上に、第１主電極、第２主電極及び制御電極を具えるトランジスタと、下部電極、強誘電体膜及び上部電極を順次具えるキャパシタとを有する半導体素子において、
前記上部電極を挟んで前記半導体素子と反対側には、絶縁膜を介して金属酸化物膜が設けられていることを特徴とする半導体素子。
請求項１４に記載の半導体素子において、前記上部電極は所定方向に複数並設されていると共に、前記金属酸化膜が前記所定方向と直交する方向に有する幅は、前記上部電極の前記直交する方向に有する最大幅の１倍以上であることを特徴とする半導体素子。
請求項１４または１５に記載の半導体素子において、前記金属酸化膜は、前記上部電極が並設される前記所定方向と同方向に延在される第１配線層とされることを特徴とする半導体素子。
請求項１４ないし１６のいずれか一項に記載の半導体素子において、前記金属酸化物膜は、酸化アルミニウム膜、酸化タンタル膜及び酸化チタン膜のうちの少なくとも１つであることを特徴とする半導体素子。
請求項１４ないし１７のいずれか一項に記載の半導体素子において、前記金属酸化物膜の膜厚は５０ｎｍ以上であることを特徴とする半導体素子。
半導体基板上に、第１主電極、第２主電極及び制御電極を具えるトランジスタと、下部電極、強誘電体膜及び上部電極を順次具えるキャパシタとを形成するトランジスタ及びキャパシタ形成工程と、
前記上部電極を挟んで前記半導体基板と反対側に絶縁膜を介して水素侵入防止膜として金属膜を形成すると共に、前記半導体基板上の前記トランジスタ及びキャパシタが形成される領域外の集積回路の第２配線層として前記金属膜を同時形成する金属膜形成工程
とを含むことを特徴とする半導体素子の製造方法。