JP2001135799A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 スタックトキャパシタを有した半導体装置に
おいて、プロセスの過程で生じたダメージを回復するた
めに水素アニールを行っても、水素アニールによる特性
劣化を生じない半導体装置およびその製造方法を提供す
る。 【解決手段】 ストレージノード電極ＳＮ２はプラグ６
上にそれぞれ設けられ、複数のストレージノード電極Ｓ
Ｎ２の上部を覆うようにＢＳＴで構成される誘電体膜８
が全面的に配設されている。そして、誘電体膜８を覆う
ように白金で構成された第１導電層９１が配設され、さ
らに第１導電層９１を全面的に覆うように、ＴｉＮで構
成された第２導電層９２が配設され、両者でストレージ
ノード電極に対する対向電極９０を構成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に水素アニールに伴う影響を排除
できる半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】半導体装置において、半導体製造プロセ
スの初期段階で形成されたトランジスタは、その後に行
われる層間絶縁膜形成工程、配線層形成工程等で様々な
ダメージを受ける。半導体装置の集積化が進み、微細化
したトランジスタにおいては、これらのダメージにより
しきい値電圧が大きく変動し、設計通りの特性が得られ
ない等の問題が発生することがある。

【０００３】そこで、プロセスの過程で生じたダメージ
を回復するために、プロセスの最終段階で、水素雰囲気
中で水素アニールを行うが、ＢＳＴ（barium strontium
titanate）やＰＺＴ（lead zicronate titanate）など
の強誘電体材料をキャパシタ誘電体として使用するＤＲ
ＡＭ等の半導体装置においては、水素アニールによりリ
ーク電流の増大などの特性劣化を引き起こすことが知ら
れている。

【０００４】この特性劣化は、例えばキャパシタ電極と
して用いる白金（Ｐｔ）に酸素を添加して、水素の侵入
を阻止する機能を持たせることで抑制可能である。

【０００５】ここで、図１６に従来の集積度が比較的低
いＤＲＡＭの一例として、スタックトキャパシタを有し
たＤＲＡＭのメモリセル部における断面構成を示す。

【０００６】図１６において、シリコン基板１上に層間
絶縁膜５５が形成され、層間絶縁膜５５を貫通してシリ
コン基板１に達する複数の導電性のプラグ５６が配設さ
れている。なお、プラグ５６はシリコン基板１の表面内
に配設されたソース・ドレイン層などの不純物層に接続
されるが、図においては省略している。

【０００７】プラグ５６の一端は層間絶縁膜５５上に選
択的に配設されたバリアメタル層５７１に接続され、バ
リアメタル層５７１の主面上部には白金で構成されるボ
トム電極５７２が配設されている。そして、バリアメタ
ル層５７１およびボトム電極５７２の側面を覆うように
サイドウォールスペーサ５７３が配設され、バリアメタ
ル層５７１、ボトム電極５７２でスタックトキャパシタ
のストレージノード電極ＳＮ１が構成される。

【０００８】ストレージノード電極ＳＮ１はプラグ５６
上にそれぞれ設けられ、複数のストレージノード電極Ｓ
Ｎ１の上部を覆うようにＢＳＴで構成される誘電体膜５
８が全面的に配設され、誘電体膜５８を覆うようにスト
レージノード電極に対する対向電極（セルプレートと呼
称）５９が全面的に配設されてスタックトキャパシタＳ
Ｃ１を構成している。このセルプレート５９は白金で構
成されており、これに酸素を添加することでセルプレー
ト５９以下の構成に水素が侵入することを阻止でき、先
に説明したように特性劣化を防止できる。

【０００９】ここで、図１６に示すように集積度が低い
場合、ストレージノードＳＮ１の高さは低く、誘電体膜
５８およびセルプレート５９の形成においてステップカ
バレッジは良好であるが、集積度が高くなってストレー
ジノードＳＮ１の高さが高くなると、誘電体膜５８およ
びセルプレート５９のステップカバレッジが問題にな
る。

【００１０】図１７に、従来の集積度が比較的高いＤＲ
ＡＭの一例として、スタックトキャパシタＳＣ２を有し
たＤＲＡＭのメモリセル部における断面構成を示す。

【００１１】図１７において、シリコン基板１上に層間
絶縁膜５が形成され、層間絶縁膜５を貫通してシリコン
基板１に達する複数の導電性のプラグ６が配設されてい
る。なお、プラグ６はシリコン基板１の表面内に配設さ
れたソース・ドレイン層などの不純物層に接続される
が、図においては省略している。

【００１２】プラグ６の一端は層間絶縁膜５上に選択的
に配設されたバリアメタル層７１に接続され、バリアメ
タル層７１の主面上部には白金で構成されるボトム電極
７２が配設されている。そして、バリアメタル層７１お
よびボトム電極７２の側面を覆うようにサイドウォール
電極７３が配設され、バリアメタル層７１、ボトム電極
７２およびサイドウォール電極７３でスタックトキャパ
シタのストレージノード電極ＳＮ２が構成される。

【００１３】ストレージノード電極ＳＮ２はプラグ６上
にそれぞれ設けられ、複数のストレージノード電極ＳＮ
２の上部を覆うようにＢＳＴで構成される誘電体膜８が
全面的に配設され、誘電体膜８を覆うようにストレージ
ノード電極に対する対向電極（セルプレートと呼称）９
が配設されてスタックトキャパシタＳＣ２を構成してい
る。このセルプレート９は白金で構成されており、これ
に酸素を添加することでセルプレート９以下の構成に水
素が侵入することを阻止するが、セルプレート９のステ
ップカバレッジが問題になる。

【００１４】すなわち、白金のセルプレート９をＣＶＤ
（chemical vapor deposition）法により形成すること
は、技術的側面、コスト的側面から困難であり、セルプ
レート９はスパッタリング法により形成されるが、集積
化に伴ってストレージノード電極ＳＮ２の高さが高くな
り、またストレージノード間の間隔が狭くなると、スパ
ッタリング法ではストレージノードＳＮ２の側面部およ
びボトム部において、十分なステップカバレッジが得ら
れなくなり、場合によっては図１７に示すようにセルプ
レート９が不連続に形成され、誘電体膜８が露出するこ
ともある。

【００１５】このような状態になると、水素アニール時
にセルプレート９の不連続部から水素が侵入し、前述し
た特性劣化が発生する。

【００１６】

【発明が解決しようとする課題】本発明は上記のような
問題点を解消するためになされたもので、スタックトキ
ャパシタを有した半導体装置において、プロセスの過程
で生じたダメージを回復するために水素アニールを行っ
ても、水素アニールによる特性劣化を生じない半導体装
置およびその製造方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、下地層の上に形成され、下部電極
と、強誘電体膜と、上部電極とを有するキャパシタを複
数備えた半導体装置であって、前記強誘電体膜は前記下
部電極の上部および側面と、前記複数のキャパシタ間の
前記下地層上を覆うように配設され、前記上部電極は、
少なくとも前記下部電極の上部および側面の前記強誘電
体膜を覆う第１導電層と、前記第１導電層の上部および
側面を覆うとともに、前記複数のキャパシタ間の前記強
誘電体膜上部に配設される第２導電層とを備えている。

【００１８】本発明に係る請求項２記載の半導体装置
は、前記第１導電層がスパッタリング法で形成され、前
記第２導電層はＣＶＤ法で形成される。

【００１９】本発明に係る請求項３記載の半導体装置
は、前記第１導電層が、白金属元素のうちの１の元素、
または白金属元素のうち少なくとも１の元素を含んだ合
金で構成される。

【００２０】本発明に係る請求項４記載の半導体装置
は、前記第２導電層が、Ｔｉ、Ｗ、Ｔａ、Ｒｕのうち何
れかを主成分として構成される。

【００２１】本発明に係る請求項５記載の半導体装置
は、下地層の上に形成され、下部電極と、強誘電体膜
と、上部電極とを有するキャパシタを複数備えた半導体
装置であって、前記強誘電体膜は前記下部電極の上部お
よび側面と、前記複数のキャパシタ間の前記下地層上を
覆うように配設され、前記上部電極は、少なくとも前記
下部電極の上部および側面の前記強誘電体膜を覆う第１
導電層と、前記複数のキャパシタの全てに渡り、前記第
１導電層の上部に接触する平板状の第２導電層とを備え
ている。

【００２２】本発明に係る請求項６記載の半導体装置
は、前記第１および第２導電層がスパッタリング法で形
成される。

【００２３】本発明に係る請求項７記載の半導体装置
は、前記第１および第２導電層が、白金属元素のうちの
１の元素、または白金属元素のうち少なくとも１の元素
を含んだ合金で構成される。

【００２４】本発明に係る請求項８記載の半導体装置の
製造方法は、半導体基板上に形成され、それぞれ構成の
異なる第１および第２の回路部を備えた半導体装置の製
造方法であって、前記半導体基板上の前記第１および第
２の回路部となる部分に対応させて、半導体素子を含ん
だ下地層の第１および第２の部分を形成する工程(ａ)
と、前記下地層の第１の部分上に、下部電極と、強誘電
体膜と、上部電極とを有するキャパシタを複数形成する
工程(ｂ)と、前記下地層の第１の部分上において、前記
複数のキャパシタを覆うように層間絶縁膜の第１の部分
を形成するとともに、前記下地層の第２の部分上に、前
記層間絶縁膜の第２の部分を形成する工程(ｃ)と、前記
層間絶縁膜の第１および第２の部分より上層に金属層を
形成する工程(ｄ)とを備え、前記工程(ｂ)は、前記下地
層の第１の部分上に前記下部電極を形成する工程と、前
記下部電極の上部および側面と、前記キャパシタ間の前
記下地層上を覆うように前記強誘電体膜を形成する工程
と、少なくとも前記下部電極の上部および側面の前記強
誘電体膜を覆うように前記上部電極を形成する工程とを
含み、前記工程(ｄ)は、前記第２の回路部において、前
記金属層を金属配線層として形成すると同時に、前記第
１の回路部において、前記金属層を前記金属配線層と同
じ工程で、前記複数のキャパシタの形成領域を全面的に
覆い、前記複数のキャパシタ側に水素が侵入することを
防止する水素ブロック層として形成する工程(ｄ−１)を
含んでいる。

【００２５】本発明に係る請求項９記載の半導体装置の
製造方法は、前記工程(ｄ−１)が、前記金属配線層およ
び前記水素ブロック層を、スパッタリング法で形成する
工程を含んでいる。

【００２６】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｄ−１)が、前記金属配線層お
よび前記水素ブロック層を、ＡｌおよびＣｕの何れかで
形成する工程を含んでいる。

【００２７】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記工程(ｄ−１)が、前記金属配線層お
よび前記水素ブロック層を多層で形成し、そのうち１層
はＡｌおよびＣｕの何れかで形成する工程を含んでい
る。

【００２８】

【発明の実施の形態】＜Ａ．実施の形態１＞本発明に係
る実施の形態１として、図１にＤＲＡＭ１００のメモリ
セル部における断面構成を示す。

【００２９】＜Ａ−１．装置構成＞図１において、シリ
コン基板１上に層間絶縁膜５が形成され、層間絶縁膜５
を貫通してシリコン基板１に達する複数の導電性のプラ
グ６が配設されている。プラグ６はポリシリコンあるい
は窒化チタン（ＴｉＮ）で構成されている。

【００３０】シリコン基板１の表面内には、ＭＯＳトラ
ンジスタのソース・ドレイン層２およびＭＯＳトランジ
スタ間を電気的に分離する素子分離絶縁膜３が選択的に
複数配設され、プラグ６はソース・ドレイン層２に接続
されている。

【００３１】また、層間絶縁膜５内には、隣り合うソー
ス・ドレイン層２の間のシリコン基板１上に対応してゲ
ート電極４１が配設され、複数のソース・ドレイン層２
のうち、プラグ６が接続されていないものの上部に対応
してビット線４２が配設され、ビット線４２とソース・
ドレイン層２との間には、両者を電気的に接続するビッ
ト線コンタクト４３が配設されている。

【００３２】なお、ゲート電極４１はトランスファーゲ
ートとして素子分離絶縁膜３上にも配設され、ビット線
４２は素子分離絶縁膜３上にも配設されている。

【００３３】プラグ６の一端は層間絶縁膜５上に選択的
に配設されたバリアメタル層７１に接続され、バリアメ
タル層７１の主面上部には白金で構成されるボトム電極
７２が配設されている。そして、バリアメタル層７１お
よびボトム電極７２の側面を覆うように白金のサイドウ
ォール電極７３が配設され、バリアメタル層７１、ボト
ム電極７２およびサイドウォール電極７３でスタックト
キャパシタのストレージノード電極ＳＮ２（下部電極）
が構成される。

【００３４】ストレージノード電極ＳＮ２はプラグ６上
にそれぞれ設けられ、複数のストレージノード電極ＳＮ
２の上部を覆うようにＢＳＴで構成される誘電体膜８が
全面的に配設されている。

【００３５】そして、誘電体膜８を覆うように白金で構
成された第１導電層９１が配設され、さらに第１導電層
９１を全面的に覆うように、ＴｉＮで構成された第２導
電層９２が配設され、両者でストレージノード電極に対
する対向電極（セルプレートと呼称）９０（上部電極）
を構成している。

【００３６】なお、誘電体膜８は白金で構成されるスト
レージノード電極ＳＮ２および第１導電層９１で挟まれ
る構成となっている。これは誘電体膜８を構成するＢＳ
Ｔ等の強誘電体は酸化物であるが還元されやすい特性が
ある。これに還元性の強い材質が接触すると還元されて
絶縁性が損なわれ、これがキャパシタ部であればキャパ
シタとしての機能が失われるので、還元性の弱い白金等
で挟んでいる。

【００３７】これらストレージノード電極ＳＮ２、誘電
体膜８、第１導電層９１および第２導電層９２でスタッ
クトキャパシタＳＣ１０を構成している。

【００３８】そしてスタックトキャパシタＳＣ１０を覆
うように層間絶縁膜１０が配設され、層間絶縁膜１０上
に金属配線層１１が配設され、金属配線層１１を覆うよ
うにパッシベーション膜１２が配設されてＤＲＡＭ１０
０が構成される。

【００３９】＜Ａ−２．製造方法＞次に、図２〜図７を
用いてＤＲＡＭ１００の製造方法について説明する。ま
ず、図２に示す工程において、シリコン基板１を準備
し、その表面内に酸化膜で構成される素子分離絶縁膜３
を選択的に形成する。

【００４０】次に、全面的にゲート酸化膜となる酸化膜
５１を形成し、酸化膜５１上に選択的にゲート電極４１
を形成する。このとき、素子分離絶縁膜３の上部にもゲ
ート電極４１が構成されトランスファーゲート（ワード
線）となる。

【００４１】そして、酸化膜５１の直下のシリコン基板
１内に、ゲート電極４１をマスクとして、不純物イオン
を注入することによって、選択的にソース・ドレイン層
２を形成する。

【００４２】次に、図３に示す工程において、ゲート電
極４１を完全に覆うように酸化膜で構成される層間絶縁
膜５２を形成し、層間絶縁膜５２および酸化膜５１を貫
通してソース・ドレイン層２に到達するコンタクトホー
ルを選択的に形成した後、当該コンタクトホール内に導
電体を埋め込んでビット線コンタクト４３を形成する。

【００４３】その後、ビット線コンタクト４３上にビッ
ト線４２を形成することで、ビット線４２とソース・ド
レイン層２とを電気的に接続する。なお、ビット線４２
は素子分離絶縁膜３の上部にも形成される。

【００４４】次に、図４に示す工程において、ビット線
４２を完全に覆うように酸化膜で構成される層間絶縁膜
５３を形成する。なお、酸化膜５１、層間絶縁膜５２お
よび５３を総称して層間絶縁膜５とし、以後は層間絶縁
膜５として説明する。

【００４５】次に、図５に示す工程において、ビット線
コンタクト４３が接続されていないソース・ドレイン層
２に達するように、層間絶縁膜５を貫通するコンタクト
ホールを通常のドライエッチングプロセスにより形成し
た後、当該コンタクトホール内を埋め込むように、層間
絶縁膜５上に導電体として例えばドープトポリシリコン
層を形成し、エッチバックにより層間絶縁膜５上のドー
プトポリシリコン層のみを除去してプラグ６を形成す
る。なお、層間絶縁膜５上に形成するドープトポリシリ
コン層の厚みは、コンタクトホールの開口半径の１．５
倍程度とした。

【００４６】なお、プラグ６を構成する導電体として
は、ドープトポリシリコンに限定されるものではなく、
例えばタングステン（Ｗ）のような金属、あるいはＴｉ
Ｎのような導電性窒化物でも良い。また、エッチバック
プロセスにＣＭＰ（chemical Mechanical Polishing）
を用いても良い。

【００４７】続いて、プラグ６上に、例えばＴｉＮで構
成されるバリアメタル層７１、および白金で構成される
ボトム電極７２をスパッタリング法により順次積層す
る。

【００４８】なお、バリアメタル層７１およびボトム電
極７２の厚さは、それぞれ１００ｎｍおよび５０ｎｍ程
度である。

【００４９】次に、図６に示す工程において、バリアメ
タル層７１およびボトム電極７２をドライエッチング法
により所定のパターンにパターニング後、バリアメタル
層７１およびボトム電極７２を覆うように全面的に、ス
パッタリング法により白金層を５０ｎｍ程度の厚さで形
成する。

【００５０】そして、当該白金層を異方性エッチングに
より除去して、バリアメタル層７１およびボトム電極７
２の側面にサイドウォール電極７３を形成することで、
ストレージノードＳＮ２を得る。

【００５１】なお、ボトム電極７２の代わりに絶縁物を
使用する構成とする場合もある。また、ストレージノー
ドＳＮ２の、バリアメタル層７１およびボトム電極７２
のように２層構造とせず、ルテニウム（Ｒｕ）の厚い層
の単層構造としても良い。

【００５２】次に、図７に示す工程において、ストレー
ジノードＳＮ２を覆うように全面的にＢＳＴ膜および白
金層をスパッタリング法により順に積層して誘電体膜８
および第１導電層９１を形成する。なお、誘電体膜８お
よび第１導電層９１の厚さは、それぞれ６０ｎｍおよび
１００ｎｍ程度とする。

【００５３】なお、誘電体膜８および第１導電層９１の
厚さは上記に限定されず、それぞれ３０〜６０ｎｍおよ
び３０〜１００ｎｍの範囲で形成すれば良い。

【００５４】続いて、第１導電層９１を覆うようにＣＶ
Ｄ法により全面的に厚さ１０ｎｍ程度のＴｉＮ層を形成
し、所定のパターンにパターニングすることで第２導電
層９２を形成してスタックトキャパシタＳＣ１０を構成
する。なお、第１および第２導電層９１および９２でセ
ルプレート９０を構成する。また、第２導電層９２の厚
さは上記に限定されず、５〜５０ｎｍの範囲で形成すれ
ば良い。

【００５５】スパッタリング法により形成される第１導
電層９１は、ストレージノードＳＮ２の側面部およびボ
トム部において、十分なステップカバレッジが得られ
ず、不連続となり、誘電体膜８が露出した部も発生する
合があるが、ＣＶＤ法により形成した第２導電層９２
は、ステップカバレッジも良好であり、第１導電層９１
の上面だけでなく側面部およびボトム部も覆うことがで
き、スタックトキャパシタ１０間において露出した誘電
体膜８も完全に覆うことができる。

【００５６】なお、誘電体膜８としてはＢＳＴ膜を使用
する例を示したが、ＰＺＴ膜でも、Ｔａ₂Ｏ₅膜でも良
い。

【００５７】また、ボトム電極７２、サイドウォール電
極７３、第１導電層９１は白金に限定されず、他の白金
属元素（Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ）や、これらの
合金で構成しても良い。

【００５８】また、第２導電層９２の材質はＴｉＮ膜に
限定されず、ＣＶＤ法で形成されるのであれば、ＷＮ
（窒化タングステン）、ＴａＮ（窒化タンタル）およ
び、これらにシリコンやアルミニウム（Ａｌ）を含有し
たもの、またはＣＶＤ法で形成されるＰｔＯ膜、Ｒｕ膜
でも良い。

【００５９】なお、第２導電層９２として窒化物を使用
するのは、白金および白金族元素との反応性が小さいた
めである。

【００６０】続いて、スタックトキャパシタＳＣ１０を
完全に覆うように層間絶縁膜１０を形成した後、層間絶
縁膜１０上に金属配線層１１を形成し、金属配線層１１
を覆うようにパッシベーション膜１２を形成する。

【００６１】最後に、プロセスの過程で生じたダメージ
回復のために、温度４００℃の水素雰囲気中で、２０分
間の水素アニールを行うことで、図１に示すＤＲＡＭ１
００が完成する。

【００６２】なお、第２導電層９２は層間絶縁膜１０を
貫通して配設されたコンタクト部（図示せず）を介し
て、上層の配線層、例えば金属配線層１１に接続され、
一連のスタックトキャパシタＳＣ１０のセルプレート９
０の電位は同電位となる。

【００６３】＜Ａ−３．作用効果＞以上説明したよう
に、ＤＲＡＭ１００においては第１導電層９１を覆うよ
うに配設された第２導電層９２を有し、第２導電層９２
はＣＶＤ法により形成されるのでステップカバレッジも
良好であり、第１導電層９１で覆い尽くせなかった誘電
体膜８も覆うことができ、プロセスの最終段階で行う水
素アニールの水素が、セルプレート９０以下の構成に侵
入することを阻止でき、リーク電流の増大などの特性劣
化を引き起こすことを防止できる。

【００６４】なお、ＣＶＤ法により形成される第２導電
層９２はピンホールなど有さず、水素の通過を確実に阻
止できる。

【００６５】＜Ｂ．実施の形態２＞本発明に係る実施の
形態２として、図８にＤＲＡＭ２００のメモリセル部に
おける断面構成を示す。なお、図８において、図１に示
したＤＲＡＭ１００と同一の構成については同一の符号
を付し、説明は省略する。

【００６６】＜Ｂ−１．装置構成＞図８において、複数
のストレージノード電極ＳＮ２（下部電極）の上部を覆
うようにＢＳＴで構成される誘電体膜８が全面的に配設
され、誘電体膜８を覆うように白金で構成された第１導
電層９１が配設されている。そして、第１導電層９１で
覆われたストレージノード電極ＳＮ２間を埋め込むよう
に絶縁膜１９が配設されている。ストレージノード電極
ＳＮ２を覆う第１導電層９１のそれぞれの上面は絶縁膜
１９で覆われずに露出し、それらに接するように白金で
構成される第２導電層９１Ａが全面的に配設され、両者
でストレージノード電極に対する対向電極（セルプレー
トと呼称）９０Ａ（上部電極）を構成している。

【００６７】これらストレージノード電極ＳＮ２、誘電
体膜８、第１導電層９１および第２導電層９２Ａでスタ
ックトキャパシタＳＣ２０を構成している。

【００６８】そしてスタックトキャパシタＳＣ２０を覆
うように層間絶縁膜１０が配設され、層間絶縁膜１０上
に金属配線層１１が配設され、金属配線層１１を覆うよ
うにパッシベーション膜１２が配設されてＤＲＡＭ２０
０が構成される。

【００６９】＜Ｂ−２．製造方法＞次に、図９〜図１１
を用いてＤＲＡＭ２００の製造方法について説明する。
なお、図９の構成に至るまでの工程は、図２〜図６を用
いて説明した製造工程と同様であるので説明は省略す
る。

【００７０】図９に示す工程において、バリアメタル層
７１およびボトム電極７２をドライエッチング法により
所定のパターンにパターニング後、バリアメタル層７１
およびボトム電極７２を覆うように全面的に、スパッタ
リング法により白金層を５０ｎｍの厚さで形成する。

【００７１】そして、当該白金層を異方性エッチングに
より除去して、バリアメタル層７１およびボトム電極７
２の側面にサイドウォール電極７３を形成することで、
ストレージノードＳＮ２を得る。

【００７２】次に、図１０に示す工程において、ストレ
ージノードＳＮ２を覆うように全面的にＢＳＴ膜および
白金層をスパッタリング法により順に積層して誘電体膜
８および第１導電層９１を形成する。なお、誘電体膜８
および第１導電層９１の厚さは、それぞれ６０ｎｍおよ
び１００ｎｍ程度とする。

【００７３】続いて、第１導電層９１を覆うように１０
０ｎｍ程度の厚さの絶縁膜１９を全面的に形成すること
で、第１導電層９１で覆われたストレージノード電極Ｓ
Ｎ２間を完全に埋め込む。

【００７４】なお、誘電体膜８および第１導電層９１の
厚さは上記に限定されず、それぞれ３０〜６０ｎｍおよ
び３０〜１００ｎｍの範囲で形成すれば良い。

【００７５】次に、図１１に示す工程において、複数の
ストレージノード電極ＳＮ２を覆う第１導電層９１のそ
れぞれの上面が露出するまで絶縁膜１９をエッチバック
し平坦化する。

【００７６】続いて、スパッタリング法により全面的に
厚さ１００ｎｍの白金層を形成し、所定のパターンにパ
ターニングすることで、第１導電層９１のそれぞれの上
面に接触する第２導電層９２Ａを形成してスタックトキ
ャパシタＳＣ２０を構成する。なお、第１および第２導
電層９１および９２Ａでセルプレート９０Ａを構成す
る。また、第２導電層９２Ａの厚さは上記に限定され
ず、１５〜１００ｎｍの範囲で形成すれば良い。

【００７７】続いて、スタックトキャパシタＳＣ２０を
完全に覆うように層間絶縁膜１０を形成した後、層間絶
縁膜１０上に金属配線層１１を形成し、金属配線層１１
を覆うようにパッシベーション膜１２を形成する。

【００７８】最後に、プロセスの過程で生じたダメージ
回復のために、温度４００℃の水素雰囲気中で、２０分
間の水素アニールを行うことで、図８に示すＤＲＡＭ２
００が完成する。

【００７９】＜Ｂ−３．作用効果＞以上説明したよう
に、ＤＲＡＭ２００においては、ストレージノード電極
ＳＮ２を覆う第１導電層９１のそれぞれの上面に接する
ように、白金で構成される第２導電層９１Ａが全面的に
配設されているので、第１導電層９１で誘電体膜８を覆
い尽くせなかった場合であっても、プロセスの最終段階
で行う水素アニールの水素が、セルプレート９０Ａ以下
の構成に侵入することを阻止でき、リーク電流の増大な
どの特性劣化を引き起こすことを防止できる。

【００８０】また、第２導電層９２Ａは、第１導電層９
１のそれぞれの上面に接触するように全面的に配設され
るので、両者は電気的に同電位となり、第２導電層９２
Ａに層間絶縁膜１０を貫通して配設されたコンタクト部
（図示せず）を介して、上層の配線層、例えば金属配線
層１１に接続することで、一連のスタックトキャパシタ
ＳＣ２０のセルプレート９０Ａの電位は同電位にするこ
とができる。

【００８１】また、第２導電層９２Ａは平板状に形成さ
れるので、ステップカバレッジを考慮する必要がなく、
スパッタリング法による成膜が可能なので、対クラック
性に優れ、白金その他の水素の侵入阻止に有効な金属材
料の使用が可能となる。

【００８２】＜Ｃ．実施の形態３＞本発明に係る実施の
形態３として、図１２（ａ）および（ｂ）にＤＲＡＭ３
００のメモリセル部（第１の回路部）および周辺回路部
（第２の回路部）における断面構成を示す。なお、図８
において、図１に示したＤＲＡＭ１００と同一の構成に
ついては同一の符号を付し、説明は省略する。

【００８３】また、図８において層間絶縁膜５および層
間絶縁膜５内の半導体素子を含めた構成を下地層と総称
し、メモリセル部および周辺回路部における下地層を区
別するため、それぞれ下地層の第１の部分および下地層
の第２の部分と呼称する場合もある。

【００８４】これは、層間絶縁膜５以外の層間絶縁膜に
おいても同様であり、メモリセル部および周辺回路部に
おける層間絶縁膜を、それぞれ層間絶縁膜の第１の部分
および層間絶縁膜の第２の部分と呼称する場合もある。

【００８５】＜Ｃ−１．装置構成＞メモリセル部を示す
図１２（ａ）において、複数のストレージノード電極Ｓ
Ｎ２（下部電極）の上部を覆うようにＢＳＴで構成され
る誘電体膜８が全面的に配設され、誘電体膜８を覆うよ
うに白金で構成されたセルプレート９５（上部電極）が
配設されてスタックトキャパシタＳＣ３０を構成してい
る。そして、セルプレート９５で覆われたストレージノ
ード電極ＳＮ２を完全に覆うように層間絶縁膜１０が配
設されている。

【００８６】そして、層間絶縁膜１０上に金属配線層１
１が配設され、金属配線層１１を覆うように層間絶縁膜
１６が配設され、層間絶縁膜１６上には水素ブロック層
１３が配設され、水素ブロック層１３を覆うようにパッ
シベーション膜１２が配設されている。

【００８７】周辺回路部を示す図１２（ｂ）において、
シリコン基板１の表面内の構成および、シリコン基板１
上を覆う層間絶縁膜５内の構成は図１２（ａ）と基本的
に同じであるが、周辺回路においては層間絶縁膜５上に
はスタックトキャパシタを有さないので、プラグ６等は
配設されていない。

【００８８】層間絶縁膜５上には、層間絶縁膜１０が配
設され、層間絶縁膜１０上に金属配線層１１が配設さ
れ、金属配線層１１を覆うように層間絶縁膜１６が配設
され、層間絶縁膜１６上には金属配線層１５が配設さ
れ、金属配線層１５を覆うようにパッシベーション膜１
２が配設されている。

【００８９】＜Ｃ−２．製造方法＞次に、図１３
（ａ）、（ｂ）〜図１５（ａ）、（ｂ）を用いてＤＲＡ
Ｍ３００の製造方法について説明する。なお、図１３
（ａ）、（ｂ）の構成に至るまでの工程は、図２〜図６
を用いて説明した製造工程と同様であるので説明は省略
する。

【００９０】メモリセル部においては、図１３（ａ）に
示す工程において、層間絶縁膜５（下地層の第１の部
分）上のバリアメタル層７１およびボトム電極７２をド
ライエッチング法により所定のパターンにパターニング
後、バリアメタル層７１およびボトム電極７２を覆うよ
うに全面的に、スパッタリング法により白金層を５０ｎ
ｍの厚さで形成する。

【００９１】そして、当該白金層を異方性エッチングに
より除去して、バリアメタル層７１およびボトム電極７
２の側面にサイドウォール電極７３を形成することで、
ストレージノードＳＮ２を得る。

【００９２】なお、周辺回路部においては、図１３
（ｂ）に示すように、層間絶縁膜５（下地層の第２の部
分）上にマスクＭＫを形成することで、ストレージノー
ドＳＮ２等の不要な構成を形成しないようにする。

【００９３】次に、メモリセル部においては、図１４
（ａ）に示す工程において、ストレージノードＳＮ２を
覆うように全面的にＢＳＴ膜および白金層をスパッタリ
ング法により順に積層して誘電体膜８およびセルプレー
ト９５を形成する。なお、誘電体膜８およびセルプレー
ト９５の厚さは、それぞれ６０ｎｍおよび１００ｎｍ程
度とする。

【００９４】なお、誘電体膜８およびセルプレート９５
の厚さは上記に限定されず、それぞれ３０〜６０ｎｍお
よび３０〜１００ｎｍの範囲で形成すれば良い。

【００９５】続いて、セルプレート９５で覆われたスト
レージノード電極ＳＮ２を完全に覆うように層間絶縁膜
１０（層間絶縁膜の第１の部分）を形成する。

【００９６】なお、周辺回路部においては、メモリセル
部での層間絶縁膜１０（層間絶縁膜の第１の部分）の形
成に合わせて層間絶縁膜５上のマスクＭＫを除去し、図
１４（ｂ）に示すように、層間絶縁膜１０を形成する。

【００９７】次に、メモリセル部および周辺回路部にお
いて、図１５（ａ）、（ｂ）に示すように、層間絶縁膜
１０上に金属配線層１１を形成し、金属配線層１１を覆
うように層間絶縁膜１６を形成する。

【００９８】続いて、メモリセル部および周辺回路部の
層間絶縁膜１６上に厚さ１００ｎｍ程度の金属層をスパ
ッタリング法で形成する。この金属層はアルミニウム等
の配線材料で構成する。

【００９９】その後、当該金属層を所定のパターンにパ
ターニングして、メモリセル部では水素ブロック層１３
とし、周辺回路部では金属配線層１５とする。

【０１００】そして、水素ブロック層１３および金属配
線層１５を覆うようにパッシベーション膜１２を形成す
る。

【０１０１】最後に、プロセスの過程で生じたダメージ
回復のために、温度４００℃の水素雰囲気中で、２０分
間の水素アニールを行うことで、図１２に示すＤＲＡＭ
３００が完成する。

【０１０２】なお、セルプレート９５は層間絶縁膜１０
を貫通して配設されたコンタクト部（図示せず）を介し
て、上層の配線層、例えば金属配線層１１に接続され、
一連のスタックトキャパシタＳＣ１０のセルプレート９
５の電位は同電位となる。

【０１０３】＜Ｃ−３．作用効果＞以上説明したよう
に、ＤＲＡＭ３００においては、メモリセル部の配線形
成のための層において、スパッタリング法により水素ブ
ロック層１３を設けたので、セルプレート９５で誘電体
膜８を覆い尽くせなかった場合であっても、プロセスの
最終段階で行う水素アニールの水素が、水素ブロック層
１３以下の構成に侵入することを阻止でき、リーク電流
の増大などの特性劣化を引き起こすことを防止できる。

【０１０４】また、メモリセル部における水素ブロック
層１３と、周辺回路部における金属配線層１５との関係
のように、周辺回路部における金属配線層の工程で、メ
モリセル部に水素の侵入阻止のための層を形成するの
で、水素の侵入阻止のための層の形成のための専用の工
程を設ける必要がなく、製造コストの増加を抑制でき
る。

【０１０５】なお、図１２（ａ）および（ｂ）に示すＤ
ＲＡＭ３００においては、金属配線層がメモリセル部で
は１層、周辺回路部では２層の構成を示し、水素ブロッ
ク層１３は最上層に設けられる例を示したが、ロジック
回路を搭載したメモリ等では、配線層が３〜６層になる
ことがある。この場合でも、メモリセル部での水素ブロ
ック層を周辺回路部での配線層の形成工程で同時に形成
することで、製造コストの増加を抑制できる。また、こ
の場合、水素ブロック層は最上層に形成される必要はな
い。

【０１０６】また、ＤＲＡＭ３００においては、水素ブ
ロック層１３としてスパッタリング法で形成したアルミ
ニウムを使用する例を示したが、形成方法はスパッタリ
ング法に限定されず、ＣＶＤ法等でも良い。なお、スパ
ッタリング法で形成した場合は対クラック性に優れた水
素ブロック層を得ることができる。

【０１０７】また、ＤＲＡＭ３００においては、水素ブ
ロック層１３はアルミニウムの単層構造であったが、多
層構造となるように形成しても良い。

【０１０８】その場合、水素の侵入阻止だけでなく、周
辺回路部における配線層としての機能も合わせて考慮
し、配線抵抗低減のため、少なくとも１層はアルミニウ
ムまたは銅（Ｃｕ）で構成することが望ましい。

【０１０９】

【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、第２導電層が第１導電層の上部および側面を
覆うとともに、キャパシタ間の強誘電体膜上部に配設さ
れるので、第１導電層で覆い尽くせなかった強誘電体膜
も覆うことができ、プロセスの最終段階で行う水素アニ
ールの水素が、上部電極以下の構成に侵入することを阻
止でき、リーク電流の増大などの特性劣化を引き起こす
ことを防止できる。

【０１１０】本発明に係る請求項２記載の半導体装置に
よれば、第１導電層をスパッタリング法で形成し、ステ
ップカバレッジに問題がある場合でも、第２導電層をＣ
ＶＤ法で形成するので、ステップカバレッジは良好とな
り、第１導電層で覆い尽くせなかった強誘電体膜も覆う
ことができる。また、ＣＶＤ法により形成される第２導
電層はピンホールなど有さず、水素の通過を確実に阻止
できる。

【０１１１】本発明に係る請求項３記載の半導体装置に
よれば、第１導電層を、白金属元素のうちの１の元素、
または白金属元素のうち少なくとも１の元素を含んだ合
金で構成するので還元性は弱く、強誘電体膜に還元され
やすい酸化物を使用した場合でも強誘電体膜が還元され
ず、絶縁性を維持して、キャパシタとしての機能を損な
うことがない。

【０１１２】本発明に係る請求項４記載の半導体装置に
よれば、第２導電層をＴｉ、Ｗ、Ｔａ、Ｒｕのうち何れ
かを主成分とする窒化膜物で構成し、第１導電層を、白
金属元素のうちの１の元素で構成した場合、両者の反応
性が小さくなる。

【０１１３】本発明に係る請求項５記載の半導体装置に
よれば、複数のキャパシタの全てに渡り、第１導電層の
上部に接触する平板状の第２導電層を備えているので、
第１導電層で強誘電体膜を覆い尽くせなかった場合であ
っても、プロセスの最終段階で行う水素アニールの水素
が、上部電極以下の構成に侵入することを阻止でき、リ
ーク電流の増大などの特性劣化を引き起こすことを防止
できる。また、第１導電層と第２導電層が接触するの
で、両者の電位を共通にすることが容易にできる。

【０１１４】本発明に係る請求項６記載の半導体装置に
よれば、第２導電層をスパッタリング法で形成すること
で、対クラック性に優れ、水素の侵入阻止に有効な金属
膜の使用が可能となる。

【０１１５】本発明に係る請求項７記載の半導体装置に
よれば、第１および第２の導電層を、白金属元素のうち
の１の元素、または白金属元素のうち少なくとも１の元
素を含んだ合金で構成するので還元性は弱く、強誘電体
膜に還元されやすい酸化物を使用した場合でも強誘電体
膜が還元されず、絶縁性を維持して、キャパシタとして
の機能を損なうことがない。

【０１１６】本発明に係る請求項８記載の半導体装置の
製造方法によれば、第２の回路部における金属配線層の
工程で、第１の回路部に水素の侵入阻止のための水素ブ
ロック層を形成するので、水素の侵入阻止のための層の
形成のための専用の工程を設ける必要がなく、製造コス
トの増加を抑制できる。

【０１１７】本発明に係る請求項９記載の半導体装置の
製造方法によれば、水素ブロック層をスパッタリング法
で形成することで、対クラック性に優れ、水素の侵入阻
止に有効な金属膜の使用が可能となる。

【０１１８】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、１の金属配線層および水素ブロッ
ク層を、ＡｌおよびＣｕの何れかで形成するので、配線
としての低い抵抗を得ることができる。

【０１１９】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、１の金属配線層および水素ブロッ
ク層を多層で形成し、そのうち１層はＡｌおよびＣｕの
何れかで形成するので、配線としての低い抵抗を得ると
ともに、水素の侵入阻止に有効な金属膜を有した構成が
得られる。

【図面の簡単な説明】

【図１】 本発明に係る実施の形態１の半導体装置の構
成を説明する図である。

【図２】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。

【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。

【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。

【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。

【図６】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。

【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を説明する図である。

【図８】 本発明に係る実施の形態２の半導体装置の構
成を説明する図である。

【図９】 本発明に係る実施の形態２の半導体装置の製
造工程を説明する図である。

【図１０】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する図である。

【図１１】 本発明に係る実施の形態２の半導体装置の
製造工程を説明する図である。

【図１２】 本発明に係る実施の形態３の半導体装置の
構成を説明する図である。

【図１３】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。

【図１４】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。

【図１５】 本発明に係る実施の形態３の半導体装置の
製造工程を説明する図である。

【図１６】 従来の半導体装置の構成を説明する図であ
る。

【図１７】 従来の半導体装置の構成を説明する図であ
る。

【符号の説明】

１３ 水素ブロック層、１５ 金属配線層、９０，９０
Ａ，９５ セルプレート、９１ 第１導電層、９２，９
２Ａ 第２導電層、ＳＮ２ ストレージノード電極。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 下地層の上に形成され、下部電極と、強
   誘電体膜と、上部電極とを有するキャパシタを複数備え
   た半導体装置であって、 前記強誘電体膜は前記下部電極の上部および側面と、前
   記複数のキャパシタ間の前記下地層上を覆うように配設
   され、 前記上部電極は、 少なくとも前記下部電極の上部および側面の前記強誘電
   体膜を覆う第１導電層と、 前記第１導電層の上部および側面を覆うとともに、前記
   複数のキャパシタ間の前記強誘電体膜上部に配設される
   第２導電層と、を備える半導体装置。
2. 【請求項２】 前記第１導電層はスパッタリング法で形
   成され、 前記第２導電層はＣＶＤ法で形成される、請求項１記載
   の半導体装置。
3. 【請求項３】 前記第１導電層は、 白金属元素のうちの１の元素、または白金属元素のうち
   少なくとも１の元素を含んだ合金で構成される、請求項
   ２記載の半導体装置。
4. 【請求項４】 前記第２導電層は、 Ｔｉ、Ｗ、Ｔａ、Ｒｕのうち何れかを主成分として構成
   される、請求項２記載の半導体装置。
5. 【請求項５】 下地層の上に形成され、下部電極と、強
   誘電体膜と、上部電極とを有するキャパシタを複数備え
   た半導体装置であって、 前記強誘電体膜は前記下部電極の上部および側面と、前
   記複数のキャパシタ間の前記下地層上を覆うように配設
   され、 前記上部電極は、 少なくとも前記下部電極の上部および側面の前記強誘電
   体膜を覆う第１導電層と、 前記複数のキャパシタの全てに渡り、前記第１導電層の
   上部に接触する平板状の第２導電層と、を備える半導体
   装置。
6. 【請求項６】 前記第１および第２導電層はスパッタリ
   ング法で形成される、請求項５記載の半導体装置。
7. 【請求項７】 前記第１および第２導電層は、 白金属元素のうちの１の元素、または白金属元素のうち
   少なくとも１の元素を含んだ合金で構成される、請求項
   ６記載の半導体装置。
8. 【請求項８】 半導体基板上に形成され、それぞれ構成
   の異なる第１および第２の回路部を備えた半導体装置の
   製造方法であって、 (ａ)前記半導体基板上の前記第１および第２の回路部と
   なる部分に対応させて、半導体素子を含んだ下地層の第
   １および第２の部分を形成する工程と、 (ｂ)前記下地層の第１の部分上に、 下部電極と、強誘電体膜と、上部電極とを有するキャパ
   シタを複数形成する工程と、 (ｃ)前記下地層の第１の部分上において、前記複数のキ
   ャパシタを覆うように層間絶縁膜の第１の部分を形成す
   るとともに、前記下地層の第２の部分上に、前記層間絶
   縁膜の第２の部分を形成する工程と、 (ｄ)前記層間絶縁膜の第１および第２の部分より上層に
   金属層を形成する工程と、を備え、 前記工程(ｂ)は、 前記下地層の第１の部分上に前記下部電極を形成する工
   程と、 前記下部電極の上部および側面と、前記キャパシタ間の
   前記下地層上を覆うように前記強誘電体膜を形成する工
   程と、 少なくとも前記下部電極の上部および側面の前記強誘電
   体膜を覆うように前記上部電極を形成する工程と、を含
   み、 前記工程(ｄ)は、 (ｄ−１)前記第２の回路部において、前記金属層を金属
   配線層として形成すると同時に、前記第１の回路部にお
   いて、前記金属層を前記金属配線層と同じ工程で、前記
   複数のキャパシタの形成領域を全面的に覆い、前記複数
   のキャパシタ側に水素が侵入することを防止する水素ブ
   ロック層として形成する工程を含む、半導体装置の製造
   方法。
9. 【請求項９】 前記工程(ｄ−１)は、 前記金属配線層および前記水素ブロック層を、スパッタ
   リング法で形成する工程を含む、請求項８記載の半導体
   装置の製造方法。
10. 【請求項１０】 前記工程(ｄ−１)は、 前記金属配線層および前記水素ブロック層を、Ａｌおよ
    びＣｕの何れかで形成する工程を含む、請求項８記載の
    半導体装置の製造方法。
11. 【請求項１１】 前記工程(ｄ−１)は、 前記金属配線層および前記水素ブロック層を多層で形成
    し、そのうち１層はＡｌおよびＣｕの何れかで形成する
    工程を含む、請求項８記載の半導体装置の製造方法。