KR100615092B1 - 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을갖는 에프. 램들 및 그 형성방법들 - Google Patents

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Abstract

노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을 갖는 에프. 램(FRAM; Ferroelectric Random Access Memory)들 및 그 형성방법들을 제공한다. 이 에프. 램들 및 그 형성방법들은 포토공정을 수행하지 않고 하부 전극들을 노드 분리시키는 방안을 제시한다. 이를 위해서, 반도체 기판의 상부에 차례로 적층된 층간절연막 및 확산 방지막을 관통하는 두 개의 노드 콘택홀들이 배치된다. 그리고, 상기 노드 콘택홀들과 각각 정렬해서 확산 방지막으로부터 상부를 향하여 돌출된 노드 도전막 패턴들이 배치된다. 상기 노드 도전막 패턴들을 각각 감싸는 하부 전극들을 확산 방지막 상에 형성한다. 이때에, 상기 하부 전극들은 각각이 노드 도전막 패턴들의 상면을 잇는 연장선으로부터 확산 방지막을 향해서 두께가 점진적으로 감소한다. 이를 통해서, 상기 에프. 램들 및 그 형성방법들은 노드 도전막 패턴들에 하부 전극들을 각각 자기 정렬시켜서 반도체 제조 공정을 단순화해준다.
하부 전극, 확산방지막.

Description

노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을 갖는 에프. 램들 및 그 형성방법들{Ferroelectric Random Access Memories Having Lower Electrodes Respectively Self-Aligning To Node Conductive Layer Patterns And Methods Of Forming The Same}
도 1 은 본 발명에 따른 에프. 램의 배치도.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 에프. 램의 단면도.
도 3 내지 도 19 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 에프. 램의 형성방법을 설명해주는 단면도들.
본 발명은 에프. 램들 및 그 형성방법들에 관한 것으로서, 상세하게는, 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을 갖는 에프. 램들 및 그 형성방법들에 관한 것이다.
일반적으로, 에프. 램(FRAM; Ferroelectric Random Access Memory)은 내부에 복수 개의 커패시터(Capacitor)들을 갖는다. 상기 커패시터들은 각각이 디램의 커패시터들과 동일한 구조를 갖는다. 상기 커패시터는 반도체 기판의 상부에 차례로 적층된 하부 전극, 유전막 및 상부전극으로 이루어진다. 상기 상부 전극 및 유전막은 하부 전극을 감싸는 형상을 갖는다. 상기 유전막은 실리콘 옥사이드 막(SiO2 Layer) 및 실리콘 나이트라이드 막(Si3N4 Layer)의 조합막이 아니고 강유전체 막(Ferroelectric Layer)이다. 그리고, 상기 하부전극은 데이타의 저장 용량을 크게 하기 위해서 여러가지 형태들을 갖는다.
그러나, 상기 하부전극은 에프. 램의 디자인 룰의 점진적인 축소로 인해서 반도체 기판 상에 구현하는데 반도체 제조 공정의 어려움을 가질 수 있다. 이는 상기 디자인 룰의 축소와 함께 포토레지스트 막에 하부전극 이미지를 정의하는 포토공정의 한계에 이르기 때문이다. 더우기, 상기 포토공정의 한계는 후속의 식각공정에도 영향을 주어서 전체적으로 반도체 제조 공정들이 수행될 수 없게 만들 수 있다. 상기 에프. 램의 디자인 룰이 반도체 장치의 시장 욕구로 인해서 피해갈 수 없는 상황이라면, 상기 하부전극은 포토 공정의 한계를 극복해서 반도체 기판 상에 구현하는 것이 필요하다.
한편, "메모리 셀 커패시터 구조들에서 메모리 셀 커패시터 플레이트들을 형성하는 방법들(Methods Of Forming Memory Cell Capacitor Plates In Memory Cell Capacitor Structure)" 이 미국특허공보 제 6,268,260 호(U.S. Pat. No. 6,268,260)에 더글러스 엘 케일(Douglas L. Keil)에 의해 개시된 바 있다.
상기 미국특허공보 제 6,268,260 호에 따르면, 상기 방법들은 희생막을 형성하는 것을 포함한다. 그리고, 상기 희생막에 개구부를 형성한다. 상기 개구부를 적 어도 부분적으로 채우도록 희생막 상에 전극 물질막을 형성한다. 이어서, 상기 희생막의 적어도 상면 아래까지 전극 물질막을 일부 제거해서 메모리 셀 커패시터 플레이트을 정의한다. 상기 메모리 셀 커패시터 플레이트는 커패시터의 하부전극의 역할을 한다. 다음으로, 상기 희생막을 제거한다.
그러나, 상기 방법들은 희생막에 포토 및 식각 공정들을 수행해서 개구부를 형성한다. 상기 개구부는 반도체 장치의 디자인 룰이 점진적으로 축소되면 포토 및 식각 공정들의 한계에 부딪쳐서 희생막에 구현되지 않을 수도 있다. 또한, 상기 방법들은 메모리 셀 커패시터 플레이트를 정의하는데 희생막의 형성을 포함해서 많은 반도체 제조 공정들을 사용한다. 이는 반도체 장치의 제조 원가를 높이는 원인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을 갖는 에프. 램들을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을 갖는 에프. 램들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을 갖는 에프. 램 및 그 형성방법을 제공한다.
이 에프. 램은 반도체 기판의 상부에 배치된 두 개의 노드 콘택홀들을 포함한다. 상기 노드 콘택홀들은 차례로 적층된 층간절연막 및 확산 방지막을 관통한 다. 상기 노드 콘택홀들과 각각 정렬해서 확산 방지막으로부터 상부를 향하여 돌출한 노드 도전막 패턴들이 배치된다. 상기 노드 도전막 패턴들을 각각 감싸는 하부 전극들이 확산 방지막 상에 배치된다. 이때에, 상기 하부 전극들은 각각이 노드 도전막 패턴들의 상면을 잇는 연장선으로부터 확산 방지막을 향해서 두께가 점진적으로 감소한다.
상기 형성방법은 반도체 기판의 상부에 차례로 적층된 층간절연막 및 확산 방지막으로 고립시킨 두 개의 노드 콘택홀들을 형성하는 것을 포함한다. 상기 노드 콘택홀들과 각각 정렬해서 확산 방지막으로부터 상부를 향하도록 돌출시킨 노드 도전막 패턴들을 형성한다. 상기 노드 도전막 패턴들을 덮도록 확산 방지막 상에 하부 전극막을 형성한다. 상기 확산 방지막을 노출시키도록 노드 도전막에 전면적으로 식각 공정을 수행한다. 상기 식각 공정은 하부 전극막을 노드 분리해서 노드 도전막 패턴들을 각각 감싸는 하부 전극들을 형성한다. 이때에, 상기 하부 전극막은 노드 도전막 패턴 및 확산 방지막의 상면에서 서로 다른 두께들을 각각 갖는다. 더불어서, 상기 하부 전극막은 노드 도전막 패턴들의 측면을 따라서 두께가 점진적으로 감소하도록 형성한다.
본 발명의 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을 갖는 에프. 램을 첨부한 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 에프. 램의 배치도이고, 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 에프. 램의 단면도이다.
도 1 및 도 2 를 참조하면, 에프. 램(FRAM; Ferroelectric Random Access Memory, 170)에 있어서, 하나의 활성영역(15)의 반도체 기판(10)의 상부에 두 개의 노드 콘택홀(75)들이 배치된다. 상기 노드 콘택홀(75)들은 차례로 적층된 패드 절연막(40), 매립 절연막(50) 및 확산 방지막(60)을 관통하도록 배치된다. 상기 패드 및 매립 절연막들(40, 60)은 층간절연막(55)을 구성한다. 상기 층간절연막(55)은 하나 이상의 절연막들을 포함하는 것이 바람직하다. 상기 층간절연막(55)은 실리콘 옥사이드 막(SiO2 Layer)일 수 있다. 상기 확산 방지막(60)은 층간절연막(55)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 확산 방지막(60)은 층간절연막(55)과 다른 식각률을 갖는 절연막일 수 있다. 상기 반도체 기판(10)은 P 형의 불순물 이온들을 갖는 것이 바람직하다.
상기 노드 콘택홀(75)들과 각각 정렬해서 확산 방지막(60)으로부터 상부를 향하여 돌출한 노드 도전막 패턴(117)들이 배치된다. 상기 노드 도전막 패턴(117)들은 타이타늄 막(Ti Layer), 타이타늄 나이트라이드 막(TiN Layer), 타이타늄 알루미늄 나이트라이드 막(TiAlN Layer) 중 선택된 하나인 것이 바람직하다.
상기 노드 도전막 패턴(117)들을 각각 감싸는 하부 전극(148)들이 확산 방지막(60) 상에 배치된다. 상기 하부 전극(148)들의 각각은 노드 도전막 패턴(117)들의 상면을 잇는 연장선으로부터 확산 방지막(60)을 향해서 두께가 점진적으로 감소하도록 배치된다. 즉, 상기 하부 전극(148)들은 노드 도전막 패턴(117)들의 상면을 잇는 연장선 상에서 소정 간격(S2)의 크기를 갖는 것이 바람직하다. 더불어서, 상기 하부 전극(148)들은 노드 도전막 패턴(117)들의 하면을 잇는 연장선 상에서 다른 소정 간격(S3)의 크기를 갖는 것이 바람직하다. 상기 하부 전극들(148) 사이의 소정간격(S2)의 크기는 하부 전극(148)들의 소정간격(S3)의 크기보다 큰 것이 바람직하다.
한편, 상기 하부 전극(148)들의 각각은 노드 도전막 패턴(117)들의 각각의 상면 및 측벽에서 서로 다른 두께들을 각각 가지도록 배치된다. 상기 하부 전극(148)들의 각각은 노드 도전막 패턴(117)들의 각각의 측벽 상에 위치해서 상면을 감싸도록 배치된다. 상기 노드 도전막 패턴(117)들의 하면을 잇는 연장선 상에서, 상기 하부 전극(148)들 사이의 소정간격(S3)은 노드 도전막 패턴(117)들 사이의 소정간격(S1)의 크기보다 작은 것이 바람직하다. 상기 확산 방지막(60)은 하부 전극(148)들 및 층간절연막(55) 사이의 계면 특성을 향상시키는 타이타늄 옥사이드 막(TiO Layer)을 포함한 절연막인 것이 바람직하다. 상기 하부전극(148)들은 이리듐(Ir) 또는 플라티나(Pt) 등을 포함한 노블 메탈(Noble Metal)인 것이 바람직하다.
상기 하부 전극(148)들을 덮도록 확산 방지막(60) 상에 유전막(150) 및 상부 전극(160)이 차례로 적층된다. 상기 상부 전극(170)은 이리듐(Ir) 또는 플라티나(Pt) 등을 포함한 노블 메탈(Noble Metal)인 것이 바람직하다. 상기 유전막(150)은 피이. 지. 티이 물질(Pb(ZrXTi1-X)O3 Material)을 포함한 강유전체 막(Ferroelectric Layer)인 것이 바람직하다. 상기 하부 및 상부 전극들(148, 160), 그 전극들 사이에 개재된 유전막(150)은 커패시터(165)를 구성한다.
다시, 상기 노드 콘택홀(75)들로 관심을 돌리기로 한다. 상기 노드 콘택홀(75)들을 각각 충분히 채우는 랜딩 도전막 패턴(96)들이 배치된다. 상기 랜딩 도전막 패턴(96)들의 하부에 적어도 접촉되어서 층간절연막(55)으로 덮인 패드 도전막 패턴(30)들이 배치된다. 상기 랜딩 도전막 패턴(96)들은 각각이 노드 콘택홀(75)들의 상부에서 노드 도전막 패턴(117)들에 접촉되는 것이 바람직하다. 상기 노드 도전막 패턴(117)들의 폭은 각각이 노드 콘택홀(75)들의 직경(D)의 크기보다 큰 것이 바람직하다. 이때에. 상기 노드 도전막 패턴(117)들은 소정 간격(S1)의 크기를 갖도록 서로 이격해서 배치되는 것이 바람직하다. 즉, 상기 노드 도전막 패턴(117)들 사이의 간격의 크기는 노드 콘택홀(75)들 사이의 간격의 크기보다 작게 배치된다.
본 발명의 변형 예로서, 상기 노드 콘택홀(75)들의 하부를 각각 채우는 랜딩 도전막 패턴(96)들이 배치될 수 있다. 상기 노드 도전막 패턴(117)들은 각각이 노드 콘택홀(75)들의 나머지 부분을 채우도록 반도체 기판(10)을 향하여 연장해서 랜딩 도전막 패턴(96)들과 접촉하는 것이 바람직하다. 그리고, 상기 노드 도전막 패턴(117)들 사이의 간격은 노드 콘택홀(75)들 사이의 간격의 크기와 동일하게 배치될 수 있다. 상기 노드 도전막 패턴(117)들의 폭은 각각이 노드 콘택홀(75)들의 직경(D)의 크기와 동일한 것이 바람직하다.
본 발명의 다른 변형 예로써, 상기 랜딩 도전막 패턴(96)들이 노드 콘택홀(75)들에 각각 배치되지 않을 수도 있다. 상기 노드 콘택홀(75)들 아래에 배치되어서 층간절연막(55)으로 덮인 패드 도전막 패턴(30)들이 배치된다. 이때에, 상기 노드 도전막 패턴(117)들은 각각이 노드 콘택홀(75)들을 충분히 채우도록 반도체 기판(10)을 향하여 연장해서 패드 도전막 패턴(30)들과 직접 접촉될 수 있다. 이때에도, 상기 노드 도전막 패턴(117)들 사이의 간격은 노드 콘택홀(75)들 사이의 간격의 크기와 동일하게 배치될 수 있다. 상기 노드 도전막 패턴(117)들의 폭은 각각이 노드 콘택홀(75)들의 직경(D)의 크기와 동일한 것이 바람직하다. 본 발명을 포함한 상기 변형 예들에서, 상기 패드 도전막 패턴(30)들은 반도체 기판(10)과 접촉한다.
상기 패드 도전막 패턴(30)들 사이에 각각 위치되도록 반도체 기판(10) 상에 게이트 패턴(26)들이 배치된다. 상기 게이트 패턴(26)들의 측벽에 게이트 스페이서(29)들이 각각 배치된다. 상기 게이트 스페이서(29)들은 층간절연막(55)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 게이트 스페이서(29)들은 실리콘 나이트라이드 막(Si3N4 Layer)일 수 있다. 상기 게이트 패턴(26)들의 각각은 차례로 적층된 게이트(20) 및 게이트 캐핑막 패턴(23)을 갖는다. 상기 게이트 캐핑막 패턴(23)은 게이트 스페이서(29)와 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 게이트(20)는 N 형의 폴리실리콘 막인 것이 바람직하다. 상기 게이트(20)는 차례로 적층된 N 형의 폴리실리콘 막 및 텅스텐 실리사이드 막(WSi Layer)일 수 있다.
이제, 본 발명의 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을 갖는 에프. 램의 형성방법을 설명하기로 한다.
도 3 내지 도 19 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 에프. 램의 형성방법을 설명해주는 단면도들이다.
도 1, 도 3 및 도 4 를 참조하면, 반도체 기판(10) 상에 복수 개의 게이트 패턴(26)들을 형성한다. 상기 게이트 패턴(26)들의 측벽에 게이트 스페이서(29)들을 각각 형성한다. 그리고, 상기 게이트 패턴(26)들 사이에 위치하도록 패드 도전막 패턴(30)들을 각각 형성한다. 이때에, 상기 패드 도전막 패턴(30)들은 게이트 스페이서(29)들과 접촉한다. 상기 게이트 스페이서(29)들은 실리콘 옥사이드 막(SiO2 Layer)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 스페이서(29)들은 실리콘 나이트라이드 막(Si3N4 Layer)을 사용해서 형성할 수 있다. 상기 패드 도전막 패턴(30)들은 N 형의 폴리실리콘 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 패턴(26)들의 각각은 차례로 적층된 게이트(20) 및 게이트 캐핑막 패턴(23)을 갖도록 형성한다. 상기 게이트 캐핑막 패턴(23)은 게이트 스페이서(29)와 동일한 식각률을 갖는 절연막을 사용해서 형성하는것이 바람직하다. 상기 게이트(20)는 N 형의 폴리실리콘 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트(20)는 차례로 적층된 N 형의 폴리실리콘 막 및 텅스텐 실리사이드 막(WSi Layer)을 사용해서 형성할 수 있다.
상기 게이트 패턴(20)들 및 패드 도전막 패턴(30)들을 덮는 패드 절연막(40) 및 매립 절연막(50)을 차례로 적층시켜서 형성할 수 있다. 상기 패드 및 매립 절연막들(40, 50)은 이후로 층간절연막(55)으로 지칭하기로 한다. 상기 층간절연막(55)은 게이트 캐핑막 패턴(23)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 층간절연막(55)은 하나 이상의 절연막들을 사용해서 형성하는 것이 바람직하다. 상기 층간절연막(55)은 실리콘 옥사이드 막을 사용해서 형성할 수 있다. 그리고, 상기 층간절연막(55) 상에 확산 방지막(60)을 형성한다. 상기 확산 방지막(60)은 층간절연막(55)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 확산 방지막(60)은 층간절연막(55)과 다른 식각률을 갖는 절연막을 사용해서 형성할 수 있다.
도 1, 도 5 및 도 6 을 참조하면, 상기 확산 방지막(60) 상에 포토레지스트 패턴(70)들을 형성한다. 상기 포토레지스트 패턴(70)들은 소정 직경(D)의 크기를 갖도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(70)들을 식각 마스크로 사용해서 확산 방지막(60) 및 층간절연막(55)에 식각 공정(80)을 차례로 수행한다. 이때에, 상기 식각 공정(80)은 확산 방지막(60) 및 층간절연막(55)을 관통해서 패드 도전막 패턴(30)들을 적어도 노출시키는 노드 콘택홀(75)들을 형성한다. 상기 노드 콘택홀(75)들을 형성한 후, 상기 포토레지스트 패턴(70)들을 반도체 기판으로부터 제거한다.
상기 노드 콘택홀(75)들을 채우도록 확산 방지막(60) 상을 덮는 랜딩 도전막(90)을 형성한다. 상기 랜딩 도전막(90)은 N 형의 폴리실리콘 막 또는 텅스텐 막(W Layer)인 것이 바람직하다. 이어서, 상기 확산 방지막(60)을 식각 버퍼막으로 사용해서 랜딩 도전막(90)에 식각 공정(93)을 연속적으로 수행한다. 상기 식각 공정(93)은 화학 기계적 연마를 사용해서 수행하는 것이 바람직하다.
도 1 및 도 7 을 참조하면, 상기 식각 공정(93)을 통해서 확산 방지막(60)을 노출시킨다. 상기 식각 공정(93)은 노드 콘택홀(75)들을 각각 충분히 채우는 랜딩 도전막 패턴(96)들을 형성한다. 상기 랜딩 도전막 패턴(96)들의 상면은 노드 콘택홀(75)들을 한정하는 확산 방지막(60)의 상면을 잇는 연장선 상에 위치하도록 식각 공정(93)을 수행하는 것이 바람직하다.
계속해서, 상기 랜딩 도전막 패턴(96)들 및 확산 방지막(60)을 덮는 희생막(100)을 형성한다. 상기 희생막(100)은 확산 방지막(60)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 노드 콘택홀(75)들 사이에 위치 하도록 희생막(100) 상에 포토레지스트 패턴(103)들을 형성한다. 상기 포토레지스트 패턴(103)들 사이의 간격은 노드 콘택홀(75)들의 직경(D)의 크기보다 크도록 형성하는 것이 바람직하다. 그리고, 상기 포토레지스트 패턴(103)들을 식각 마스크로 사용해서 희생막(100)에 식각 공정(106)을 연속적으로 수행한다.
도 1, 도 8 및 도 9 를 참조하면, 상기 식각 공정(106)을 통해서 확산 방지막(60) 상에 희생막 패턴(109)들을 형성한다. 상기 희생막 패턴(109)들은 노드 콘택홀(75)들 및 그 콘택홀(75)들 주위의 확산 방지막(60)을 노출시킨다. 상기 희생막 패턴(109)들을 형성한 후, 상기 포토레지스트 패턴(103)들을 반도체 기판(10)으로부터 제거한다.
상기 희생막 패턴(109)들을 덮어서 랜딩 도전막 패턴(96)들과 접촉하는 노드 도전막(110)을 형성한다. 상기 노드 도전막(110)은 타이타늄 막(Ti Layer), 타이타늄 나이트라이드 막(TiN Layer), 타이타늄 알루미늄 나이트라이드 막(TiAlN Layer) 중 선택된 하나를 사용해서 형성하는 것이 바람직하다.
상기 희생막 패턴(109)들을 식각 버퍼막으로 사용해서 노드 도전막(110)에 식각 공정(112)을 연속적으로 수행한다. 상기 식각 공정(112)은 화학 기계적 연마를 사용해서 수행하는 것이 바람직하다. 상기 식각공정(112)은 희생막 패턴(109)들의 상면을 노출시켜서 노드 도전막 패턴(117)들을 형성한다. 상기 노드 도전막 패턴(117)들은 희생막 패턴(109)들 사이에 위치해서 랜딩 도전막 패턴(96)들과 각각 접촉하도록 형성한다.
상기 희생막 패턴(109)들을 반도체 기판(10)으로부터 제거해서 확산 방지막 (60)상에 노드 도전막 패턴(117)들을 남긴다. 이때에, 상기 노드 도전막 패턴(117)들은 소정 간격(S1)의 크기를 갖도록 형성하는 것이 바람직하다. 즉, 상기 노드 도전막 패턴(117)들 사이의 간격은 노드 콘택홀(75)들 사이의 간격의 크기보다 작도록 형성한다. 상기 노드 도전막 패턴(117)들의 폭은 각각이 노드 콘택홀(75)들의 직경(D)의 크기보다 크도록 형성한 것이 바람직하다. 상기 노드 도전막 패턴(117)들은 희생막 패턴(109)들을 사용해서 음각으로 형성된다.
상기 노드 도전막 패턴(117)들을 양각으로 형성하는 방법을 도 10 및 도 11 을 통해서 설명하기로 한다. 이를 위해서, 도 10 의 게이트 패턴(26)들부터 확산 방지막(60)을 포함하여 랜딩 도전막 패턴(96)들까지의 구성요소들은 도 3 내지 도 7 을 통해서 형성할 수 있다.
도 1, 도 10 및 도 11 을 참조하면, 상기 랜딩 도전막 패턴(96)들 및 확산 방지막(60)을 덮는 노드 도전막(110)을 형성한다. 상기 노드 도전막(110)은 타이타늄 막(Ti Layer), 타이타늄 나이트라이드 막(TiN Layer), 타이타늄 알루미늄 나이트라이드 막(TiAlN Layer) 중 선택된 하나를 사용해서 형성하는 것이 바람직하다. 상기 노드 도전막(110)은 도 7 의 희생막의 두께(T1)의 크기와 동일하도록 형성하는 것이 바람직하다.
상기 노드 도전막(110) 상에 노드 콘택홀(75)들과 각각 중첩하는 포토레지스트 패턴(114)들을 형성한다. 상기 포토레지스트 패턴(114)들은 각각이 노드 콘택홀(75)들의 직경(D)의 크기보다 크도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(114)들 사이의 간격은 도 9 의 노드 도전막 패턴(117)들 사이의 간격(S1) 의 크기와 동일하도록 형성하는 것이 바람직하다.
다음으로, 상기 포토레지스트 패턴(114)들을 식각 마스크로 사용해서 노드 도전막(110)에 식각 공정(116)을 수행한다. 상기 식각 공정(116)은 포토레지스트 패턴(114)들 아래에 노드 도전막 패턴(117)들을 형성한다. 이때에, 상기 노드 도전막 패턴(117)들 사이의 간격은 노드 콘택홀(75)들 사이의 간격의 크기보다 작도록 형성한다. 상기 노드 도전막 패턴(117)들의 폭은 각각이 노드 콘택홀(75)들의 직경(D)의 크기보다 크도록 형성한 것이 바람직하다. 상기 노드 도전막 패턴(117)들을 형성한 후, 상기 포토레지스트 패턴(114)들을 반도체 기판(10)으로부터 제거한다.
본 발명의 변형예로서, 상기 노드 도전막 패턴(117)들을 반도체 기판(10)의 상부에 형성하는 방법을 도 12 내지 도 15 를 통해서 설명하기로 한다. 이를 위해서, 도 12 의 게이트 패턴(26)들부터 확산 방지막(60)까지의 구성요소들은 도 3 및 도 4 를 통해서 형성할 수 있다.
도 1, 도 12 및 도 13 을 참조하면, 상기 확산 방지막(60) 상에 희생막(100)을 형성한다. 그리고, 상기 희생막(100) 상에 포토레지스트 패턴(120)들을 형성한다. 상기 포토레지스트 패턴(120)들은 도 5 와 동일한 소정 직경(D)의 크기를 갖도록 형성하는 것이 바람직하다. 상기 희생막(100)은 도 7 과 동일한 두께(T1)의 크기를 갖도록 형성하는 것이 바람직하다. 상기 희생막(100)은 확산 방지막(60)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
상기 포토레지스트 패턴(120)들 및 확산 방지막(60)을 식각 마스크 및 식각 버퍼막으로 각각 사용해서 희생막(100)에 식각 공정(125)을 수행한다. 상기 식각 공정(125)은 확산 방지막(60) 상에 희생막 패턴(109)들을 형성한다. 그리고, 상기 포토레지스트 패턴(120)들 및 희생막 패턴(109)들을 식각 마스크로 사용해서 확산 방지막(60) 및 층간절연막(55)에 식각 공정(125)을 계속해서 수행한다. 상기 식각 공정(125)은 확산 방지막(60) 및 층간절연막(55)을 관통해서 패드 도전막 패턴(30)들을 적어도 노출시키는 노드 콘택홀(75)들을 형성한다.
한편, 상기 희생막 패턴(109)들을 형성한 후, 상기 포토레지스트 패턴(120)들은 반도체 기판(10)으로부터 제거할 수 있다. 이때에, 상기 식각 공정(125)은 희생막 패턴(109)들을 식각 마스크로 사용해서 확산 방지막(60) 및 층간절연막(55)에 수행할 수 있다. 이와 반대로, 상기 식각 공정(125)은 포토레지스트 패턴(120)들을 식각 마스크로 사용해서 희생막(100), 확산 방지막(60) 및 층간절연막(55)에 식각 공정을 연속적으로 수행할 수도 있다.
계속해서, 상기 노드 콘택홀(75)들을 형성한 후, 상기 반도체 기판(10)으로부터 포토레지스트 패턴(120)들을 제거한다. 그리고, 상기 노드 콘택홀(75)들을 채우도록 희생막 패턴(109)들 상에 랜딩 도전막(90)을 형성한다. 상기 랜딩 도전막(90)은 N 형의 폴리실리콘 막 또는 텅스텐 막을 사용해서 형성하는 것이 바람직하다. 상기 랜딩 도전막(90)에 식각 공정(130)을 계속해서 수행한다.
도 1, 도 14 및 도 15 를 참조하면, 상기 희생막 패턴(109)들을 노출시켜서 랜딩 도전막(90)이 부분 제거되도록 식각 공정(130)을 수행한다. 상기 식각 공정(130)은 노드 콘택홀(75)들의 하부를 채우는 랜딩 도전막 패턴(96)들을 형성한다. 상기 식각 공정(130)은 에치 백(Etch-back)을 통해서 수행할 수 있다. 상기 노드 콘택홀(75)들의 나머지 부분을 채우도록 희생막 패턴(109)들을 덮는 노드 도전막(110)을 형성한다. 상기 노드 도전막(110)은 타이타늄 막(Ti Layer), 타이타늄 나이트라이드 막(TiN Layer), 타이타늄 알루미늄 나이트라이드 막(TiAlN Layer) 중 선택된 하나를 사용해서 형성하는 것이 바람직하다.
이어서, 상기 희생막 패턴(109)들이 노출될 때까지 노드 도전막(110)에 식각 공정(112)을 연속적으로 수행한다. 상기 식각 공정(112)은 화학 기계적 연마를 통해서 수행할 수 있다. 상기 식각 공정(112)은 노드 콘택홀(75)들에 노드 도전막 패턴(117)들을 각각 형성한다. 상기 노드 도전막 패턴(117)들은 각각이 랜딩 도전막 패턴(96)들과 접촉한다. 상기 노드 도전막 패턴(117)들 사이의 간격은 노드 콘택홀(75)들 사이의 간격의 크기와 동일하게 배치될 수 있다. 상기 노드 도전막 패턴(117)들의 폭은 각각이 노드 콘택홀(75)들의 직경(D)의 크기와 동일한 것이 바람직하다. 이때에, 상기 노드 도전막 패턴(117)들의 상면은 희생막 패턴(109)들 사이를 잇는 연장선 상에 위치하는 것이 바람직하다. 상기 노드 도전막 패턴(117)들을 형성한 후, 상기 희생막 패턴(109)들을 반도체 기판(10)으로부터 제거한다. 상기 노드 도전막 패턴(117)들은 각각이 노드 콘택홀(75)들 내 랜딩 도전막 패턴(96)들의 상면과 접촉해서 확산 방지막(60)으로부터 상부를 향해서 연장하도록 형성된다.
본 발명의 다른 변형예로서, 상기 노드 도전막 패턴(117)들을 반도체 기판(10)의 상부에 형성하는 방법을 도 16 및 도 17 을 통해서 설명하기로 한다. 이를 위해서, 도 16 의 게이트 패턴(26)들부터 희생막 패턴(109)들을 포함하여 노드 콘택홀(75)들까지의 구성요소들은 도 3, 도 4, 도 12 및 도 13 을 통해서 형성할 수 있다.
도 1, 도 16 및 도 17 을 참조하면, 상기 노드 콘택홀(75)을 충분히 채우도록 희생막 패턴(109)들을 덮는 노드 도전막(110)을 형성한다. 상기 노드 도전막(110)은 노드 콘택홀(75)들을 통해서 패드 도전막 패턴(30)들과 직접 접촉한다. 상기 노드 도전막(110)은 타이타늄 막(Ti Layer), 타이타늄 나이트라이드 막(TiN Layer), 타이타늄 알루미늄 나이트라이드 막(TiAlN Layer) 중 선택된 하나를 사용해서 형성하는 것이 바람직하다. 상기 희생막 패턴(109)들은 도 7 과 동일한 두께(T1)의 크기를 갖도록 형성하는 것이 바람직하다.
상기 노드 도전막(110)에 식각 공정(112)을 수행한다. 상기 식각 공정(112)은 화학 기계적 연마를 사용해서 수행하는 것이 바람직하다. 상기 식각 공정(112)은 희생막 패턴(109)들이 노출될 때까지 수행하는 것이 바람직하다. 상기 식각 공정(112)은 노드 콘택홀(75)들에 노드 도전막 패턴(117)들을 각각 형성한다. 상기 노드 도전막 패턴(117)들 사이의 간격은 노드 콘택홀(75)들 사이의 간격의 크기와 동일하게 배치될 수 있다. 상기 노드 도전막 패턴(117)들의 폭은 각각이 노드 콘택홀(75)들의 직경(D)의 크기와 동일한 것이 바람직하다. 이때에도, 상기 노드 도전막 패턴(117)들의 상면은 희생막 패턴(109)들 사이를 잇는 연장선 상에 위치하는 것이 바람직하다. 상기 노드 도전막 패턴(117)들을 형성한 후, 상기 희생막 패턴(109)들을 반도체 기판(10)으로부터 제거한다. 상기 노드 도전막 패턴(117)들은 각각이 패드 도전막 패턴(30)들의 상면과 접촉해서 확산 방지막(60)으로부터 연장하도록 형성된다.
상기 노드 도전막 패턴(117)들을 각각 덮는 커패시터들을 형성하기 위해서, 본 발명의 형성방법을 도 9 와 함께 도 18 및 도 19 를 참조하여 설명하기로 한다.
도 1, 도 18 및 도 19 를 참조하면, 상기 노드 도전막 패턴(117)들을 덮도록 확산 방지막(60) 상에 하부 전극막(140)을 형성한다. 상기 하부 전극막(140)은 노드 도전막 패턴(117) 및 확산 방지막(60)의 상면에서 서로 다른 두께들(T2, T3)을 각각 갖도록 형성한다. 더불어서, 상기 하부 전극막(140)은 노드 도전막 패턴(117)의 측면을 따라서 두께가 점진적으로 감소하도록 형성한다. 상기 하부 전극막(140)은 이리듐(Ir) 또는 플라티나(Pt) 등을 포함한 노블 메탈(Noble Metal)을 사용해서 형성하는 것이 바람직하다.
상기 확산 방지막(60)을 노출시키도록 하부 전극막(140)에 전면적으로 식각 공정(144)을 수행한다. 이때에, 상기 식각 공정(144)은 노드 도전막 패턴(117)들을 덮는 하부 전극막(140)의 두께 차이를 사용해서 확산 방지막(60)을 노출시킨다. 따라서, 상기 식각 공정(144)은 하부 전극막(140)을 노드 분리해서 노드 도전막 패턴(117)들을 각각 감싸는 하부 전극(148)들을 형성할 수 있다. 상기 하부 전극(148)들의 각각은 노드 도전막 패턴(117)들의 각각의 상면 및 측벽에서 서로 다른 두께를 가지도록 할 수 있다. 이를 통해서, 상기 하부 전극(148)들은 노드 도전막 패턴(117)들의 상면을 잇는 연장선 상에서 소정 간격(S2)의 크기를 가질 수 있다. 더불어서, 상기 하부 전극(148)들은 노드 도전막 패턴(117)들의 하면을 잇는 연장선 상에서 다른 소정 간격(S3)의 크기를 가질 수 있다. 상기 하부 전극(148)들 사이의 소정간격(S2)의 크기는 하부 전극(148)들 사이의 소정간격(S3)의 크기보다 큰 것이 바람직하다.
상기 하부 전극(148)들의 각각은 노드 도전막 패턴(117)들의 상면을 잇는 연장선으로부터 확산 방지막(60)을 향해서 두께가 점진적으로 감소하도록 형성된다. 상기 하부 전극(148)들의 각각은 노드 도전막 패턴(117)들의 각각의 측벽 상에 위치해서 상면을 감싸도록 형성된다. 상기 노드 도전막 패턴(117)들의 하면을 잇는 연장선 상에서, 상기 하부 전극(148)들 사이의 소정간격(S3)은 노드 도전막 패턴(117)들 사이의 소정간격(S1)의 크기보다 작도록 형성하는 것이 바람직하다. 상기 확산 방지막(60)은 하부 전극(148)들 및 층간절연막(55) 사이의 계면 특성을 향상시키는 타이타늄 옥사이드 막(TiO Layer)을 포함한 절연막을 사용해서 형성하는 것이 바람직하다.
한편, 상기 식각 공정(144)은 하부 전극막(140)의 노드 분리를 위해서 아래와 같은 다(多) 단계들을 사용해서 수행할 수 있다. 즉, 상기 식각 공정(144)은 식각 동안 부산물들의 원활한 휘발을 위해서 식각(Etching) 및 펌핑(Pumping)의 제 1 단계, 퍼지(Purge) 및 식각과 함께 펌핑의 제 2 단계 그리고 퍼지의 제 3 단계를 순서적으로 진행해서 수행한다. 상기 식각 공정(144)은 식각 동안 반도체 기판(10)이 일정 온도이상을 갖도록 그 기판(10)에 열을 가해서 부산물들의 원활한 휘발을 촉진시키면서 수행할 수 있다. 또한, 상기 식각 공정(144)은 식각 동안 부산물들이 반도체 기판(10) 상에서 기체 상태로 제거되도록 압력 및 펌핑 속도를 조절하여 수행될 수 도 있다. 상기 부산물들은 하부 전극막(140) 및 식각 공정가스와의 반응물이다.
계속해서, 상기 하부 전극(148)들을 덮도록 확산 방지막(60) 상에 차례로 적층된 유전막(150) 및 상부 전극(160)을 형성한다. 상기 상부 전극(160)은 이리듐(Ir) 또는 플라티나(Pt) 등을 포함한 노블 메탈(Noble Metal)을 사용해서 형성하는 것이 바람직하다. 상기 유전막(150)은 피이. 지. 티이 물질(Pb(ZrXTi1-X)O3 Material)을 포함한 강유전체 막(Ferroelectric Layer)을 사용해서 형성하는 것이 바람직하다. 상기 하부 및 상부 전극들(148, 160), 그 전극들 사이에 개재된 유전 막(150)을 사용해서 반도체 기판(10)의 상부에 캐패시터(165)가 형성된다. 이를 통해서, 본 발명에 따른 에프. 램(170)이 형성될 수 있다. 또한, 본 발명의 변형예들의 노드 도전막 패턴(117)들을 각각 덮는 커패시터들은 도 18 및 도 19 를 통해서 형성할 수 있다.
상술한 바와 같이, 본 발명은 노드 도전막 패턴들에 각각 자기 정렬하는 하부 전극들을 구비해서 반도체 제조 공정을 단순화시킬 수 있는 방안을 제공한다. 이를 통해서, 본 발명은 반도체 장치의 디자인 룰의 점진적인 축소에 극복하는 하부 전극을 구비해서 반도체 장치의 시장 욕구에 부응할 수 있다.

Claims (31)

  1. 반도체 기판의 상부에 두 개가 배치되되, 그들은 차례로 적층된 층간절연막 및 확산 방지막을 관통하는 노드 콘택홀들;
    상기 노드 콘택홀들과 각각 정렬해서 상기 확산 방지막으로부터 상부를 향하여 돌출한 노드 도전막 패턴들;
    상기 노드 도전막 패턴들을 각각 덮는 하부 전극들을 포함하되,
    상기 하부 전극들의 각각은 상기 노드 도전막 패턴들의 각각의 상면 및 측벽에서 서로 다른 두께들을 각각 가지도록 배치되고, 상기 하부 전극들의 각각은 상기 노드 도전막 패턴들의 상면을 잇는 연장선으로부터 상기 확산 방지막을 향해서 두께가 점진적으로 감소하도록 배치되고, 상기 하부 전극들의 각각은 상기 노드 도전막 패턴들의 각각의 측벽 상에 위치해서 상면을 감싸도록 배치되는 것이 특징인 에프. 램.
  2. 제 1 항에 있어서,
    상기 하부 전극들은 이리듐(Ir) 또는 플라티나(Pt) 등을 포함한 노블 메탈(Noble Metal)인 것이 특징인 에프. 램.
  3. 제 1 항에 있어서,
    상기 노드 도전막 패턴들은 타이타늄 막(Ti Layer), 타이타늄 나이트라이드 막(TiN Layer), 타이타늄 알루미늄 나이트라이드 막(TiAlN Layer) 중 선택된 하나인 것이 특징인 에프, 램.
  4. 제 1 항에 있어서,
    상기 확산 방지막은 하부 전극들 및 층간절연막 사이의 계면 특성을 향상키는 타이타늄 옥사이드 막(TiO Layer)을 포함한 절연막인 것이 특징인 에프. 램.
  5. 제 1 항에 있어서,
    상기 층간절연막은 하나 이상의 절연막들을 포함하는 것이 특징인 에프. 램.
  6. 제 1 항에 있어서,
    상기 하부 전극들을 덮도록 상기 확산 방지막 상에 차례로 적층된 유전막 및 상부 전극을 더 포함하는 것이 특징인 에프. 램.
  7. 제 6 항에 있어서,
    상기 유전막은 피이. 지. 티이 물질(Pb(ZrXTi1-X)O3 Material)을 포함한 강유전체 막(Ferroelectric Layer)인 것이 특징인 에프. 램
  8. 제 6 항에 있어서,
    상기 상부 전극은 이리듐(Ir) 또는 플라티나(Pt) 등을 포함한 노블 메탈(Noble Metal)인 것이 특징인 에프. 램.
  9. 제 1 항에 있어서,
    상기 노드 콘택홀들에 각각 충분히 채워진 랜딩 도전막 패턴들;
    상기 랜딩 도전막 패턴들의 하부에 적어도 접촉되어서 상기 층간절연막으로 덮인 패드 도전막 패턴들을 더 포함하되,
    상기 패드 도전막 패턴들은 상기 반도체 기판과 접촉하고, 상기 랜딩 도전막 패턴들은 각각이 상기 노드 도전막 패턴들에 접촉되고, 상기 노드 도전막 패턴들 사이의 간격은 상기 노드 콘택홀들 사이의 간격의 크기보다 작은 것이 특징인 에프. 램.
  10. 제 9 항에 있어서,
    상기 노드 도전막 패턴들의 폭은 각각이 상기 노드 콘택홀들의 직경의 크기보다 큰 것이 특징인 에프. 램.
  11. 제 9 항에 있어서,
    상기 패드 도전막 패턴들 사이에 각각 위치되도록 상기 반도체 기판 상에 배치된 게이트 패턴들을 더 포함하는 것이 특징인 에프. 램.
  12. 제 1 항에 있어서,
    상기 노드 콘택홀들의 하부에 각각 채워진 랜딩 도전막 패턴들;
    상기 랜딩 도전막 패턴들에 적어도 접촉되어서 상기 층간절연막으로 덮인 패드 도전막 패턴들을 더 포함하되,
    상기 패드 도전막 패턴들은 상기 반도체 기판과 접촉하고, 상기 노드 도전막 패턴들은 각각이 상기 노드 콘택홀들의 나머지 부분을 채우도록 상기 반도체 기판을 향하여 연장해서 상기 랜딩 도전막 패턴들과 접촉하고, 상기 노드 도전막 패턴들 사이의 간격은 상기 노드 콘택홀들 사이의 간격의 크기와 동일한 것이 특징인 에프. 램.
  13. 제 12 항에 있어서,
    상기 노드 도전막 패턴들의 폭은 각각이 상기 노드 콘택홀들의 직경의 크기와 동일한 것이 특징인 에프. 램.
  14. 제 12 항에 있어서,
    상기 패드 도전막 패턴들 사이에 각각 위치되도록 상기 반도체 기판 상에 배치된 게이트 패턴들을 더 포함하는 것이 특징인 에프. 램.
  15. 제 1 항에 있어서,
    상기 노드 콘택홀들 아래에 배치되어서 상기 층간절연막으로 덮인 패드 도전막 패턴들을 더 포함하되,
    상기 패드 도전막 패턴들은 상기 반도체 기판과 접촉하고, 상기 노드 도전막 패턴들은 각각이 상기 노드 콘택홀들을 충분히 채우도록 상기 반도체 기판을 향하여 연장해서 상기 패드 도전막 패턴들과 접촉하고, 상기 노드 도전막 패턴들 사이의 간격은 상기 노드 콘택홀들 사이의 간격의 크기와 동일한 것이 특징인 에프. 램.
  16. 제 15 항에 있어서,
    상기 노드 도전막 패턴들의 폭은 각각이 상기 노드 콘택홀들의 직경의 크기와 동일한 것이 특징인 에프. 램.
  17. 제 15 항에 있어서,
    상기 패드 도전막 패턴들 사이에 각각 위치되도록 상기 반도체 기판 상에 배치된 게이트 패턴들을 더 포함하는 것이 특징인 에프. 램.
  18. 반도체 기판의 상부에 차례로 적층된 층간절연막 및 확산 방지막으로 고립시킨 두 개의 노드 콘택홀들을 형성하고,
    상기 노드 콘택홀들과 각각 정렬해서 상기 확산 방지막으로부터 상부를 향하도록 돌출시킨 노드 도전막 패턴들을 형성하고,
    상기 노드 도전막 패턴들을 덮도록 상기 확산 방지막 상에 하부 전극막을 형성하되, 상기 하부 전극막은 상기 노드 도전막 패턴들의 각각의 상면 및 상기 확산 방지막의 상면에서 서로 다른 두께들을 각각 가지고 동시에 상기 노드 도전막 패턴들의 각각의 측면을 따라서 두께가 점진적으로 감소하도록 형성되고
    상기 확산 방지막을 노출시키도록 상기 노드 도전막에 전면적으로 식각 공정을 수행하되, 상기 식각 공정은 상기 하부 전극막을 노드 분리해서 상기 노드 도전막 패턴들을 각각 감싸는 하부 전극들을 형성하는 것을 포함하되,
    상기 하부 전극들의 각각은 상기 노드 도전막 패턴들의 각각의 상면 및 측벽에서 서로 다른 두께들을 각각 가지도록 형성되고, 상기 하부 전극들의 각각은 상기 노드 도전막 패턴들의 상면을 잇는 연장선으로부터 상기 확산 방지막을 향해서 두께가 점진적으로 감소하도록 형성되고, 상기 하부 전극들의 각각은 상기 노드 도전막 패턴들의 각각의 측벽 상에 위치해서 상면을 감싸도록 형성되는 것이 특징인 에프. 램의 형성방법.
  19. 제 18 항에 있어서,
    상기 하부 전극막은 이리듐(Ir) 또는 플라티나(Pt) 등을 포함한 노블 메탈(Noble Metal)을 사용해서 형성하는 것이 특징인 에프. 램의 형성방법.
  20. 제 18 항에 있어서,
    상기 노드 도전막 패턴들은 타이타늄 막(Ti Layer), 타이타늄 나이트라이드 막(TiN Layer), 타이타늄 알루미늄 나이트라이드 막(TiAlN Layer) 중 선택된 하나를 사용해서 형성하는 것이 특징인 에프. 램의 형성방법.
  21. 제 18 항에 있어서,
    상기 확산 방지막은 하부 전극들 및 층간절연막 사이의 계면 특성을 향상키는 타이타늄 옥사이드 막(TiO Layer)을 포함한 절연막을 사용해서 형성하는 것이 특징인 에프. 램의 형성방법.
  22. 제 18 항에 있어서,
    상기 층간절연막은 하나 이상의 절연막들을 사용해서 형성하는 것을 포함하는 특징인 에프. 램의 형성방법.
  23. 제 18 항에 있어서,
    상기 하부 전극들을 덮도록 상기 확산 방지막 상에 차례로 적층된 유전막 및 상부 전극을 형성하는 것을 더 포함하는 것이 특징인 에프. 램의 형성방법.
  24. 제 23 항에 있어서,
    상기 유전막은 피이. 지. 티이 물질(Pb(ZrXTi1-X)O3 Material)을 포함한 강유전체 막(Ferroelectric Layer)을 사용해서 형성하는 것이 특징인 에프. 램의 형성방법.
  25. 제 23 항에 있어서,
    상기 상부 전극은 이리듐(Ir) 또는 플라티나(Pt) 등을 포함한 노블 메탈(Noble Metal)을 사용해서 형성하는 것이 특징인 에프. 램의 형성방법.
  26. 제 18 항에 있어서,
    상기 노드 콘택홀들에 충분히 채워진 랜딩 도전막 패턴들을 각각 형성하고,
    상기 랜딩 도전막 패턴들의 하부에 적어도 접촉되도록 상기 층간절연막으로 덮인 패드 도전막 패턴들을 형성하고,
    상기 패드 도전막 패턴들 사이에 각각 위치되도록 상기 반도체 기판 상에 게이트 패턴들을 형성하는 것을 더 포함하되,
    상기 패드 도전막 패턴들은 상기 반도체 기판과 접촉하도록 형성하고, 상기 랜딩 도전막 패턴들은 각각이 상기 노드 도전막 패턴들에 접촉되도록 형성하고, 상기 노드 도전막 패턴들 사이의 간격은 상기 노드 콘택홀들 사이의 간격의 크기보다 작도록 형성하는 것이 특징인 에프. 램의 형성방법.
  27. 제 26 항에 있어서,
    상기 노드 도전막 패턴들의 폭은 각각이 상기 노드 콘택홀들의 직경의 크기보다 크도록 형성한 것이 특징인 에프. 램의 형성방법.
  28. 제 18 항에 있어서,
    상기 노드 콘택홀들의 하부에 각각 채워진 랜딩 도전막 패턴들을 형성하고,
    상기 랜딩 도전막 패턴들에 적어도 접촉되어서 상기 층간절연막으로 덮인 패드 도전막 패턴들을 형성하고,
    상기 패드 도전막 패턴들 사이에 각각 위치되도록 상기 반도체 기판 상에 게이트 패턴들을 형성하는 것을 더 포함하되,
    상기 패드 도전막 패턴들은 상기 반도체 기판과 접촉하도록 형성하고, 상기 노드 도전막 패턴들은 각각이 상기 노드 콘택홀들의 나머지 부분을 채우도록 상기 반도체 기판을 향하여 연장해서 상기 랜딩 도전막 패턴들과 접촉하도록 형성하고, 상기 노드 도전막 패턴들 사이의 간격은 상기 노드 콘택홀들 사이의 간격의 크기와 동일하도록 형성하는 것이 특징인 에프. 램의 형성방법.
  29. 제 28 항에 있어서,
    상기 노드 도전막 패턴들의 폭은 각각이 상기 노드 콘택홀들의 직경의 크기와 동일하도록 형성하는 것이 특징인 에프. 램의 형성방법.
  30. 제 18 항에 있어서,
    상기 노드 콘택홀들 아래에 배치되어서 상기 층간절연막으로 덮인 패드 도전막 패턴들을 형성하고,
    상기 패드 도전막 패턴들 사이에 각각 위치되도록 상기 반도체 기판 상에 게이트 패턴들을 형성하는 것을 더 포함하되,
    상기 패드 도전막 패턴들은 상기 반도체 기판과 접촉하도록 형성하고, 상기 노드 도전막 패턴들은 상기 노드 콘택홀들을 각각 충분히 채우고 동시에 상기 반도체 기판을 향하여 연장해서 상기 패드 도전막 패턴들과 각각 접촉하도록 형성하고, 상기 노드 도전막 패턴들 사이의 간격은 상기 노드 콘택홀들 사이의 간격의 크기와 동일하도록 형성하는 것이 특징인 에프. 램의 형성방법.
  31. 제 30 항에 있어서,
    상기 노드 도전막 패턴들의 폭은 각각이 상기 노드 콘택홀들의 직경의 크기와 동일하도록 형성하는 것이 특징인 에프. 램의 형성방법.
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