JP3319869B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に、記憶情報のランダムな入
出力が可能なＤＲＡＭ（Dynamic Random Access Memor
y）の構造およびその製造方法に関するものである。
【０００２】
【従来の技術】従来から、半導体記憶装置のうち記憶情
報のランダムな入出力が可能なものとして、ＤＲＡＭ
（Dynamic Random Access Memory）が知られている。一
般にＤＲＡＭは、多数の情報を蓄積する記憶領域である
メモリセルアレイ部と、外部との入出力に必要な周辺回
路部とを有している。
【０００３】図２９は、一般的なＤＲＡＭの構成を示す
ブロック図である。図２９を参照して、ＤＲＡＭ１５０
は、記憶情報を蓄積するためのメモリセルアレイ１５１
と、単位記憶回路を構成するメモリセルを選択するため
のアドレス信号を外部から受取るためのロウアンドカラ
ムアドレスバッファ１５２と、そのアドレス信号を解読
することによってメモリセルを指定するためのロウデコ
ーダ１５３およびカラムデコーダ１５４と、指定された
メモリセルに蓄積された信号を増幅して読出すためのセ
ンスリフレッシュアンプ１５５と、データ入出力のため
のデータインバッファ１５６およびデータアウトバッフ
ァ１５７と、クロック信号を発生するためのクロックジ
ェネレータ１５８とを備えている。
【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１５１には、単位記憶情報を蓄積するため
のメモリセルがマトリクス状に複数個配置されている。
通常、メモリセルは、１個のＭＯＳトランジスタと、こ
れに接続された１個のキャパシタとから構成されてい
る。このようなメモリセルは、１トランジスタ１キャパ
シタ型のメモリセルとして広く知られている。このよう
な構成を有するメモリセルは構造が簡単なためメモリセ
ルアレイの集積度を向上させることが容易となり、大容
量のＤＲＡＭに広く用いられている。
【０００５】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分類することがで
きる。そのキャパシタ構造の一例として、スタックトタ
イプキャパシタを挙げることができる。このスタックト
タイプキャパシタは、キャパシタの主要部をゲート電極
やフィールド酸化膜の上部にまで延在させる類のキャパ
シタである。それにより、キャパシタの電極間の対向面
積を増大させている。
【０００６】その結果、キャパシタ容量を増大させるこ
とができる。スタックトタイプキャパシタは、このよう
な特徴を有しているため、半導体装置の集積化に伴い素
子が微細化された場合にもキャパシタ容量を確保するこ
とが可能となる。そのため、半導体装置の集積化に伴っ
てスタックトタイプキャパシタが多く用いられるように
なった。
【０００７】しかしながら、素子がさらに微細化され、
たとえば２５６ＭｂｉｔのＤＲＡＭなどにおいては、ス
タックトタイプキャパシタを使用したとしてももはや一
定のキャパシタ容量を確保することが困難となる。
【０００８】そこで、キャパシタ容量を増大させるた
め、キャパシタの誘電体膜としてＰＺＴ（チタン酸ジル
コン酸鉛セラミック）などの高誘電体膜を使用する試み
がなされている。図２１には、キャパシタの誘電体膜と
して上記のＰＺＴなどの高誘電体膜を使用した場合のＤ
ＲＡＭの一例が示されている。
【０００９】図３０を参照して、ｐ型半導体基板１０１
の主表面における素子分離領域には、間隔を隔ててフィ
ールド酸化膜１０３が形成されている。このフィールド
酸化膜１０３の下面には、チャネルストッパ層１０７が
形成されている。
【００１０】半導体基板１０１の主表面における素子形
成領域には、トランスファーゲートトランジスタ１０２
ａ，１０２ｂが形成されている。トランスファーゲート
トランジスタ１０２ａは、ソース／ドレイン領域となる
不純物領域１０５ａ，１０５ｂと、ゲート電極１１１ｂ
を有している。また、トランスファーゲートトランジス
タ１０２ｂは、ソース／ドレイン領域となる不純物領域
１０５ｂ，１０５ｃと、ゲート電極１１１ｃとを有して
いる。
【００１１】ゲート電極１１１ｂ，１１１ｃは、ゲート
絶縁膜１０９を介して、半導体基板１０１の主表面上に
形成されている。一方、フィールド酸化膜１０３上に
も、ゲート電極１１１ａ，１１１ｄがそれぞれ形成され
ている。
【００１２】ゲート電極１１１ａ，１１１ｂ，１１１
ｃ，１１１ｄを覆うように酸化膜１１３が形成されてい
る。不純物領域１０５ｂ表面上から酸化膜１１３表面上
にまで延在するように埋込みビット線１１６が形成され
ている。この埋込みビット線１１６および酸化膜１１３
を覆うように平坦化処理の施された第１の層間絶縁膜１
１５が形成されている。
【００１３】この第１の層間絶縁膜１１５には、不純物
領域１０５ａ，１０５ｃ表面にまで達するコンタクトホ
ール１１７が形成されている。このコンタクトホール１
１７内には、多結晶シリコンなどからなるプラグ１１８
が形成されている。層間絶縁膜１１５上には、キャパシ
タ１２０が形成される。キャパシタ１２０は、白金（Ｐ
ｔ）などからなる下部電極１２１と、高誘電体膜１２３
と、白金（Ｐｔ）などからなる上部電極１２５とを有し
ている。
【００１４】プラグ１１８上面上から第１の層間絶縁膜
１１５上にわたって、ＴｉＮなどからなるバリア層１１
９が形成されている。このバリア層１１９上にキャパシ
タ１２０の下部電極１２１が形成されることになる。こ
のバリア層１１９を有することによって、キャパシタの
下部電極材料とプラグ１１８材料との相互拡散を阻止す
ることが可能となる。
【００１５】キャパシタ１２０を覆うように、第２の層
間絶縁膜１２７が形成される。この第２の層間絶縁膜１
２７において、キャパシタの上部電極１２５上に位置す
る部分にコンタクトホール１２９が設けられている。こ
のコンタクトホール１２９内表面および第２の層間絶縁
膜１２７上には、アルミニウム（Ａｌ）などからなる配
線層１３１が形成されている。
【００１６】次に、図３１を用いて、図３０に示される
従来のＤＲＡＭにおけるキャパシタ１２０とプラグ１１
８との位置関係について説明する。図３１は、キャパシ
タ１２０とプラグ１１８との位置関係を模式的に示す平
面図である。なお、本明細書において、キャパシタ（１
２０）とは、下部電極（１２１）と、高誘電体膜（１２
３）と、上部電極（１２５）との積層構造を有すること
によって、実質的にキャパシタとして機能する部分を言
うものとする。また、図３１におけるＸＸＸ−ＸＸＸ線
に沿う断面が図３０に示される断面に対応する。
【００１７】図３１を参照して、従来のＤＲＡＭにおい
ては、プラグ１１８とキャパシタ１２０とが平面的にみ
て重なり合う位置関係となっている。
【００１８】次に、図３２〜図４１を用いて、図２１に
示される従来のＤＲＡＭの製造工程について説明する。
図３２〜図４１は、従来のＤＲＡＭの製造工程の第１工
程〜第１０工程を示す部分断面図である。
【００１９】まず図３２を参照して、ｐ型半導体基板１
０１の主表面における素子分離領域に、選択酸化法など
を用いてフィールド酸化膜１０３を形成する。このと
き、フィールド酸化膜１０３の形成に際して予めｐ型の
不純物を素子分離領域に導入しておくことによって、フ
ィールド酸化膜３の形成と同時にチャネルストッパ層１
０７を形成する。
【００２０】次に、半導体基板１０１の主表面上に、熱
酸化法などを用いてゲート絶縁膜１０９を形成する。こ
のゲート絶縁膜１０９上にゲート電極１１１ａ，１１１
ｂ，１１１ｃ，１１１ｄを形成する。このゲート電極１
１１ａ，１１１ｂ，１１１ｃ，１１１ｄをマスクとして
用いて、半導体基板１０１の主表面にｎ型の不純物を導
入することによって、不純物領域１０５ａ，１０５ｂ，
１０５ｃを形成する。次に、ゲート電極１１１ａ，１１
１ｂ，１１１ｃ，１１１ｄを覆うように酸化膜１１３を
形成する。
【００２１】次に、図３３を参照して、ＣＶＤ法などを
用いて、多結晶シリコンなどからなる導電層１１６ａを
形成する。次に、図３４を参照して、上記の導電層１１
６ａをパターニングすることによって、不純物領域１０
５ｂ上に埋込ビット線１１６を形成する。次に、ＣＶＤ
法などを用いて、埋込ビット線１１６および酸化膜１１
３を覆うように第１の層間絶縁膜１１５を形成する。そ
して、この第１の層間絶縁膜１１５に熱処理を施すこと
によって平坦化を行なう。
【００２２】次に、図３５を参照して、第１の層間絶縁
膜１１５において、不純物領域１０５ａ，１０５ｃ上に
位置する領域に、コンタクトホール１１７を形成する。
次に、図３６を参照して、ＣＶＤ法などを用いて、コン
タクトホール１１７内表面および第１の層間絶縁膜１１
５上に、多結晶シリコンなどからなる導電層１１８ａを
形成する。
【００２３】次に、図３７を参照して、ドライエッチン
グ法を用いて、導電層１１８ａをエッチバックする。そ
れにより、プラグ１１８が形成される。このとき、第１
の層間絶縁膜１１５上面において、図示しない箇所の段
差部に導電層１１８ａの残渣が残らないようにオーバー
エッチングを行なう。そのため、プラグ１１８の上面
は、コンタクトホール１１７内に埋没した状態となって
いる。
【００２４】次に、図３８を参照して、スパッタリング
法などを用いて、プラグ１１８上および第１の層間絶縁
膜１１５上に、ＴｉＮ，Ｔａ，Ｔｉ／ＴｉＮ／Ｔｉなど
からなるバリア層１１９を堆積する。このバリア層１１
９上に、スパッタリング法などを用いて、白金（Ｐｔ）
などからなる下部電極１２１を形成する。この下部電極
１２１上に、約５５０℃以下の温度で、スパッタリング
法などを用いて、ＳｒＴｉＯ3 などからなる高誘電体膜
１２３を形成する。この高誘電体膜１２３上に、再びス
パッタリング法などを用い、白金（Ｐｔ）などからなる
上部電極１２５を形成する。
【００２５】次に、図３９を参照して、上部電極１２５
上に、キャパシタの形状にパターニングされたレジスト
パターン１４０を形成する。このレジストパターン１４
０をマスクとして用いてエッチングすることによって、
図３９に示されるように、キャパシタ１２０が形成され
る。
【００２６】次に、図４０を参照して、キャパシタ１２
０を覆うように、ＣＶＤ法などを用いて、第２の層間絶
縁膜１２７を形成する。そして、図４１に示されるよう
に、第２の層間絶縁膜１２７において、キャパシタ１２
０の上部電極１２５上に位置する部分にコンタクトホー
ル１２９を形成する。そして、このコンタクトホール１
２９内表面および第２の層間絶縁膜１２７上に、スパッ
タリング法などを用いて、アルミニウム（Ａｌ）などか
らなる配線層１３１を形成する。以上の工程を経て図２
１に示されるＤＲＡＭが形成される。
【００２７】
【発明が解決しようとする課題】上記のＤＲＡＭにおけ
るキャパシタは、高誘電体膜を有しているため、キャパ
シタ容量を増大することは可能となる。しかし、上記の
従来のＤＲＡＭには、次に説明するような問題点があっ
た。その問題点について図４２を用いて説明する。図４
２は、従来のＤＲＡＭにおけるキャパシタ１２０とプラ
グ１１８との接続部分を拡大した断面図である。
【００２８】図４２を参照して、上述のように、プラグ
１１８材料が第１の層間絶縁膜１１５上に残余するのを
防止するためにオーバーエッチングを行なうので、プラ
グ１１８の上面はコンタクトホール１１７内に埋没した
状態となっている。それにより、第１の層間絶縁膜１１
５の上面１１５ａとプラグ１１８上面との間に段差部が
形成されることになる。
【００２９】このプラグ１１８の上面上から第１の層間
絶縁膜１１５の上面１１５ａ上にわたってバリア層１１
９，下部電極１２１，高誘電体膜１２３および上部電極
１２５がそれぞれ形成される。バリア層１１９，下部電
極１２１，高誘電体膜１２３および上部電極１２５は、
上述のように、主にスパッタリング法によって形成され
る。特に高誘電体膜１２３については、ＣＶＤ法では所
望の膜特性を得ることが困難であるため、スッパタリン
グ法によって形成されている。
【００３０】一般に、スパッタリング法によって形成さ
れた層は、段差の被覆性が悪い。そのため、バリア層１
１９，下部電極１２１，高誘電体膜１２３および上部電
極１２５において、段差部で局所的に膜厚の薄いところ
が存在する。
【００３１】たとえば、高誘電体膜１２３についてみれ
ば、図４２に示されるように、第１の層間絶縁膜１１５
の上面１１５ａ上に位置する高誘電体膜１２３の膜厚が
ｔであるのに対して、段差部においては、高誘電体膜１
２３の膜厚は、ｔよりも薄いｔ１となっている。高誘電
体膜１２３において、このように局所的に薄い部分が存
在することによって次のような問題点が生じることにな
る。
【００３２】高誘電体膜１２３の膜厚は、漏れ電流，耐
圧などの点から薄くできる下限値が決められてしまう。
すなわち、キャパシタ１２０内においては、高誘電体膜
１２３の膜厚が最も薄い部分でもこの下限値以上の膜厚
を有するように、その膜厚を決定する必要がある。
【００３３】ここで、膜厚の下限値がａÅである高誘電
体膜１２３を用い、段差部における高誘電体膜１２３の
膜厚ｔ１が、第１の層間絶縁膜１１５の上面１１５ａに
おける高誘電体膜１２３の膜厚ｔの約１／２になるもの
と仮定する。この場合には、第１の層間絶縁膜１１５の
上面１１５ａにおける高誘電体膜１２３の膜厚ｔを、
（２×ａ）Å以上にする必要がある。
【００３４】一方、記憶を担う蓄積電荷量は、誘電体膜
厚の逆数に比例する。したがって、誘電体膜厚が薄い方
が蓄積電荷量は増大する。すなわち、キャパシタ容量が
増大することになる。しかし、上記の場合には、キャパ
シタ１２０の大部分において高誘電体膜１２３の膜厚を
約２倍にしたために、蓄積電荷量が約半分と小さくなっ
てしまう。すなわち、結果として、キャパシタ容量が小
さくなるといった問題点があった。
【００３５】この発明は、上記の問題点を解決するため
になされたものであり、キャパシタ内で高誘電体膜の膜
厚をほぼ均一にその下限膜厚にすることによって、キャ
パシタ容量を増大させることが可能となる半導体記憶装
置およびその製造方法を提供することを目的とする。
【００３６】
【課題を解決するための手段】この発明に従う半導体記
憶装置は、１つの局面では、主表面を有する第１導電型
の半導体基板と、半導体基板の主表面に形成された第２
導電型の不純物領域と、半導体基板の主表面上に形成さ
れ不純物領域の表面に達するコンタクトホールを有する
層間絶縁膜と、コンタクトホール上を回避した層間絶縁
膜上面に形成され第１の電極と第１の電極上に形成され
た高誘電率材料からなる高誘電体膜と高誘電体膜上に形
成された第２の電極とを含むキャパシタと、コンタクト
ホール内に形成され、キャパシタを構成する第１の電極
と不純物領域とを電気的に接続するためのプラグ電極と
を備え、高誘電体膜および第１の電極は、プラグ電極上
まで延在し、第２の電極は、コンタクトホール上を回避
した高誘電体膜上に形成される。この発明に係る半導体
記憶装置は、他の局面では、主表面を有する第１導電型
の半導体基板と、半導体基板の主表面に形成された第２
導電型の不純物領域と、半導体基板の主表面上に形成さ
れ不純物領域の表面に達する第１のコンタクトホールを
有する第１の層間絶縁膜と、第１のコンタクトホール上
を回避した第１の層間絶縁膜上面に形成され、第１の電
極と、第１の電極上に形成された高誘電率材料からなる
高誘電体膜と、高誘電体膜上に形成された第２の電極と
を含むキャパシタと、キャパシタ上に形成され第２の電
極の表面に達する第２のコンタクトホールを有する第２
の層間絶縁膜と、第１のコンタクトホール内に形成され
キャパシタを構成する第２の電極と不純物領域とを電気
的に接続するためのプラグ電極とを備え、第１のコンタ
クトホールは第２の層間絶縁膜をも貫通しており、プラ
グ電極上面上から第２のコンタクトホール内に位置する
第２の電極表面上に延在する配線層とをさらに備える。
【００３７】この発明に従う半導体記憶装置の製造方法
は、１つの局面では、第１導電型の半導体基板の主表面
に第２導電型の不純物領域を形成する工程と、半導体基
板の主表面上に層間絶縁膜を形成する工程と、層間絶縁
膜に平坦化処理を施す工程と、層間絶縁膜に不純物領域
の表面に達するコンタクトホールを形成する工程と、コ
ンタクトホール内にプラグ電極を形成する工程と、プラ
グ電極上および層間絶縁膜上に、第１の電極、高誘電率
材料からなる高誘電体膜および第２の電極を順次形成す
る工程と、第２の電極においてプラグ電極上に位置する
部分を除去する工程とを備える。
【００３８】この発明に従う半導体記憶装置の製造方法
は、他の局面では、第１導電型の半導体基板の主表面に
第２導電型の不純物領域を形成する工程と、半導体基板
の主表面上に第１の層間絶縁膜を形成する工程と、第１
の層間絶縁膜に平坦化処理を施す工程と、第１の層間絶
縁膜上に、第１の電極と、高誘電率材料からなる高誘電
体膜と、第２の電極との積層構造を形成する工程と、積
層構造を覆うように第１の層間絶縁膜上に第２の層間絶
縁膜を形成する工程と、第１および第２の層間絶縁膜を
貫通して不純物領域に達する第１のコンタクトホールを
形成する工程と、第１のコンタクトホール内にプラグ電
極を形成する工程と、第２の層間絶縁膜に、第２の電極
表面に達する第２のコンタクトホールを形成する工程
と、プラグ電極上および第２のコンタクトホール内に、
第２の電極とプラグ電極とを電気的に接続する配線層を
形成する工程とを備える。
【００３９】この発明に従う半導体記憶装置の製造方法
は、さらに他の局面では、第１導電型の半導体基板の主
表面に第２導電型の不純物領域を形成する工程と、半導
体基板の主表面上に層間絶縁膜を形成する工程と、層間
絶縁膜に平坦化処理を施す工程と、層間絶縁膜上に、第
１の電極と、高誘電率材料からなる高誘電体膜とを順次
積層する工程と、第１の電極と高誘電体膜の側壁上に側
壁絶縁膜を形成する工程と、側壁絶縁膜と高誘電体膜と
をマスクとして層間絶縁膜に不純物領域に達するコンタ
クトホールを形成する工程と、コンタクトホール内から
前記高誘電体膜上に延在する導体部を形成する工程とを
備える。
【００４０】
【作用】この発明に従う半導体記憶装置によれば、第２
の電極は、層間絶縁膜上においてコンタクトホールが形
成されていないほぼ平坦な領域上に形成される。その結
果、キャパシタとして実質的に機能する、第１の電極と
高誘電体膜と第２の電極との積層構造は、層間絶縁膜上
においてコンタクトホールが形成されていないほぼ平坦
な領域上にのみ形成されることになる。
【００４１】それにより、キャパシタ内において、高誘
電体膜の下地となる第１の電極の表面は、ほぼ平坦なも
のとなる。それにより、キャパシタ内において、高誘電
体膜において従来のように局所的に膜厚が薄くなる部分
が形成されなくなる。その結果、キャパシタ全体で高誘
電体膜の膜厚をほぼ均一にその下限膜厚に設定すること
か可能となる。
【００４２】そのため、従来のように、高誘電体膜にお
いて局所的に薄膜化する部分の膜厚を下限膜厚と設定す
る必要がなくなる。その結果、従来に比べて、高誘電体
膜の膜厚を薄くすることが可能となる。それにより、キ
ャパシタ自体の平面的な面積は従来よりも少し小さくな
るが、結果として従来よりもキャパシタ容量を増大させ
ることが可能となる。
【００４３】この発明に従う半導体記憶装置の製造方法
によれば、１つの局面では、第１の電極と高誘電体膜と
第２の電極とを順次形成した後に、第２の電極において
電極のコンタクトホール上に位置する部分を除去してい
る。それにより、コンタクトホール上を除く層間絶縁膜
上面上にのみキャパシタが形成されることになる。その
ため、キャパシタ内における高誘電体膜の下地となる第
１の電極の表面をほぼ平坦にすることが可能となる。そ
れにより、キャパシタ内において、高誘電体膜の厚み
を、ほぼ均一にその下限値に設定することが可能とな
る。その結果、キャパシタ容量の増大した半導体記憶装
置が得られる。
【００４４】この発明に従う半導体記憶装置の製造方法
によれば、他の局面では、上述の１つの局面の場合と同
様の作用効果が得られることに加えて、次のような作用
効果も得られる。この局面においては、高誘電体膜の形
成の後にプラグ電極および配線層（導体部）を形成する
ことが可能となる。それにより、高誘電体膜の膜質を向
上させることが可能となる。その理由について以下に詳
しく説明する。
【００４５】高誘電体膜は６００℃程度以上の高温で形
成することによって、その誘電率などの特性は優れたも
のとなる（図２８参照）。しかし、導体部の形成の後に
高誘電体膜を上記のような６００℃以上の高温で形成し
た場合には、第１の電極と導体部との反応や第１の電極
を酸素が透過することによる導体部の酸化などの現象が
引起こされる可能性が高くなる。そのため、導体部の形
成後に高誘電体膜を形成していた従来例においては、高
誘電体膜の形成温度を約５５０℃程度以下に低く設定す
る必要があった。それに対し、導体部を高誘電体膜の形
成の後に形成することによって、上述のような問題が生
じない。それにより、高誘電体膜を６００℃程度以上の
高温で形成することが可能となる。そのため、高誘電体
膜の誘電率などの特性を向上させることが可能となる。
その結果、キャパシタ容量が増大し、かつ信頼性の高い
半導体記憶装置が得られることになる。
【００４６】この発明に従う半導体記憶装置の製造方法
によれば、さらに他の局面では、上記の他の局面の場合
と同様の効果が得られることに加えて、次のような作用
効果をも得られる。この局面においては、キャパシタの
第２の電極と導体部とを同一の工程で形成することが可
能となる。それにより、製造工程を簡略化することが可
能となる。
【００４７】
【実施例】以下、この発明に基づく実施例について図１
〜図２８を用いて説明する。
【００４８】（第１実施例）以下、図１〜図８を用い
て、この発明に基づく第１の実施例について説明する。
図１は、この発明に基づく第１の実施例におけるＤＲＡ
Ｍのメモリセルアレイ部を示す部分断面図である。図２
は、本実施例におけるプラグ１８とキャパシタ２０の上
部電極２５との配置関係を模式的に示す平面図である。
図３は、本実施例におけるキャパシタ２０を拡大した断
面図である。
【００４９】上記の３つの図を用いて、まずこの発明に
基づく第１の実施例におけるＤＲＡＭの構造について説
明する。図１を参照して、ｐ型半導体基板１の主表面に
おける素子分離領域には、間隔を隔ててフィールド酸化
膜３が形成されている。このフィールド酸化膜３下には
チャネルストッパ層７が形成されている。
【００５０】ｐ型半導体基板１の主表面における素子形
成領域には、トランスファーゲートトランジスタ２ａ，
２ｂがそれぞれ形成されている。トランスファーゲート
トランジスタ２ａは、半導体基板１の主表面に間隔を隔
てて形成されたｎ型の不純物領域５ａ，５ｂと、この不
純物領域５ａ，５ｂ間のチャネル領域上にゲート絶縁膜
９を介在して形成されたゲート電極１１ｂを有してい
る。
【００５１】トランスファーゲートトランジスタ２ｂ
は、半導体基板１の主表面に間隔を隔てて形成されたｎ
型の不純物領域５ｂ，５ｃと、この不純物領域５ｂ，５
ｃ間のチャネル領域上にゲート絶縁膜９を介在して形成
されたゲート電極１１ｃを有している。
【００５２】一方、フィールド酸化膜３上には、他のト
ランスファーゲートトランジスタのゲート電極１１ａ，
１１ｄが延在している。ゲート電極１１ａ，１１ｂ，１
１ｃ，１１ｄを覆うように酸化膜１３がそれぞれ形成さ
れている。不純物領域５ｂ上には、この不純物領域５ｂ
と電気的に接続される、多結晶シリコンなどからなる埋
込ビット線１６が形成されている。この埋込ビット線１
６は、その端部が不純物領域５ｂに近接する酸化膜１３
上にまで延在するように形成されている。
【００５３】この埋込ビット線１６および酸化膜１３を
覆うように第１の層間絶縁膜１５が形成されている。こ
の第１の層間絶縁膜１５には平坦化処理が施されてお
り、その上面はほぼ平坦な状態となっている。また、こ
の第１の層間絶縁膜１５には、所定位置にコンタクトホ
ール１７が設けられている。このコンタクトホール１７
は、不純物領域５ａ，５ｃ上に位置する部分に設けられ
ている。
【００５４】このコンタクトホール１７内には、プラグ
１８が形成されている。プラグ１８の材質としては、不
純物の導入された多結晶シリコンなどを挙げることがで
きる。このプラグ１８の上面は、コンタクトホール１７
内に埋没した状態となっている。これは、従来例で説明
したように、プラグ１８の形成の際に、オーバーエッチ
ング処理が施されるからである。したがって、このプラ
グ１８上の領域においては、プラグ１８上面と第１の層
間絶縁膜１５の上面との間に段差が形成されることにな
る。
【００５５】第１の層間絶縁膜１５上には、キャパシタ
２０が形成される。プラグ１８上面から第１の層間絶縁
膜１５上面にわたってバリア層１９が形成される。この
バリア層１９の材質としては、ＴｉＮ，Ｔａ，Ｔｉ／Ｔ
ｉＮ／Ｔｉなどを挙げることができる。このバリア層１
９は、プラグ１８上面と第１の層間絶縁膜１５上面との
段差部上にも形成されているため、このバリア層１９に
は、その段差部上において、局所的に膜厚が薄くなる部
分が存在する。これは、バリア層１９が主にスパッタリ
ング法によって形成されるからである。
【００５６】バリア層１９上には、キャパシタの下部電
極２１が形成される。このキャパシタの下部電極２１
は、Ｉｒ，Ｐｔ，Ｐｄ，Ｐｈ，Ｎｉ，Ｗ，Ｐｔ合金，Ｐ
ｄ合金，Ｐｈ合金，Ｎｉ合金，Ｗ合金，ＲｕＯ2 ，Ｒｅ
Ｏ2 ，ＳｒＲｕＯ3から選ばれる少なくとも１種以上の
材質により構成されることが好ましい。それにより、キ
ャパシタ下部電極２１上に、下記の高誘電体膜２３を形
成することが可能となる。また、この下部電極２１の膜
厚は、好ましくは、約５００Å〜約２０００Å程度であ
る。
【００５７】下部電極２１上には、高誘電率材料からな
る高誘電体膜２３が形成される。高誘電体膜２３の材質
としては、（Ｂａ，Ｓｒ）ＴｉＯ3 （ＳＴＯ），（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ，ＰＺＴなどを挙げるこ
とができる。また、高誘電体膜２３は、ペロブスカイト
型の結晶構造を有する多結晶膜であることが好ましい。
それにより、キャパシタ容量を増大させかつキャパシタ
の信頼性を向上させることが可能となる。また、この高
誘電体膜２３の膜厚は、好ましくは、約５００Å〜１０
００Å程度である。なお、この高誘電体膜２３として
は、他のペロブスカイト型高誘電率材料を用いてもよ
い。また、高誘電体膜２３は、上記の材料の積層膜であ
ってもよい。
【００５８】高誘電体膜２３上にはキャパシタの上部電
極２５が形成される。このとき、上部電極２５は、プラ
グ１８上面と第１の層間絶縁膜１５上面との段差部を避
けて形成されることになる。すなわち、上部電極２５
は、第１の層間絶縁膜１５上においてほぼ平坦な領域上
にのみ形成されることになる。それにより、キャパシタ
２０となる下部電極２１と高誘電体膜２３と上部電極２
５との積層構造は、第１の層間絶縁膜１５上面上におけ
るほぼ平坦な部分上のみに形成されることになる。
【００５９】キャパシタ２０を覆うように第２の層間絶
縁膜２７が形成されている。この第２の層間絶縁膜２７
には、上部電極２５上に位置する部分にコンタクトホー
ル２９が設けられている。そして、このコンタクトホー
ル２９内表面および第２の層間絶縁膜２７上面上には、
配線層３１が形成される。この配線層３１の材質として
は、アルミニウム（Ａｌ），タングステン（Ｗ），タン
グステンシリサイド（ＷＳｉ），銅（Ｃｕ）などを挙げ
ることができる。
【００６０】次に、図２を参照して、本実施例における
プラグ１８とキャパシタ２０の上部電極２５との平面的
な位置関係について説明する。図２を参照して、上述の
ように、上部電極２５は、プラグ１８の形成領域上を回
避するように形成される。それにより、第１の層間絶縁
膜１５上面上において、ほぼ平坦な領域上にのみキャパ
シタ２０を形成することが可能となる。なお、図２にお
いて、Ｉ−Ｉ線に沿って見た断面が図１に示される断面
と対応する。
【００６１】次に、図３を用いて、キャパシタ２０の構
造についてより詳しく説明する。図３を参照して、下部
電極２１は、プラグ１８の上面上にまで延在している
が、キャパシタ２０として機能するのは、第１の層間絶
縁膜１５の上面１５ａ上の平坦な領域に形成された部分
のみである。
【００６２】したがって、キャパシタ２０内において
は、下部電極２１は、平坦な表面を有している。この平
坦な表面上に高誘電体膜２３が形成されることになる。
したがって、この平坦な表面上に形成される高誘電体膜
２３の膜厚ｔ２は、キャパシタ内においてほぼ均一にな
る。
【００６３】それにより、高誘電体膜２３の膜厚ｔ２
を、高誘電体膜２３としての下限の膜厚に均一に設定す
ることが可能となる。ここで、高誘電体膜２３の下限の
膜厚とは、キャパシタ２０における漏れ電流あるいは耐
圧などの点から高誘電体膜２３に要求される最低限の膜
厚のことを言うものとする。
【００６４】それにより、従来に比べて、キャパシタ２
０における高誘電体膜２３の膜厚を薄くすることが可能
となる。それにより、従来よりもキャパシタ容量を増大
させることが可能となる。
【００６５】次に、図４〜図７を用いて、この発明に基
づく第１の実施例におけるＤＲＡＭの製造方法について
説明する。図４〜図７は、この発明に基づく第１の実施
例におけるＤＲＡＭの製造工程の第７工程〜第１０工程
を示す部分断面図である。なお、第１工程〜第６工程に
ついては、従来例と同様の工程を経るため、図示および
説明は省略する。
【００６６】まず図４を参照して、従来例と同様の工程
を経て、上部電極２５までを形成する。次に、図５を参
照して、上部電極２５上に、所定形状にパターニングさ
れたレジストパターン３２を形成する。そして、このレ
ジストパターン３２をマスクとして用いて、上部電極２
５，高誘電体膜２３，下部電極２１およびバリア層１９
を順次パターニングする。
【００６７】次に、図６を参照して、キャパシタの形
状、すなわちプラグ１８上面上に位置する上部電極２５
を露出せさるようにレジストパターン３３を形成する。
そして、このレジストパターン３３をマスクとして用い
て、ドライエッチング法によって、上部電極２５を選択
的にエッチングする。それにより、プラグ１８上面上の
領域における上部電極２５を除去する。それにより、キ
ャパシタ２０が形成される。
【００６８】次に、図７を参照して、ＣＶＤ法などを用
いて、キャパシタ２０を覆うように第２の層間絶縁膜２
７を形成する。そして、この第２の層間絶縁膜２７にお
いて、上部電極２５上に位置する部分にコンタクトホー
ル２９を形成する。そして、このコンタクトホール２９
内表面および第２の層間絶縁膜２７上面上に、スパッタ
リング法などを用いて、配線層３１を形成する。以上の
工程を経て図１に示されるＤＲＡＭが形成されることに
なる。
【００６９】次に、上記の第１の実施例の製造方法の変
形例について説明する。図８は、上記の第１の実施例の
製造方法の変形例を示す断面図である。図８を参照し
て、上記の製造方法においては、レジストパターン３３
をマスクとして用いて、上部電極２５のみを選択的にエ
ッチングした。しかし、高誘電体膜２３をも選択的に除
去してもよい。それにより、高誘電体膜２３は、コンタ
クトホール１７が形成されていない領域上に位置する下
部電極２１上に形成されることになる。
【００７０】（第２実施例）次に、図９〜図１９を用い
て、この発明に基づく第２の実施例におけるＤＲＡＭに
ついて説明する。図９は、この発明に基づく第２の実施
例におけるＤＲＡＭのメモリセルアレイ部を示す部分断
面図である。図１０は、第２の実施例におけるプラグ１
８ａとキャパシタ２０ａとの配置関係を模式的に示す平
面図である。図１１は、第２の実施例における下部電極
２１の形状示す平面図である。
【００７１】まず図９〜図１１を用いて、第２の実施例
におけるＤＲＡＭの構造について説明する。
【００７２】上記の第１の実施例においては、プラグ１
８とキャパシタの下部電極２１とが電気的に接続されて
いた。しかし、本実施例においては、図９に示されるよ
うに、上部電極２５とプラグ１８ａとが、配線層３７に
よって電気的に接続されている。すなわち、上記の第１
の実施例に対して、上部電極２５と下部電極２１とが逆
転した状態となっている。このような構成を有すること
によって以下のような効果を奏する。
【００７３】上記の第１の実施例において、プラグ１８
として多結晶シリコンを用い、下部電極２１としてプラ
チナ（Ｐｔ）を用いた場合、後の工程で高温の処理が施
された場合にこれらが反応してプラチナシリサイドにな
るおそれがある。また、場合によっては高誘電体膜２３
材料、下部電極２１材料、プラグ１８材料の相互拡散の
起きる場合もある。
【００７４】このような相互拡散を防止するために、プ
ラグ１８と下部電極２１との間にバリア層１９を設ける
必要がある。しかし、バリア層を設けた場合であって
も、処理温度が高すぎると相互拡散が生じてしまう。よ
り具体的には、６００℃以上の高温処理が施された場合
には、相互拡散が生じる可能性が高くなる。また、バリ
ア層１９を酸素が透過してプラグ１８が酸化される可能
性も高くなる。
【００７５】一般に、キャパシタ形成工程およびそれ以
降の工程においては、高誘電体膜２３の形成工程が温度
が最も高温かつ長時間の工程になる。
【００７６】一方、高誘電体膜２３にとっては、たとえ
ば比誘電率などの特性を良好なものとするためには、６
００℃以上の高温で処理することが好ましい。図２８に
は、スパッタリング法によって高誘電体膜２３を形成し
た場合の基板温度と比誘電率との関係が示されている。
この図に示されるように、約６００℃以上の温度で高誘
電体膜２３を形成することによって、高誘電体膜２３の
比誘電率が向上する。しかし、上記のような相互拡散や
プラグ１８の酸化の問題があるため、従来例において
は、高誘電体膜２３の形成温度を約５５０℃程度以下と
低く設定するなどの対策がとられる必要があった。
【００７７】しかし、本実施例によれば、高誘電体膜２
３の形成の後に上部電極２５とプラグ１８ａとを配線層
３７によって電気的に接続することが可能となる。それ
により、下部電極２１とプラグ１８ａとの間の反応等を
考慮せずに、たとえば６００℃以上の高温で高誘電体膜
２３を形成することが可能となる。それにより、高誘電
体膜２３の膜質を向上させることが可能となり、信頼性
が高くかつ高性能なデバイスが得られる。
【００７８】また、図９に示されるように、本実施例に
おいては、第１および第２の層間絶縁膜１５，２７を貫
通するようにコンタクトホール１７ａが設けられ、この
コンタクトホール１７ａ内にプラグ１８ａが形成されて
いる。また、各キャパシタ２０ａを構成する下部電極２
１，高誘電体膜２３，上部電極２５は、すべて第１の層
間絶縁膜１５上面上に形成されている。そして、各キャ
パシタ２０ａは、下部電極２１によって相互に電気的に
接続されている。それ以外の構造に関しては、図１に示
される第１の実施例におけるＤＲＡＭと同様である。
【００７９】次に、図１０を用いて、プラグ１８ａとキ
ャパシタ２０ａとの平面的な位置関係について説明す
る。なお、図１０において、ＩＸ−ＩＸ線に沿って見た
断面が、図９に示される断面に対応する。
【００８０】図１０を参照して、本実施例においても、
プラグ１８ａ形成領域上を回避するようにキャパシタ２
０ａは形成されている。それにより、各キャパシタ２０
ａは、第１の層間絶縁膜１５上面上におけるほぼ平坦な
部分上にのみ形成されることになる。それにより、上記
の第１の実施例の場合と同様に、高誘電体膜２３の膜厚
を従来よりも薄くすることが可能となる。それにより、
キャパシタ２０ａ容量を、従来よりも増大させることが
可能となる。
【００８１】次に、図１１を用いて、下部電極２１の平
面構造について説明する。なお図１１において、ＩＸ−
ＩＸ線に沿ってみた断面が、図９に示される断面に対応
する。図１１を参照して、本実施例における下部電極２
１には、プラグ１８ａ形成領域上に、開口部２１ａが形
成されている。各キャパシタ２０ａは、この下部電極２
１によって相互に電気的に接続されることになる。
【００８２】次に、図１２〜図１９を用いて、上記の第
２の実施例におけるＤＲＡＭの製造方法について説明す
る。図１２〜図１９は、この発明に基づく第２の実施例
におけるＤＲＡＭの製造工程の第４工程〜第１１工程を
示す部分断面図である。なお、本実施例の製造方法にお
ける第１工程〜第３工程は、従来例と同様であるため図
示および説明は省略する。
【００８３】図１２を参照して、従来例と同様の工程を
経て、第１の層間絶縁膜１５までを形成する。なお、第
１の層間絶縁膜１５の上面は、ＳＯＧ技術と全面エッチ
ング処理とを組合わせるなどして、平坦化されている。
このように平坦化された第１の層間絶縁膜１５上に、ス
パッタリング法などを用いて、下部電極２１を形成す
る。この下部電極２１の材質としては、プラチナ（Ｐ
ｔ）などを挙げることができる。下部電極２１の膜厚に
関しては、上記の第１の実施例と同様である。
【００８４】次に、下部電極２１上に、反応性スパッタ
リング法やＬＰＣＶＤ法等を用いて、高誘電体膜２３を
形成する。この高誘電体膜２３の材質，膜厚について
は、上記の第１の実施例と同様である。次に、この高誘
電体膜２３上に、スパッタリング法などを用いて上部電
極２５を形成する。この上部電極２５の材質としては、
プラチナ（Ｐｔ）などを挙げることができる。また、こ
の上部電極２５の膜厚も、上記の第１の実施例の場合と
同様である。
【００８５】このとき、高誘電体膜２３の形成に際して
は、上記の第１の実施例の場合とは違って、まだプラグ
１８ａが形成されていない。したがって、第１実施例の
場合のように、プラグ１８ａと下部電極２１あるいは上
部電極２５間の相互拡散を考慮しなくてもよくなる。そ
れにより、６００℃以上の高温で高誘電体膜２３を形成
することが可能となる。それにより、比誘電率が高くか
つリーク電流の小さい膜質の良好な多結晶の高誘電体膜
２３が得られる。
【００８６】次に、図１３を参照して、上部電極２５上
に、キャパシタ２０ａの形状にパターニングにされたレ
ジストパターン４０を形成する。そして、このレジスト
パターン４０をマスクとして用いて、上部電極２５およ
び高誘電体膜２３を選択的にエッチングする。その後、
レジストパターン４０を除去する。
【００８７】次に、図１４を参照して、プラグ１８ａ形
成領域上に開口部を有するレジストパターン４１を、上
部電極２５上および下部電極２１上に形成する。そし
て、このレジストパターン４１をマスクとして用いてエ
ッチングすることによって、下部電極２１をパターニン
グする。それにより、図１１に示される平面形状を有す
る下部電極２１が形成される。それにより、第１の層間
絶縁膜１５上に、キャパシタ２０ａが形成される。下部
電極２１が上記のような構造を有するため、各キャパシ
タ２０ａは、下部電極２１によって相互に電気的に接続
される。
【００８８】次に、図１５を参照して、ＣＶＤ法などを
用いて、キャパシタ２０ａを覆うように、第２の層間絶
縁膜２７を形成する。そして、図１６に示されるよう
に、第１および第２の層間絶縁膜１５，２７に、不純物
領域５ａ，５ｃ表面に至るコンタクトホール１７ａを形
成する。
【００８９】次に、図１７を参照して、コンタクトホー
ル１７ａ内表面および第２の層間絶縁膜２７上面上に、
ＣＶＤ法などを用いて、多結晶シリコンなどからなる導
電層を形成する。そしてこの導電層にエッチバック処理
を施す。それにより、コンタクトホール１７ａ内に、プ
ラグ１８ａを形成する。
【００９０】このとき、第２の層間絶縁膜２７上面上に
上記の導電層の残渣が残らないようにするため、オーバ
ーエッチング処理が施される。そのため、プラグ１８ａ
の上面は、コンタクトホール１７ａ内に埋没している。
なお、プラグ１８ａの材質としては、ＴｉＮなどを使用
してもよい。
【００９１】次に、図１８を参照して、第２の層間絶縁
膜２７において、上部電極２５上に位置する部分に、コ
ンタクトホール２９を形成する。次に、図１９を参照し
て、スパッタリング法などを用いて、プラグ１８ａ上面
上、コンタクトホール２９内表面および第２の層間絶縁
膜２７上面上に、バリア層３５を形成する。このバリア
層３５の材質としては、ＴｉＮなどを挙げることができ
る。
【００９２】このバリア層３５上に、スパッタリング法
などを用いて、配線層３７を形成する。そして、上記の
配線層３７およびバリア層３５を所定形状にパターニン
グする。それにより、図９に示されるように、プラグ１
８ａとキャパシタ２０ａの上部電極２５とを電気的に接
続する配線層３７が形成される。以上の工程を経て図９
に示されるＤＲＡＭが形成されることになる。
【００９３】（第３実施例）次に、図２０〜図２７を用
いて、この発明に基づく第３の実施例について説明す
る。図２０は、この発明に基づく第３実施例におけるＤ
ＲＡＭのメモリセルアレイ部を示す部分断面図である。
図２１は、図２０に示される本実施例におけるＤＲＡＭ
の平面図である。
【００９４】図２０を参照して、本実施例におけるＤＲ
ＡＭにおいては、第１の層間絶縁膜１５が、約３０００
Å〜約１００００Åの膜厚を有する層間絶縁膜１５ａと
約３０００Å〜約１００００Åの膜厚を有する層間絶縁
膜１５ｂとによって構成されている。また、キャパシタ
下部電極２１は、コンタクトホール１７上を除く層間絶
縁膜１５ｂの上面上に形成され、このキャパシタ下部電
極２１上面上に高誘電体膜２３が形成される。そして、
コンタクトホール１７内から高誘電体膜２３の表面上に
まで延在するように、プラグ電極１８の機能をも有する
キャパシタ上部電極４０が形成されている。このキャパ
シタ上部電極の材質としてはＴｉＮなどを挙げることが
できる。
【００９５】コンタクトホール１７の上端角部上には、
キャパシタ上部電極４０とキャパシタ下部電極２１とを
絶縁分離するためのサイドウォール絶縁膜４１が形成さ
れている。このサイドウォール絶縁膜４１の材質として
は、シリコン窒化膜などの絶縁膜を挙げることができ
る。キャパシタ上部電極４０を覆うように第２の層間絶
縁膜４２が形成される。この第２の層間絶縁膜４２の材
質としては、シリコン酸化膜などを挙げることができ
る。それ以外の構造に関しては図１に示される第１の実
施例におけるＤＲＡＭと同様である。
【００９６】上述のように、キャパシタ上部電極４０
に、プラグ電極１８の機能をも持たせることによって、
プラグ電極１８の形成工程を省略することが可能とな
る。それにより、製造コストを低減することが可能とな
る。
【００９７】また、プラグ電極１８の形成を省略できる
ので、プラグ電極１８とキャパシタ２０の一方の電極と
の間に、プラグ電極１８の材質とキャパシタ２０の一方
の電極の材質との相互拡散を防止するためのバリア層を
形成する必要がなくなる。それにより、メモリセルアレ
イ部の高さを、上記の各場合よりも低く抑えることが可
能となる。それにより、メモリセルアレイ部と周辺回路
部との段差を小さく抑えることが可能となる。
【００９８】さらに、キャパシタ上部電極４０を上述の
ような構造とすることによって、高誘電体膜２３の形成
の後に、プラグの機能をも有するキャパシタ上部電極４
０を形成することが可能となる。それにより、上述の第
２の実施例の場合と同様に、高誘電体膜２３を６００℃
以上の高温で形成することが可能となる。それにより、
特性の優れた高誘電体膜２３を形成することも可能とな
る。
【００９９】次に、図２１を用いて、本実施例における
ＤＲＡＭのメモリセルアレイ部の平面構造について説明
する。図２１を参照して、キャパシタ下部電極２１は、
コンタクトホール１７の形成領域を除く層間絶縁膜１５
ｂの上面上全面に形成されている。つまり、このキャパ
シタ下部電極２１がセルプレート電極としての機能を有
することとなる。そして、このキャパシタ下部電極２１
表面上全面には高誘電体膜２３（図示せず）が形成され
ている。コンタクトホール１７の上端角部上には、この
コンタクトホール１７を取囲むようにシリコン窒化膜な
どからなるサイドウォール絶縁膜４１が形成されてい
る。そして、コンタクトホール１７内からキャパシタ下
部電極２１の上方に延在するようにキャパシタ上部電極
４０が形成される。それにより、コンタクトホール１７
上を除く層間絶縁膜１５ｂの上面上にのみ、コンタクト
ホール１７を取囲むようにキャパシタ２０が形成される
ことになる。それにより、上述の第１の実施例の場合と
同様の効果が得られる。
【０１００】次に、図２２〜図２７を用いて、本実施例
におけるＤＲＡＭのメモリセルアレイ部の製造方法につ
いて説明する。図２２〜図２７は、本実施例におけるＤ
ＲＡＭの製造工程の第４工程〜第９工程を示す部分断面
図である。
【０１０１】まず図２２を参照して、上記の第１の実施
例と同様の工程を経て、酸化膜１３までを形成する。そ
して、この酸化膜１３を覆うようにＣＶＤ法などを用い
て、シリコン酸化膜などからなる層間絶縁膜１５ａを形
成する。この層間絶縁膜１５ａに不純物領域５ｂ表面に
達するコンタクトホール１７ａを形成する。そして、こ
のコンタクトホール１７ａ内に埋込ビット線１６を形成
する。この埋込ビット線１６を覆うように層間絶縁膜１
５ａ上に、ＣＶＤ法などを用いて、シリコン酸化膜など
からなる層間絶縁膜１５ｂを形成する。そして、この層
間絶縁膜１５ｂの上面を平坦化する。
【０１０２】このように平坦化された層間絶縁膜１５ｂ
の上面上に、スパッタリング法などを用いて、Ｐｔなど
からなるキャパシタ下部電極２１を形成する。このと
き、必要に応じて、このキャパシタ下部電極２１と層間
絶縁膜１５ｂとの密着性を向上させるため、Ｔｉなどの
導電膜あるいは絶縁膜を、キャパシタ下部電極２１と層
間絶縁膜１５ｂとの間に介在させてもよい。
【０１０３】次に、キャパシタ下部電極２１上に、反応
性スパッタリング法などを用いて、５５０℃よりも高い
温度で高誘電体膜２３を形成する。好ましくは、約６０
０°Ｃ〜７００°Ｃの温度で高誘電体膜２３を形成す
る。このとき、キャパシタ下部電極２１の下地は層間絶
縁膜１５ｂであるため、上記のような高温で高誘電体膜
２３を形成することが可能となる。それにより、比誘電
率などの特性が向上した多結晶の高誘電体膜２３を確実
に形成することが可能となる。それにより、キャパシタ
容量を増大させることが可能となるとともに、キャパシ
タの信頼性をも向上させることが可能となる。
【０１０４】また、上記の高誘電体膜２３は、ＬＰＣＶ
Ｄ（Low Pressure Chemical VaporDeposition）法を用
いて形成してもよい。また、反応性スパッタリング法な
どを用いてアモルファス状態の高誘電体膜２３を形成し
たのち、ランプアニール処理を施すことによってこの高
誘電体膜２３を多結晶化してもよい。このときのランプ
アニール処理の条件は、好ましくは、約６００℃以上，
３０秒程度である。
【０１０５】次に、図２３を参照して、上記の高誘電体
膜２３とキャパシタ下部電極２１とを所定形状にパター
ニングする。より具体的には、図２０に示されるコンタ
クトホール１７の形成領域における層間絶縁膜１５ｂ表
面を露出させるように、高誘電体膜２３およびキャパシ
タ下部電極２１をパターニングする。
【０１０６】次に、図２４を参照して、ＣＶＤ法などを
用いて、高誘電体膜２３を覆うように層間絶縁膜１５ｂ
上に、約１０００〜２０００Å程度の厚みを有するシリ
コン窒化膜４１を形成する。このシリコン窒化膜４１
は、層間絶縁膜１５の材質と異なる絶縁材料からなるも
のであればシリコン窒化膜以外の材質であってもよい。
また、このシリコン窒化膜４１の他の材質としては、層
間絶縁膜１５の材質に対して高いエッチング選択比を確
保できる絶縁材料を挙げることができる。
【０１０７】次に、図２５を参照して、上記のシリコン
窒化膜４１に異方性エッチング処理を施すことによっ
て、サイドウォール絶縁膜４１を形成する。そして、こ
のサイドウォール絶縁膜４１と高誘電体膜２３とをマス
クとして用いて、層間絶縁膜１５ａ，１５ｂに異方性エ
ッチング処理を施す。それにより、不純物領域５ａ，５
ｃに達するコンタクトホール１７を形成する。
【０１０８】次に、図２７を参照して、ＣＶＤ法などを
用いて、ＴｉＮ層４０を全面に堆積する。このＴｉＮ層
４０は、高誘電体膜２３と反応して低誘電率の膜を形成
しないようなものであればＴｉＮに限るものではない。
たとえば、ＴｉＮ層４０の代わりにＰｔ，ＲｕＯ2 など
を用いてもよい。
【０１０９】次に、写真製版技術およびＲＩＥ（Reacti
ve Ion Etching）法による異方性エッチング技術を用い
て、ＴｉＮ層４０をパターニングする。それにより、図
２０に示されるような形状のキャパシタ上部電極４０が
形成される。キャパシタ上部電極４０をこのような形状
とすることによって、キャパシタ２０の一方の電極と不
純物領域５ａ，５ｃとを電気的に接続するためのプラグ
電極を形成する必要がなくなる。それにより、製造工程
を簡略化することが可能となる。また、このプラグ電極
の形成を省略することによって、キャパシタ２０の一方
の電極とプラグ電極との間に介在させるべき拡散バリア
層を形成する必要もなくなる。
【０１１０】以上のようにしてキャパシタ上部電極４０
を形成した後は、ＣＶＤ法などを用いて、シリコン酸化
膜などからなる第２の層間絶縁膜４２を形成する。以上
の工程を経て、図２０に示される本実施例におけるＤＲ
ＡＭが形成されることになる。
【０１１１】
【発明の効果】以上説明したように、この発明によれ
ば、コンタクトホールが形成されていない層間絶縁膜上
面の平坦な領域上にのみ、キャパシタを形成することが
可能となる。その結果、キャパシタにおける第１の電極
の上面をほぼ平坦なものとすることが可能となる。この
第１の電極の平坦な上面上に高誘電体膜が形成される。
したがって、キャパシタ内において高誘電体膜の膜厚を
ほぼ均一にすることが可能となる。それにより、高誘電
体膜の膜厚を、リーク電流，耐圧などを考慮した場合の
下限値の膜厚に設定することが可能となる。
【０１１２】それに対し、従来例においては、キャパシ
タは層間絶縁膜上面上からコンタクトホール上の領域に
まで形成されていたため、キャパシタの電極表面には、
コンタクトホール上における部分に段差部が形成されて
いた。これは、プラグ形成の際に不可避的に、コンタク
トホール内におけるプラグ上面と層間絶縁膜上面との間
に段差部が形成されていたためである。
【０１１３】そのため、そのキャパシタの電極表面に形
成される高誘電体膜において、その段差部上において局
所的に膜厚が薄くなる部分が存在していた。その結果、
その局所的に薄くなった膜厚を高誘電体膜の下限値の膜
厚と設定せざるを得なかった。したがって、結果とし
て、キャパシタ内における高誘電体膜の膜厚は下限値よ
りも厚いものとなっていた。
【０１１４】本発明によれば、高誘電体膜の膜厚を、キ
ャパシタ内において均一にかつ上記の下限値の膜厚に設
定することが可能となるため、従来に比べて、キャパシ
タ内において、高誘電体膜の膜厚を薄くできる。それに
より、従来よりもキャパシタ容量を増大させることが可
能となる。
【図面の簡単な説明】
【図１】 この発明に基づく第１の実施例におけるＤＲ
ＡＭのメモリセルアレイ部を示す断面図である。
【図２】 この発明に基づく第１の実施例におけるプラ
グとキャパシタとの位置関係を模式的に示す平面図であ
る。
【図３】 この発明に基づく第１の実施例におけるキャ
パシタの拡大断面図である。
【図４】 この発明に基づく第１の実施例におけるＤＲ
ＡＭの製造工程の第７工程を示す断面図である。
【図５】 この発明に基づく第１の実施例におけるＤＲ
ＡＭの製造工程の第８工程を示す断面図である。
【図６】 この発明に基づく第１の実施例におけるＤＲ
ＡＭの製造工程の第９工程を示す断面図である。
【図７】 この発明に基づく第１の実施例におけるＤＲ
ＡＭの製造工程の第１０工程を示す断面図である。
【図８】 この発明に基づく第１の実施例におけるＤＲ
ＡＭの製造方法の変形例を示す断面図である。
【図９】 この発明に基づく第２の実施例におけるＤＲ
ＡＭのメモリセルアレイ部を示す断面図である。
【図１０】 この発明に基づく第２の実施例におけるプ
ラグとキャパシタとの平面的な位置関係を示す平面図で
ある。
【図１１】 この発明に基づく第２の実施例における下
部電極の平面構造を示す平面図である。
【図１２】 この発明に基づく第２の実施例におけるＤ
ＲＡＭの製造工程の第４工程を示す断面図である。
【図１３】 この発明に基づく第２の実施例におけるＤ
ＲＡＭの製造工程の第５工程を示す断面図である。
【図１４】 この発明に基づく第２の実施例におけるＤ
ＲＡＭの製造工程の第６工程を示す断面図である。
【図１５】 この発明に基づく第２の実施例におけるＤ
ＲＡＭの製造工程の第７工程を示す断面図である。
【図１６】 この発明に基づく第２の実施例におけるＤ
ＲＡＭの製造工程の第８工程を示す断面図である。
【図１７】 この発明に基づく第２の実施例におけるＤ
ＲＡＭの製造工程の第９工程を示す断面図である。
【図１８】 この発明に基づく第２の実施例におけるＤ
ＲＡＭの製造工程の第１０工程を示す断面図である。
【図１９】 この発明に基づく第２の実施例におけるＤ
ＲＡＭの製造工程の第１１工程を示す断面図である。
【図２０】 この発明に基づく第３の実施例におけるＤ
ＲＡＭのメモリセルアレイ部を示す部分断面図である。
【図２１】 図２０に示される第３の実施例におけるＤ
ＲＡＭの平面図である。
【図２２】 この発明に基づく第３の実施例におけるＤ
ＲＡＭの製造工程の第４工程を示す断面図である。
【図２３】 この発明に基づく第３の実施例におけるＤ
ＲＡＭの製造工程の第５工程を示す断面図である。
【図２４】 この発明に基づく第３の実施例におけるＤ
ＲＡＭの製造工程の第６工程を示す断面図である。
【図２５】 この発明に基づく第３の実施例におけるＤ
ＲＡＭの製造工程の第７工程を示す断面図である。
【図２６】 この発明に基づく第３の実施例におけるＤ
ＲＡＭの製造工程の第８工程を示す断面図である。
【図２７】 この発明に基づく第３の実施例におけるＤ
ＲＡＭの製造工程の第９工程を示す断面図である。
【図２８】 高誘電体膜の比誘電率とその形成温度との
関係を示す図である。
【図２９】 ＤＲＡＭの一般的な構成を示すブロック図
である。
【図３０】 従来のＤＲＡＭのメモリセルアレイ部の構
造の一例を示す断面図である。
【図３１】 従来のＤＲＡＭにおけるプラグとキャパシ
タとの位置関係を模式的に示す平面図である。
【図３２】 従来のＤＲＡＭの製造工程の第１工程を示
す断面図である。
【図３３】 従来のＤＲＡＭの製造工程の第２工程を示
す断面図である。
【図３４】 従来のＤＲＡＭの製造工程の第３工程を示
す断面図である。
【図３５】 従来のＤＲＡＭの製造工程の第４工程を示
す断面図である。
【図３６】 従来のＤＲＡＭの製造工程の第５工程を示
す断面図である。
【図３７】 従来のＤＲＡＭの製造工程の第６工程を示
す断面図である。
【図３８】 従来のＤＲＡＭの製造工程の第７工程を示
す断面図である。
【図３９】 従来のＤＲＡＭの製造工程の第８工程を示
す断面図である。
【図４０】 従来のＤＲＡＭの製造工程の第９工程を示
す断面図である。
【図４１】 従来のＤＲＡＭの製造工程の第１０工程を
示す断面図である。
【図４２】 従来のＤＲＡＭにおけるプラグとキャパシ
タとの接続部分を拡大した断面図である。
【符号の説明】
１，１０１ 半導体基板、２ａ，２ｂ，１０２ａ，１０
２ｂ トランスファーゲートトランジスタ、１５，１１
５ 第１の層間絶縁膜、１７，１７ａ，１１７コンタク
トホール、１８，１８ａ，１１８ プラグ、２０，２０
ａ，１２０キャパシタ、２１，１２１ 下部電極、２
３，１２３ 高誘電体膜、２５，４０，１２５ 上部電
極、２７，４２，１２７ 第２の層間絶縁膜、４１ サ
イドウォール絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−295160（ＪＰ，Ａ) 特開 平３−19372（ＪＰ，Ａ) 特開 平４−82266（ＪＰ，Ａ) 特開 平４−144282（ＪＰ，Ａ) 特開 平５−13708（ＪＰ，Ａ) 特開 平５−67792（ＪＰ，Ａ) 特開 平４−85878（ＪＰ，Ａ) 特開 平４−92468（ＪＰ，Ａ) 特開 平３−296262（ＪＰ，Ａ) 特開 平２−305470（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/28 H01L 27/108

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 主表面を有する第１導電型の半導体基板
    と、 前記半導体基板の主表面に形成された第２導電型の不純
    物領域と、 前記半導体基板の主表面上に形成され、前記不純物領域
    の表面に達するコンタクトホールを有する層間絶縁膜
    と、 前記コンタクトホール上を回避した前記層間絶縁膜上面
    に形成され、第１の電極と、前記第１の電極上に形成さ
    れた高誘電率材料からなる高誘電体膜と、前記高誘電体
    膜上に形成された第２の電極とを含むキャパシタと、 前記コンタクトホール内に形成され、前記キャパシタを
    構成する前記第１の電極と前記不純物領域とを電気的に
    接続するためのプラグ電極とを備え、 前記高誘電体膜および前記第１の電極は、前記プラグ電
    極上まで延在し、 前記第２の電極は、前記コンタクトホール上を回避した
    前記高誘電体膜上に形成されることを特徴とする半導体
    記憶装置。
  2. 【請求項２】 主表面を有する第１導電型の半導体基板
    と、 前記半導体基板の主表面に形成された第２導電型の不純
    物領域と、 前記半導体基板の主表面上に形成され、前記不純物領域
    の表面に達する第１のコンタクトホールを有する第１の
    層間絶縁膜と、 前記第１のコンタクトホール上を回避した前記第１の層
    間絶縁膜上面に形成され、第１の電極と、前記第１の電
    極上に形成された高誘電率材料からなる高誘電体膜と、
    前記高誘電体膜上に形成された第２の電極とを含むキャ
    パシタと、 前記キャパシタ上に形成され、前記第２の電極の表面に
    達する第２のコンタクトホールを有する第２の層間絶縁
    膜と、 前記第１のコンタクトホール内に形成され、前記キャパ
    シタを構成する前記第２の電極と前記不純物領域とを電
    気的に接続するためのプラグ電極とを備え、 前記第１のコンタクトホールは前記第２の層間絶縁膜を
    も貫通しており、 前記プラグ電極上面上から前記第２のコンタクトホール
    内に位置する前記第２の電極表面上に延在する配線層と
    をさらに備えたことを特徴とする半導体記憶装置。
  3. 【請求項３】 前記第１の電極は、Ｉｒ，Ｐｔ，Ｐｄ，
    Ｒｈ，Ｎｉ，Ｗ，Ｐ ｔ合金，Ｐｄ合金，Ｒｈ合金，Ｎｉ
    合金，Ｗ合金，ＲｕＯ 2 ，ＲｅＯ 2 ，ＳｒＲｕＯ 3 からな
    る群から選ばれる少なくとも１種以上の材質からなる、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 【請求項４】 前記高誘電体膜は、ペロブスカイト型の
    結晶構造を有する多結晶膜である、請求項１または請求
    項２に記載の半導体記憶装置。
  5. 【請求項５】 第１導電型の半導体基板の主表面に第２
    導電型の不純物領域を形成する工程と、 前記半導体基板の主表面上に層間絶縁膜を形成する工程
    と、 前記層間絶縁膜に平坦化処理を施す工程と、 前記層間絶縁膜に前記不純物領域の表面に達するコンタ
    クトホールを形成する工程と、 前記コンタクトホール内にプラグ電極を形成する工程
    と、 前記プラグ電極上および前記層間絶縁膜上に、第１の電
    極、高誘電率材料からなる高誘電体膜および第２の電極
    を順次形成する工程と、 前記第２の電極において前記プラグ電極上に位置する部
    分を除去する工程と、を備えた、半導体記憶装置の製造
    方法。
  6. 【請求項６】 第１導電型の半導体基板の主表面に第２
    導電型の不純物領域を形成する工程と、 前記半導体基板の主表面上に第１の層間絶縁膜を形成す
    る工程と、 前記第１の層間絶縁膜に平坦化処理を施す工程と、 前記第１の層間絶縁膜上に、第１の電極と、高誘電率材
    料からなる高誘電体膜と、第２の電極との積層構造を形
    成する工程と、 前記積層構造を覆うように前記第１の層間絶縁膜上に第
    ２の層間絶縁膜を形成する工程と、 前記第１および第２の層間絶縁膜を貫通して前記不純物
    領域に達する第１のコンタクトホールを形成する工程
    と、 前記第１のコンタクトホール内にプラグ電極を形成する
    工程と、 前記第２の層間絶縁膜に、前記第２の電極表面に達する
    第２のコンタクトホールを形成する工程と、 前記プラグ電極上および前記第２のコンタクトホール内
    に、前記第２の電極と前記プラグ電極とを電気的に接続
    する配線層を形成する工程と、 を備えた半導体記憶装置の製造方法。
  7. 【請求項７】 第１導電型の半導体基板の主表面に第２
    導電型の不純物領域を形成する工程と、 前記半導体基板の主表面上に層間絶縁膜を形成する工程
    と、 前記層間絶縁膜に平坦化処理を施す工程と、 前記層間絶縁膜上に、第１の電極と、高誘電率材料から
    なる高誘電体膜とを順次積層する工程と、 前記第１の電極と前記高誘電体膜の側壁上に側壁絶縁膜
    を形成する工程と、 前記側壁絶縁膜と前記高誘電体膜とをマスクとして前記
    層間絶縁膜に前記不純物領域に達するコンタクトホール
    を形成する工程と、 前記コンタクトホール内から前記高誘電体膜上に延在す
    る導体部を形成する工程と、 を備えた半導体記憶装置の製造方法。
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