JP4043654B2 - 半導体装置の配線形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の配線形成方法に関するものであり、より詳しくはキャパシタ電極物質を配線として用いる半導体装置の配線形成方法に関するものである。
【０００２】
【従来の技術】
強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）の薄膜化により、ヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）という強誘電体物質固有の特性を用いてメモリ素子（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を製作しようとする研究が進行している。
【０００３】
ヒステリシス特性というのは、外部からある臨界電圧Ｖｃ以上の電圧を加えなければ分極（ｐｏｌａｒｉｚａｔｉｏｎ）が変わらなく、電源を除去しても残留分極（ｒｅｍｎａｎｔ ｐｏｌａｒｉｚａｔｉｏｎ）を有する特性をいう。
【０００４】
強誘電体メモリ（ＦＲＡＭ）というのは、物質自体の特性のヒステリシスを用いて電源を除去してもメモリ自体のデータを維持する非揮発性（ｎｏｎｖｏｌａｔｉｌｅ）メモリ素子ながら、動作はＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ）と類似したメカニズム（ｍｅｃｈａｎｉｓｍ）で遂行される素子である。即ち、メモリセルに加えられたパルス（ｐｕｌｓｅ）により強誘電体の分極が影響を受けて分極方向が反転され、この際放出される電荷（ｃｈａｒｇｅ）によりデータの読み出し／書込み（ｄａｔａ ｒｅａｄ／ｗｒｉｔｅ）動作をする。従って、強誘電体の分極（残留分極）の大きさが重要な要素として作用し、そのサイズは強誘電体の種類及び面積等により影響を受ける。
【０００５】
このような強誘電体メモリは、現在、一本又はＥ．Ｆｕｊｉｉ等が”Ｈｉｇｈｌｙ−Ｒｅｌｉａｂｌｅ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｂｉｓｍｕｔｈ−Ｌａｙｅｒ Ｓｔｒｕｃｔｕｒｅｄ Ｔｈｉｎ Ｆｉｌｍｓ（Ｙ−１Ｆａｍｉｌｙ）”（ｐｐ．５９７−６００，ＩＥＤＭ９７）で提示したように二本の金属ライン（ｍｅｔａｌ ｌｉｎｅ）で構成されている。
【０００６】
しかし、今後二本の金属ラインだけでなく、その以上の多重レベル（ｍｕｌｔｉ−ｌｅｖｅｌ）の配線構造が用いられ、その応用の範囲が拡がるだろうと予想される。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、キャパシタの電極物質を配線物質として使用して多重レベルの配線形成工程を単純化させ得る半導体装置の配線形成方法を提供することである。
本発明の他の目的は、多重レベルの配線を形成することにより、金属コンタクトの縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）を減少させられ、金属ラインのステップカバレ−ジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）を向上させ得る半導体装置の配線形成方法を提供することである。
【０００８】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、半導体装置の配線形成方法は、半導体基板上に形成された第１絶縁層を突き抜いて半導体基板と電気的に接続されるコンタクトプラグを形成する段階と、第１絶縁層及びコンタクトプラグ上に第１導電膜、キャパシタ誘電膜、そして第２導電膜を順次に形成する段階と、第２導電膜、キャパシタ誘電体膜、そして第１導電膜を順次にエッチングしてキャパシタ構造物を形成し、同時に第１導電膜の上部表面が露出される時まで第２導電膜及び誘電体膜をエッチングして第１導電膜パターンを形成する段階と、キャパシタ構造物の中少なくとも一つはコンタクトプラグと電気的に接続され、キャパシタ構造物及び第１導電膜パターンを含んで第１絶縁層上に第２絶縁層を形成する段階と、第１導電膜パターンの一部が露出されるように第２絶縁層をエッチングして第１コンタクトホールを形成する段階と、第１コンタクトホールを通じて第１導電膜パターンと電気的に接続される第１配線を形成し、同時に隣接した第１導電膜パターンが電気的に接続されるようにする第２配線を形成する段階と、第１配線、第２配線、そして第２絶縁層上に第３絶縁層を形成する段階と、第１配線の一部が露出されるように第３絶縁層をエッチングして第２コンタクトホールを形成し、同時にキャパシタ構造物の第２導電膜の一部が露出されるように第３絶縁層及び第２絶縁層を順次にエッチングして第３コンタクトホールを形成する段階と、第３コンタクトホールを通じて第２導電膜と電気的に接続されるキャパシタの上部電極コンタクトを形成し、同時に第２コンタクトホールと第３コンタクトホ−ルとを通じて第１配線とキャパシタ構造物の第２導電膜が電気的に接続される第３配線、第２コンタクトホールを通じて第１配線と電気的に接続される第４配線、そして第３コンタクトホールを通じて隣接したキャパシタ構造物の第２導電膜が相互電気的に接続される第５配線を各々形成する段階とを含む。
【０００９】
前述した目的を達成するための本発明によると、半導体メモリ装置の配線形成方法は、セルアレイ領域と周辺回路領域とを有する半導体基板上に第１絶縁層を形成する段階と、半導体基板の一部が露出される時まで第１絶縁層を部分的にエッチングして第１コンタクトホールを形成する段階と、第１コンタクトホールを通じて半導体基板と電気的に接続されるコンタクトプラグを形成する段階と、第１絶縁層上に第１導電膜、キャパシタ誘電体膜、そして第２導電膜を順次に形成する段階と、セルアレイ領域に第２導電膜、キャパシタ誘電膜、そして第１導電膜を順次にエッチングしてコンタクトプラグと電気的に接続されるキャパシタを形成し、同時に周辺回路領域にキャパシタと同一な構成の構造物及び第１導電膜の上部表面が露出されるように第２導電膜及びキャパシタ誘電体膜をエッチングして第１導電膜パターンを形成する段階と、半導体基板全面に第２絶縁層を形成する段階と、周辺回路領域の第１導電膜パターンの上部表面が露出される時まで第２絶縁層を部分的にエッチングして第２コンタクトホールを形成する段階と、第２コンタクトホールを通じて第１導電膜パターンと電気的に接続される第１配線を形成し、同時に隣接した第１導電膜パターンが電気的に接続されるようにする第２配線を形成する段階と、第１配線、第２配線、そして第２絶縁層上に第３絶縁層を形成する段階と、セルアレイ領域の第２導電膜の上部表面が露出される時まで第３絶縁層及び第２絶縁層をエッチングして第３コンタクトホールを形成し、同時に周辺回路領域の第１配線の上部表面及び構造物の第２導電膜の上部表面が各々露出される時まで第３絶縁層及び第２絶縁層をエッチングして各々第４コンタクトホール及び第５コンタクトホールを形成する段階と、第３コンタクトホールを通じてキャパシタの第２導電膜と電気的に接続されるキャパシタの上部電極コンタクトを形成し、同時に第４コンタクトホールを通じて第１配線と電気的に接続される第３配線、第４コンタクトホール及び第５コンタクトホールを通じて第１配線と構造物の第２導電膜が電気的に接続されるようにする第４配線、隣接した第５コンタクトホールを通じて隣接した構造物の第２導電膜が相互電気的に接続されるようにする第５配線を形成する段階とを含む。
【００１０】
前述した目的を達成するための本発明によると、半導体装置の配線形成方法は、半導体基板上にキャパシタの下部電極膜、キャパシタ誘電膜、そしてキャパシタの上部電極膜を順次に蒸着する段階と、キャパシタの上部電極膜、キャパシタの誘電体膜、そしてキャパシタの下部電極膜を順次にエッチングしてキャパシタを形成し、同時に上部電極膜パターン及びキャパシタの上部電極膜及びキャパシタの誘電膜が除去された下部電極膜パターンを形成する段階と、下部電極膜パターンと電気的に接続される第１配線を形成し、同時に隣接した下部電極膜パターンを連結する第２配線を形成する段階と、キャパシタの上部電極と電気的に接続されるキャパシタの上部電極コンタクトを形成し、同時に第１配線と上部電極膜パターンを連結する第３配線、第１配線と電気的に接続される第４配線、そして隣接した上部電極膜パターンを連結する第５配線を形成する段階とを含む。
【００１１】
この方法の望ましい実施形態において、キャパシタの下部電極膜の蒸着前に、キャパシタの下部電極と半導体基板が電気的に接続されるようにし、第１導電膜パターンと半導体基板が電気的に接続されるようにするコンタクトプラグを各々形成する段階を付加的に含められる。
【００１２】
図４を参照すると、本発明の実施形態による新たな半導体装置の形成方法は、セルアレイ領域のキャパシタの上部電極膜、キャパシタ誘電体膜、そしてキャパシタの下部電極膜が順次にエッチングされてキャパシタが形成される。この際、周辺回路領域にキャパシタと同一な構成の構造物が形成されるが、その下部電極膜が半導体基板と電気的に接続されないのでキャパシタで動作されない。又、周辺回路領域には上部電極膜及びキャパシタ誘電体膜が除去された下部電極膜パターンが形成される。周辺回路領域の下部電極膜パタ−ン及び構造物の上部電極膜が後続工程で配線として使用される。このように、キャパシタの電極物質が同時に配線物質として使用されるようにすることにより、多重レベルの配線形成工程を単純化させられ、金属コンタクトの縦横比を減少させられ、金属配線のステップカバレージを向上させ得る。従って、素子の信頼性を向上させ得る。
【００１３】
【発明の実施の形態】
以下、図１乃至図４を参照して、本発明の実施形態を詳細に説明する。
図１乃至図４は、本発明の実施形態による半導体装置の配線形成方法の工程を順次に示す流れ図である。
図１を参照すると、本発明の実施形態による半導体装置の配線形成方法は先ず、セルアレイ領域（ｃｅｌｌ ａｒｒａｙ ｒｅｇｉｏｎ）と周辺回路領域（ｐｅｒｉｐｈｅｒａｌ ｃｉｒｃｕｉｔ ｒｅｇｉｏｎ）とを有する半導体基板１０上に例えば、酸化物で第１絶縁層１２が蒸着される。第１絶縁層１２の形成前にＭＯＳトランジスタ（ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）の形成工程が遂行される。
【００１４】
ＭＯＳトランジスタの接合領域の一部が露出される時まで第１絶縁層１２が部分的にエッチングされてコンタクトホールが形成された後、コンタクトホールが導電物質で充填されてコンタクトプラグ１４ａ−１４ｅが形成される。コンタクトプラグ１４ａ−１４ｅを形成するための導電物質は例えば、ポリシリコン、Ｗ，そしてＣｕのうち、いずれか一つであり、ＣＶＤ方法で蒸着される。
【００１５】
このようなコンタクトプラグ１４ａ−１４ｅはセルアレイ領域だけでなく、周辺回路領域にも形成されて後続工程で形成される金属配線（ｍｅｔａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）と連結される。
【００１６】
コンタクトプラグ１４ａ−１４ｅ及び第１絶縁層１２上にキャパシタの下部電極膜（第１導電膜）１６、キャパシタ誘電体膜１７、そしてキャパシタの上部電極膜（第２導電膜）１８が順次に蒸着される。下部電極膜１６及び上部電極膜１８は全て強誘電体のキャパシタ電極物質で形成できて例えば、耐酸化性金属、導電性酸化物、そしてこれら各材料からなる膜の多層膜のうちのいずれか一つで形成される。耐酸化性金属物質は例えば、Ｐｔ，Ｉｒ，Ｒｕ，Ａｕ，そしてＰｄのうちのいずれか一つであり、導電性酸化物はＩｒＯ2及びＲｕＯ2のうち、いずれか一つである。キャパシタ誘電膜１７は高誘電物質で形成されて例えば、ＰＺＴ（Lead Zirconate Titanate），ＰＬＺＴ（Lead Lanthanum Zirconate Titanate），ＳＢＴ（Strontium Bismuth Titanate），そしてＢＳＴ（Barium Strontium Titanate）のうちのいずれか一つで形成される。
【００１７】
図２において、セルアレイ領域の上部電極膜１８、キャパシタ誘電膜１７、そして下部電極膜１６が数回のフォト（ｐｈｏｔｏ）工程により順次にエッチングされてキャパシタ２０が形成される。キャパシタ２０はキャパシタの下部電極１６ａ、キャパシタ誘電膜１７ａ、そしてキャパシタの上部電極１８ａを含む。
【００１８】
一方、周辺回路領域にもキャパシタの構造物２１−２３が形成されるが、これらはコンタクトプラグ等を通じて半導体基板１０と電気的に接続されないのでキャパシタは動作しない。ただ、キャパシタ構造物２１−２３を有する上部電極膜パターン１８ｂ−１８ｄが後続工程で配線として使用される。
【００１９】
そして、周辺回路領域には下部電極膜１６の上部表面が露出されるように上部電極膜１８及びキャパシタ誘電膜１７がエッチングされてその結果、下部電極膜パターン１６ｂ−１６ｅ，１６ｇが形成される。
【００２０】
図３を参照すると、半導体基板１０の全面に第２絶縁層３０が蒸着される。第２絶縁層３０が部分的にエッチングされて周辺回路領域の下部電極膜パターン１６ｂ−１６ｅ，１６ｇの一部が露出されるようにビア（ｖｉａ）が形成される。ビアを通じて下部電極膜パターン１６ｂ−１６ｅ，１６ｇと各々電気的に接続される下部配線３２ａ（第１配線）、３２ｂ（第２配線）、３２ｃ（第１配線）、３２ｄ（第１配線）が形成される。下部配線３２ａ−３２ｄは金属で形成される。
【００２１】
最後に、図４において、下部配線３２ａ−３２ｄ及び第２絶縁層３０上に第３絶縁層３４が蒸着される。セルアレイ領域の第３絶縁層３４及び第２絶縁層３０が部分的にエッチングされてキャパシタの上部電極１８ａの一部が露出されるようにコンタクトホ−ルが形成される。このコンタクトホールを通じてキャパシタの上部電極１８ａと電気的に接続されるキャパシタの上部電極コンタクト３６ａが形成される。
【００２２】
一方、周辺回路領域の第３絶縁層３４及び第２絶縁層３０が部分的にエッチングされて下部配線３２ａ−３２ｄ及び上部電極膜パターン１８ｂ−１８ｄの一部が露出されるようにビアが形成される。このビアを通じて下部配線３２ａ−３２ｄ及び上部電極膜パターン１８ｂ−１８ｄと電気的に接続される上部配線３６ｂ（第３配線）、３６ｃ（第４配線）、３６ｄ（第５配線）が形成される。上部配線３６ｂ−３６ｄも下部配線３２ａ−３２ｄと同一に可能な全ての金属物質で形成される。
【００２３】
周辺回路領域の配線接続構造を具体的に調べると次の通りである。
【００２４】
まず、下部電極膜パターン１６ｂと下部配線３２ａが電気的に接続されている。この際、コンタクトプラグ１４ｂを通じて半導体基板１０と電気的に接続できる。
【００２５】
また、下部電極膜パターン１６ｃ，１６ｄが下部配線３２ｂを通じて電気的に接続されている。この際、下部電極膜パターン１６ｃ，１６ｄのうち、いずれか一つがコンタクトプラグ１４ｃを通じて半導体基板１０と電気的に接続できる。
【００２６】
また、下部電極膜パターン１６ｅとキャパシタ構造物２１との上部電極膜パターン１８ｂが電気的に接続されている。即ち、下部電極膜パターン１６ｅは下部配線３２ｃと電気的に接続され、この下部配線３２ｃは上部配線３６ｂを通じて上部電極膜パターン１８ｂと電気的に接続される。この際、下部電極膜パターン１６ｅはコンタクトプラグ１４ｄを通じて半導体基板１０と電気的に接続できる。
【００２７】
また、下部電極膜パターン１６ｇがコンタクトプラグ１４ｅを通じて半導体基板１０と電気的に接続され、又下部配線３２ｄを通じて上部配線３６ｃと電気的に接続されている。
【００２８】
また、隣接したキャパシタ構造物２２とキャパシタ構造物２３が上部配線３６ｄを通じて相互連結されている。しかし、このキャパシタ構造物２２，２３は半導体基板１０と電気的に接続されていないのでキャパシタで動作されない。即ち、隣接した上部電極膜パタ−ン１８ｃと上部電極膜パターン１８ｄが上部配線３６ｄを通じて電気的に接続されている。
【００２９】
前述したような配線形成方法により半導体装置の配線が形成されることにより、下部配線３２ａ−３２ｄ乃至上部配線３６ｂ−３６ｄが形成される時そのビアの縦横比が減少され、金属配線のステップカバレージが向上される。
【００３０】
前述したような半導体装置の配線形成方法はメモリ素子に限らずに、キャパシタを含む全ての素子の少なくとも二層以上の多重レベルの配線形成時にも適用できる。
【００３１】
【発明の効果】
本発明は、キャパシタの電極物質が同時に配線物質として使用されるようにすることにより、多重レベルの配線形成工程を単純化させ得る効果がある。
本発明の他の目的は多重レベルの配線を形成することにより、金属コンタクトの縦横比を減少させられ、金属配線のステップカバレ−ジを向上させられ、従って素子の信頼性を向上させ得る効果がある。
【図面の簡単な説明】
【図１】 本発明の実施形態による半導体装置の配線形成方法の第一の工程を示す図である。
【図２】 図１の次の工程を示す図である。
【図３】 図２の次の工程を示す図である。
【図４】 図３の次の工程を示す図である。
【符号の説明】
１０ 半導体基板
１２ 第１絶縁層
１４ａ−１４ｅ コンタクトプラグ
１６ 下部電極膜
１６ａ キャパシタの下部電極
１６ｂ−１６ｅ，１６ｇ 下部電極膜パターン
１７，１７ａ−１７ｄ キャパシタ誘電膜
１８ 上部電極膜
１８ａ キャパシタの上部電極
１８ｂ−１８ｄ 上部電極膜パターン
２０ キャパシタ
２１−２３ キャパシタ構造物
３０ 第２絶縁層
３２ａ−３２ｄ 下部配線
３４ 第３絶縁層
３６ａ キャパシタの上部電極コンタクト
３６ｂ−３６ｄ 上部配線
【発明の属する技術分野】
本発明は、半導体装置の配線形成方法に関するものであり、より詳しくはキャパシタ電極物質を配線として用いる半導体装置の配線形成方法に関するものである。
【０００２】
【従来の技術】
強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）の薄膜化により、ヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）という強誘電体物質固有の特性を用いてメモリ素子（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を製作しようとする研究が進行している。
【０００３】
ヒステリシス特性というのは、外部からある臨界電圧Ｖｃ以上の電圧を加えなければ分極（ｐｏｌａｒｉｚａｔｉｏｎ）が変わらなく、電源を除去しても残留分極（ｒｅｍｎａｎｔ ｐｏｌａｒｉｚａｔｉｏｎ）を有する特性をいう。
【０００４】
強誘電体メモリ（ＦＲＡＭ）というのは、物質自体の特性のヒステリシスを用いて電源を除去してもメモリ自体のデータを維持する非揮発性（ｎｏｎｖｏｌａｔｉｌｅ）メモリ素子ながら、動作はＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ）と類似したメカニズム（ｍｅｃｈａｎｉｓｍ）で遂行される素子である。即ち、メモリセルに加えられたパルス（ｐｕｌｓｅ）により強誘電体の分極が影響を受けて分極方向が反転され、この際放出される電荷（ｃｈａｒｇｅ）によりデータの読み出し／書込み（ｄａｔａ ｒｅａｄ／ｗｒｉｔｅ）動作をする。従って、強誘電体の分極（残留分極）の大きさが重要な要素として作用し、そのサイズは強誘電体の種類及び面積等により影響を受ける。
【０００５】
このような強誘電体メモリは、現在、一本又はＥ．Ｆｕｊｉｉ等が”Ｈｉｇｈｌｙ−Ｒｅｌｉａｂｌｅ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｂｉｓｍｕｔｈ−Ｌａｙｅｒ Ｓｔｒｕｃｔｕｒｅｄ Ｔｈｉｎ Ｆｉｌｍｓ（Ｙ−１Ｆａｍｉｌｙ）”（ｐｐ．５９７−６００，ＩＥＤＭ９７）で提示したように二本の金属ライン（ｍｅｔａｌ ｌｉｎｅ）で構成されている。
【０００６】
しかし、今後二本の金属ラインだけでなく、その以上の多重レベル（ｍｕｌｔｉ−ｌｅｖｅｌ）の配線構造が用いられ、その応用の範囲が拡がるだろうと予想される。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、キャパシタの電極物質を配線物質として使用して多重レベルの配線形成工程を単純化させ得る半導体装置の配線形成方法を提供することである。
本発明の他の目的は、多重レベルの配線を形成することにより、金属コンタクトの縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）を減少させられ、金属ラインのステップカバレ−ジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）を向上させ得る半導体装置の配線形成方法を提供することである。
【０００８】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、半導体装置の配線形成方法は、半導体基板上に形成された第１絶縁層を突き抜いて半導体基板と電気的に接続されるコンタクトプラグを形成する段階と、第１絶縁層及びコンタクトプラグ上に第１導電膜、キャパシタ誘電膜、そして第２導電膜を順次に形成する段階と、第２導電膜、キャパシタ誘電体膜、そして第１導電膜を順次にエッチングしてキャパシタ構造物を形成し、同時に第１導電膜の上部表面が露出される時まで第２導電膜及び誘電体膜をエッチングして第１導電膜パターンを形成する段階と、キャパシタ構造物の中少なくとも一つはコンタクトプラグと電気的に接続され、キャパシタ構造物及び第１導電膜パターンを含んで第１絶縁層上に第２絶縁層を形成する段階と、第１導電膜パターンの一部が露出されるように第２絶縁層をエッチングして第１コンタクトホールを形成する段階と、第１コンタクトホールを通じて第１導電膜パターンと電気的に接続される第１配線を形成し、同時に隣接した第１導電膜パターンが電気的に接続されるようにする第２配線を形成する段階と、第１配線、第２配線、そして第２絶縁層上に第３絶縁層を形成する段階と、第１配線の一部が露出されるように第３絶縁層をエッチングして第２コンタクトホールを形成し、同時にキャパシタ構造物の第２導電膜の一部が露出されるように第３絶縁層及び第２絶縁層を順次にエッチングして第３コンタクトホールを形成する段階と、第３コンタクトホールを通じて第２導電膜と電気的に接続されるキャパシタの上部電極コンタクトを形成し、同時に第２コンタクトホールと第３コンタクトホ−ルとを通じて第１配線とキャパシタ構造物の第２導電膜が電気的に接続される第３配線、第２コンタクトホールを通じて第１配線と電気的に接続される第４配線、そして第３コンタクトホールを通じて隣接したキャパシタ構造物の第２導電膜が相互電気的に接続される第５配線を各々形成する段階とを含む。
【０００９】
前述した目的を達成するための本発明によると、半導体メモリ装置の配線形成方法は、セルアレイ領域と周辺回路領域とを有する半導体基板上に第１絶縁層を形成する段階と、半導体基板の一部が露出される時まで第１絶縁層を部分的にエッチングして第１コンタクトホールを形成する段階と、第１コンタクトホールを通じて半導体基板と電気的に接続されるコンタクトプラグを形成する段階と、第１絶縁層上に第１導電膜、キャパシタ誘電体膜、そして第２導電膜を順次に形成する段階と、セルアレイ領域に第２導電膜、キャパシタ誘電膜、そして第１導電膜を順次にエッチングしてコンタクトプラグと電気的に接続されるキャパシタを形成し、同時に周辺回路領域にキャパシタと同一な構成の構造物及び第１導電膜の上部表面が露出されるように第２導電膜及びキャパシタ誘電体膜をエッチングして第１導電膜パターンを形成する段階と、半導体基板全面に第２絶縁層を形成する段階と、周辺回路領域の第１導電膜パターンの上部表面が露出される時まで第２絶縁層を部分的にエッチングして第２コンタクトホールを形成する段階と、第２コンタクトホールを通じて第１導電膜パターンと電気的に接続される第１配線を形成し、同時に隣接した第１導電膜パターンが電気的に接続されるようにする第２配線を形成する段階と、第１配線、第２配線、そして第２絶縁層上に第３絶縁層を形成する段階と、セルアレイ領域の第２導電膜の上部表面が露出される時まで第３絶縁層及び第２絶縁層をエッチングして第３コンタクトホールを形成し、同時に周辺回路領域の第１配線の上部表面及び構造物の第２導電膜の上部表面が各々露出される時まで第３絶縁層及び第２絶縁層をエッチングして各々第４コンタクトホール及び第５コンタクトホールを形成する段階と、第３コンタクトホールを通じてキャパシタの第２導電膜と電気的に接続されるキャパシタの上部電極コンタクトを形成し、同時に第４コンタクトホールを通じて第１配線と電気的に接続される第３配線、第４コンタクトホール及び第５コンタクトホールを通じて第１配線と構造物の第２導電膜が電気的に接続されるようにする第４配線、隣接した第５コンタクトホールを通じて隣接した構造物の第２導電膜が相互電気的に接続されるようにする第５配線を形成する段階とを含む。
【００１０】
前述した目的を達成するための本発明によると、半導体装置の配線形成方法は、半導体基板上にキャパシタの下部電極膜、キャパシタ誘電膜、そしてキャパシタの上部電極膜を順次に蒸着する段階と、キャパシタの上部電極膜、キャパシタの誘電体膜、そしてキャパシタの下部電極膜を順次にエッチングしてキャパシタを形成し、同時に上部電極膜パターン及びキャパシタの上部電極膜及びキャパシタの誘電膜が除去された下部電極膜パターンを形成する段階と、下部電極膜パターンと電気的に接続される第１配線を形成し、同時に隣接した下部電極膜パターンを連結する第２配線を形成する段階と、キャパシタの上部電極と電気的に接続されるキャパシタの上部電極コンタクトを形成し、同時に第１配線と上部電極膜パターンを連結する第３配線、第１配線と電気的に接続される第４配線、そして隣接した上部電極膜パターンを連結する第５配線を形成する段階とを含む。
【００１１】
この方法の望ましい実施形態において、キャパシタの下部電極膜の蒸着前に、キャパシタの下部電極と半導体基板が電気的に接続されるようにし、第１導電膜パターンと半導体基板が電気的に接続されるようにするコンタクトプラグを各々形成する段階を付加的に含められる。
【００１２】
図４を参照すると、本発明の実施形態による新たな半導体装置の形成方法は、セルアレイ領域のキャパシタの上部電極膜、キャパシタ誘電体膜、そしてキャパシタの下部電極膜が順次にエッチングされてキャパシタが形成される。この際、周辺回路領域にキャパシタと同一な構成の構造物が形成されるが、その下部電極膜が半導体基板と電気的に接続されないのでキャパシタで動作されない。又、周辺回路領域には上部電極膜及びキャパシタ誘電体膜が除去された下部電極膜パターンが形成される。周辺回路領域の下部電極膜パタ−ン及び構造物の上部電極膜が後続工程で配線として使用される。このように、キャパシタの電極物質が同時に配線物質として使用されるようにすることにより、多重レベルの配線形成工程を単純化させられ、金属コンタクトの縦横比を減少させられ、金属配線のステップカバレージを向上させ得る。従って、素子の信頼性を向上させ得る。
【００１３】
【発明の実施の形態】
以下、図１乃至図４を参照して、本発明の実施形態を詳細に説明する。
図１乃至図４は、本発明の実施形態による半導体装置の配線形成方法の工程を順次に示す流れ図である。
図１を参照すると、本発明の実施形態による半導体装置の配線形成方法は先ず、セルアレイ領域（ｃｅｌｌ ａｒｒａｙ ｒｅｇｉｏｎ）と周辺回路領域（ｐｅｒｉｐｈｅｒａｌ ｃｉｒｃｕｉｔ ｒｅｇｉｏｎ）とを有する半導体基板１０上に例えば、酸化物で第１絶縁層１２が蒸着される。第１絶縁層１２の形成前にＭＯＳトランジスタ（ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）の形成工程が遂行される。
【００１４】
ＭＯＳトランジスタの接合領域の一部が露出される時まで第１絶縁層１２が部分的にエッチングされてコンタクトホールが形成された後、コンタクトホールが導電物質で充填されてコンタクトプラグ１４ａ−１４ｅが形成される。コンタクトプラグ１４ａ−１４ｅを形成するための導電物質は例えば、ポリシリコン、Ｗ，そしてＣｕのうち、いずれか一つであり、ＣＶＤ方法で蒸着される。
【００１５】
このようなコンタクトプラグ１４ａ−１４ｅはセルアレイ領域だけでなく、周辺回路領域にも形成されて後続工程で形成される金属配線（ｍｅｔａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）と連結される。
【００１６】
コンタクトプラグ１４ａ−１４ｅ及び第１絶縁層１２上にキャパシタの下部電極膜（第１導電膜）１６、キャパシタ誘電体膜１７、そしてキャパシタの上部電極膜（第２導電膜）１８が順次に蒸着される。下部電極膜１６及び上部電極膜１８は全て強誘電体のキャパシタ電極物質で形成できて例えば、耐酸化性金属、導電性酸化物、そしてこれら各材料からなる膜の多層膜のうちのいずれか一つで形成される。耐酸化性金属物質は例えば、Ｐｔ，Ｉｒ，Ｒｕ，Ａｕ，そしてＰｄのうちのいずれか一つであり、導電性酸化物はＩｒＯ2及びＲｕＯ2のうち、いずれか一つである。キャパシタ誘電膜１７は高誘電物質で形成されて例えば、ＰＺＴ（Lead Zirconate Titanate），ＰＬＺＴ（Lead Lanthanum Zirconate Titanate），ＳＢＴ（Strontium Bismuth Titanate），そしてＢＳＴ（Barium Strontium Titanate）のうちのいずれか一つで形成される。
【００１７】
図２において、セルアレイ領域の上部電極膜１８、キャパシタ誘電膜１７、そして下部電極膜１６が数回のフォト（ｐｈｏｔｏ）工程により順次にエッチングされてキャパシタ２０が形成される。キャパシタ２０はキャパシタの下部電極１６ａ、キャパシタ誘電膜１７ａ、そしてキャパシタの上部電極１８ａを含む。
【００１８】
一方、周辺回路領域にもキャパシタの構造物２１−２３が形成されるが、これらはコンタクトプラグ等を通じて半導体基板１０と電気的に接続されないのでキャパシタは動作しない。ただ、キャパシタ構造物２１−２３を有する上部電極膜パターン１８ｂ−１８ｄが後続工程で配線として使用される。
【００１９】
そして、周辺回路領域には下部電極膜１６の上部表面が露出されるように上部電極膜１８及びキャパシタ誘電膜１７がエッチングされてその結果、下部電極膜パターン１６ｂ−１６ｅ，１６ｇが形成される。
【００２０】
図３を参照すると、半導体基板１０の全面に第２絶縁層３０が蒸着される。第２絶縁層３０が部分的にエッチングされて周辺回路領域の下部電極膜パターン１６ｂ−１６ｅ，１６ｇの一部が露出されるようにビア（ｖｉａ）が形成される。ビアを通じて下部電極膜パターン１６ｂ−１６ｅ，１６ｇと各々電気的に接続される下部配線３２ａ（第１配線）、３２ｂ（第２配線）、３２ｃ（第１配線）、３２ｄ（第１配線）が形成される。下部配線３２ａ−３２ｄは金属で形成される。
【００２１】
最後に、図４において、下部配線３２ａ−３２ｄ及び第２絶縁層３０上に第３絶縁層３４が蒸着される。セルアレイ領域の第３絶縁層３４及び第２絶縁層３０が部分的にエッチングされてキャパシタの上部電極１８ａの一部が露出されるようにコンタクトホ−ルが形成される。このコンタクトホールを通じてキャパシタの上部電極１８ａと電気的に接続されるキャパシタの上部電極コンタクト３６ａが形成される。
【００２２】
一方、周辺回路領域の第３絶縁層３４及び第２絶縁層３０が部分的にエッチングされて下部配線３２ａ−３２ｄ及び上部電極膜パターン１８ｂ−１８ｄの一部が露出されるようにビアが形成される。このビアを通じて下部配線３２ａ−３２ｄ及び上部電極膜パターン１８ｂ−１８ｄと電気的に接続される上部配線３６ｂ（第３配線）、３６ｃ（第４配線）、３６ｄ（第５配線）が形成される。上部配線３６ｂ−３６ｄも下部配線３２ａ−３２ｄと同一に可能な全ての金属物質で形成される。
【００２３】
周辺回路領域の配線接続構造を具体的に調べると次の通りである。
【００２４】
まず、下部電極膜パターン１６ｂと下部配線３２ａが電気的に接続されている。この際、コンタクトプラグ１４ｂを通じて半導体基板１０と電気的に接続できる。
【００２５】
また、下部電極膜パターン１６ｃ，１６ｄが下部配線３２ｂを通じて電気的に接続されている。この際、下部電極膜パターン１６ｃ，１６ｄのうち、いずれか一つがコンタクトプラグ１４ｃを通じて半導体基板１０と電気的に接続できる。
【００２６】
また、下部電極膜パターン１６ｅとキャパシタ構造物２１との上部電極膜パターン１８ｂが電気的に接続されている。即ち、下部電極膜パターン１６ｅは下部配線３２ｃと電気的に接続され、この下部配線３２ｃは上部配線３６ｂを通じて上部電極膜パターン１８ｂと電気的に接続される。この際、下部電極膜パターン１６ｅはコンタクトプラグ１４ｄを通じて半導体基板１０と電気的に接続できる。
【００２７】
また、下部電極膜パターン１６ｇがコンタクトプラグ１４ｅを通じて半導体基板１０と電気的に接続され、又下部配線３２ｄを通じて上部配線３６ｃと電気的に接続されている。
【００２８】
また、隣接したキャパシタ構造物２２とキャパシタ構造物２３が上部配線３６ｄを通じて相互連結されている。しかし、このキャパシタ構造物２２，２３は半導体基板１０と電気的に接続されていないのでキャパシタで動作されない。即ち、隣接した上部電極膜パタ−ン１８ｃと上部電極膜パターン１８ｄが上部配線３６ｄを通じて電気的に接続されている。
【００２９】
前述したような配線形成方法により半導体装置の配線が形成されることにより、下部配線３２ａ−３２ｄ乃至上部配線３６ｂ−３６ｄが形成される時そのビアの縦横比が減少され、金属配線のステップカバレージが向上される。
【００３０】
前述したような半導体装置の配線形成方法はメモリ素子に限らずに、キャパシタを含む全ての素子の少なくとも二層以上の多重レベルの配線形成時にも適用できる。
【００３１】
【発明の効果】
本発明は、キャパシタの電極物質が同時に配線物質として使用されるようにすることにより、多重レベルの配線形成工程を単純化させ得る効果がある。
本発明の他の目的は多重レベルの配線を形成することにより、金属コンタクトの縦横比を減少させられ、金属配線のステップカバレ−ジを向上させられ、従って素子の信頼性を向上させ得る効果がある。
【図面の簡単な説明】
【図１】 本発明の実施形態による半導体装置の配線形成方法の第一の工程を示す図である。
【図２】 図１の次の工程を示す図である。
【図３】 図２の次の工程を示す図である。
【図４】 図３の次の工程を示す図である。
【符号の説明】
１０ 半導体基板
１２ 第１絶縁層
１４ａ−１４ｅ コンタクトプラグ
１６ 下部電極膜
１６ａ キャパシタの下部電極
１６ｂ−１６ｅ，１６ｇ 下部電極膜パターン
１７，１７ａ−１７ｄ キャパシタ誘電膜
１８ 上部電極膜
１８ａ キャパシタの上部電極
１８ｂ−１８ｄ 上部電極膜パターン
２０ キャパシタ
２１−２３ キャパシタ構造物
３０ 第２絶縁層
３２ａ−３２ｄ 下部配線
３４ 第３絶縁層
３６ａ キャパシタの上部電極コンタクト
３６ｂ−３６ｄ 上部配線
Claims (12)
- 半導体基板上に形成された第１絶縁層を貫いて半導体基板と電気的に接続されるコンタクトプラグを形成する段階と、
前記第１絶縁層及びコンタクトプラグ上に第１導電膜、キャパシタ誘電体膜、そして第２導電膜を順次に形成する段階と、
前記第２導電膜、キャパシタ誘電体膜、そして第１導電膜を順次にエッチングしてキャパシタ構造物及び第１導電膜パターンを形成して、前記第１導電膜パターン上の前記第２導電膜及び前記誘電体膜はエッチングされて前記第１導電膜パターンの上部表面が露出される段階と、
前記キャパシタ構造物の中少なくとも一つは前記コンタクトプラグと電気的に接続されたキャパシタとなり、前記キャパシタ構造物、前記キャパシタ、及び第１導電膜パターンを含んで第１絶縁層上に第２絶縁層を形成する段階と、
前記第１導電膜パターンの一部が露出されるように前記第２絶縁層をエッチングして第１コンタクトホールを形成する段階と、前記第１コンタクトホールを通じて前記第１導電膜パターンと電気的に接続される第１配線を形成し、同時に隣接した第１導電膜パターンが電気的に接続されるようにする第２配線を形成する段階と、
前記第１配線、第２配線、そして第２絶縁層上に第３絶縁層を形成する段階と、
前記第１配線の一部が露出されるように第３絶縁層をエッチングして第２コンタクトホールを形成し、同時に前記キャパシタ構造物及びキャパシタの第２導電膜の一部が露出されるように第３絶縁層及び第２絶縁層を順次にエッチングして第３コンタクトホールを形成する段階と、
前記第３コンタクトホールを通じて第２導電膜と電気的に接続されるキャパシタの上部電極コンタクトを形成し、同時に前記第２コンタクトホールと第３コンタクトホールとを通じて第１配線とキャパシタ構造物の第２導電膜が電気的に接続される第３配線、前記第２コンタクトホールを通じて第１配線と電気的に接続される第４配線、そして第３コンタクトホールを通じて隣接したキャパシタ構造物の第２導電膜が相互電気的に接続される第５配線を各々形成する段階と、を含み、
前記キャパシタ構造物における第２導電膜が相互電気的接続部として使用可能であることを特徴とする半導体装置の配線形成方法。 - 前記第１導電膜及び第２導電膜は耐酸化性金属、導電性酸化物、そしてこれら各材料からなる膜の多層膜のうちのいずれかで形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
- 前記耐酸化性金属はＰｔ，Ｉｒ，Ｒｕ，Ａｕ，そしてＰｄのうちのいずれかであり、前記導電性酸化物はＩｒＯ2 及びＲｕＯ2 のうちのいずれかであることを特徴とする請求項２に記載の半導体装置の配線形成方法。
- 前記キャパシタと電気的に接続されるコンタクトプラグ形成時、同時に前記第１導電膜パターンと半導体基板が電気的に接続されるようにするためのコンタクトプラグを形成することを特徴とする請求項１に記載の半導体装置の配線形成方法。
- セルアレイ領域と周辺回路領域とを有する半導体基板上に第１絶縁層を形成する段階と、
前記半導体基板の一部が露出される時まで第１絶縁層を部分的にエッチングして第１コンタクトホールを形成する段階と、
前記第１コンタクトホールを通じて半導体基板と電気的に接続されるコンタクトプラグを形成する段階と、
前記第１絶縁層上に第１導電膜、キャパシタ誘電体膜、そして第２導電膜を順次に形成する段階と、
前記セルアレイ領域に第２導電膜、キャパシタ誘電体膜、そして第１導電膜を順次にエッチングして前記コンタクトプラグと電気的に接続されるキャパシタを形成し、その後に周辺回路領域にキャパシタと同一な構成の構造物及び前記第１導電膜の上部表面が露出されるように第２導電膜及びキャパシタ誘電膜をエッチングして第１導電膜パターンを形成する段階と、
前記半導体基板全面に第２絶縁層を形成する段階と、
前記周辺回路領域の第１導電膜パターンの上部表面が露出される時まで第２絶縁層を部分的にエッチングして第２コンタクトホールを形成する段階と、
前記第２コンタクトホールを通じて第１導電膜パターンと電気的に接続される第１配線を形成し、同時に隣接した第１導電膜パターンが電気的に接続されるようにする第２配線を形成する段階と、
前記第１配線、第２配線、そして第２絶縁層上に第３絶縁層を形成する段階と、
前記セルアレイ領域の第２導電膜の上部表面が露出される時まで第３絶縁層及び第２絶縁層をエッチングして第３コンタクトホールを形成し、同時に周辺回路領域の第１配線の上部表面及び前記構造物の第２導電膜の上部表面が各々露出される時まで第３絶縁層及び第２絶縁層をエッチングして各々第４コンタクトホール及び第５コンタクトホールを形成する段階と、
前記第３コンタクトホールを通じてキャパシタの第２導電膜と電気的に接続されるキャパシタの上部電極コンタクトを形成し、同時に第４コンタクトホールを通じて第１配線と電気的に接続される第３配線、前記第４コンタクトホール及び第５コンタクトホールを通じて第１配線と前記構造物の第２導電膜が電気的に接続されるようにする第４配線、隣接した第５コンタクトホールを通じて隣接した構造物の第２導電膜が相互電気的に接続されるようにする第５配線を形成する段階とを含み、
前記構造物における第２導電膜が相互電気的接続部として使用可能であることを特徴とする半導体メモリ装置の配線形成方法。 - 前記第１導電膜及び第２導電膜は耐酸化性金属、導電性酸化物、そしてこれら各材料からなる膜の多層膜のうちのいずれか一つで形成されることを特徴とする請求項５に記載の半導体メモリ装置の配線形成方法。
- 前記耐酸化性金属はＰｔ，Ｉｒ，Ｒｕ，Ａｕ，そしてＰｄのうちのいずれかであり、前記導電性酸化物はＩｒＯ2 及びＲｕＯ2 のうちのいずれかであることを特徴とする請求項６に記載の半導体メモリ装置の配線形成方法。
- 前記キャパシタと電気的に接続されるコンタクトプラグ形成時、同時に前記第１導電膜パターンと半導体基板が電気的に接続されるようにするためのコンタクトプラグを形成することを特徴とする請求項６に記載の半導体メモリ装置の配線形成方法。
- 半導体基板上にキャパシタの下部電極膜、キャパシタ誘電体膜、そしてキャパシタの上部電極膜を順次に蒸着する段階と、
前記キャパシタの上部電極膜、キャパシタ誘電体膜、そしてキャパシタの下部電極膜を順次にエッチングしてキャパシタを形成し、その後に上部電極膜パターン及びキャパシタの上部電極膜及びキャパシタ誘電膜が除去された下部電極膜パターンを形成する段階と、
前記下部電極膜パターンと電気的に接続される第１配線を形成し、同時に隣接した下部電極膜パターンを連結する第２配線を形成する段階と、
前記キャパシタの上部電極と電気的に接続されるキャパシタの上部電極コンタクトを形成し、同時に前記第１配線と上部電極膜パターンとを連結する第３配線、第１配線と電気的に接続される第４配線、そして隣接した上部電極膜パターンを連結する第５配線を形成する段階とを含み、
前記上部電極膜が相互電気的接続部として使用可能であることを特徴とする半導体装置の配線形成方法。 - 前記第１導電膜及び第２導電膜は耐酸化性金属物質、導電性酸化物質、そしてこれらの複合膜のうちのいずれかで形成されることを特徴とする請求項９に記載の半導体装置の配線形成方法。
- 前記耐酸化性金属はＰｔ，Ｉｒ，Ｒｕ，Ａｕ，そしてＰｄのうちのいずれかであり、前記導電性酸化物はＩｒＯ2 及びＲｕＯ2 のうちのいずれかであることを特徴とする請求項１０に記載の半導体装置の配線形成方法。
- 前記キャパシタの下部電極膜の蒸着前に、前記キャパシタの下部電極と半導体基板が電気的に接続されるようにし、前記第１導電膜パターンと半導体基板が電気的に接続されるようにするコンタクトプラグを各々形成する段階を付加的に含むことを特徴とする請求項９に記載の半導体装置の配線形成方法。
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