JP2003188264A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Abstract
(57)【要約】
【課題】容量値が制御性良く与えられ、リードタイムの
短い容量素子を有する半導体装置及びその製造方法を提
供する。 【解決手段】半導体基板１１上においてメタル多層配線
技術を適用した図示しない集積回路が構成されている。
直下のメタル配線層（図示せず）の層間絶縁膜１２１上
において、所定の配線層メタル１３上の所定領域にキャ
パシタ絶縁膜１４及びその上のメタルパターン１５とで
構成される容量素子Ｃ１を有する。さらに、次の層間絶
縁膜１２２を介し、上層の配線層メタル１６により、容
量素子Ｃ１としての引き出し電極Ｔ13、Ｔ15がそれぞ
れ、例えばＷプラグによる各ビアＶＩＡを介して導出さ
れ構成されている。
短い容量素子を有する半導体装置及びその製造方法を提
供する。 【解決手段】半導体基板１１上においてメタル多層配線
技術を適用した図示しない集積回路が構成されている。
直下のメタル配線層（図示せず）の層間絶縁膜１２１上
において、所定の配線層メタル１３上の所定領域にキャ
パシタ絶縁膜１４及びその上のメタルパターン１５とで
構成される容量素子Ｃ１を有する。さらに、次の層間絶
縁膜１２２を介し、上層の配線層メタル１６により、容
量素子Ｃ１としての引き出し電極Ｔ13、Ｔ15がそれぞ
れ、例えばＷプラグによる各ビアＶＩＡを介して導出さ
れ構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路を構成す
る多層配線内において、特に容量素子が薄膜の形で設け
られる半導体装置及びその製造方法に関する。
る多層配線内において、特に容量素子が薄膜の形で設け
られる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型軽量化、動作の高
速化、高周波化に伴い、電子機器に搭載される半導体集
積回路素子の高集積化が要求され、電気配線、抵抗素
子、容量素子のような受動部分についても微細化かつ高
性能化が進められている。
速化、高周波化に伴い、電子機器に搭載される半導体集
積回路素子の高集積化が要求され、電気配線、抵抗素
子、容量素子のような受動部分についても微細化かつ高
性能化が進められている。
【０００３】図７（ａ），（ｂ）は、それぞれ半導体集
積回路に設けられる従来の容量素子の構成を示す断面図
である。図７（ａ）を参照すると、容量素子Ｃ５ａにお
いて、半導体基板５０上の所定高濃度領域５１にキャパ
シタ絶縁膜５２（例えば酸化膜）を介して多結晶シリコ
ン層５３が形成されている。多結晶シリコン層５３は素
子分離絶縁膜５４上に延在し、一方のキャパシタ電極の
導出配線が設けられる。また、所定高濃度領域５１のさ
らなる高濃度部５５を介して他方のキャパシタ電極の導
出配線が設けられる。
積回路に設けられる従来の容量素子の構成を示す断面図
である。図７（ａ）を参照すると、容量素子Ｃ５ａにお
いて、半導体基板５０上の所定高濃度領域５１にキャパ
シタ絶縁膜５２（例えば酸化膜）を介して多結晶シリコ
ン層５３が形成されている。多結晶シリコン層５３は素
子分離絶縁膜５４上に延在し、一方のキャパシタ電極の
導出配線が設けられる。また、所定高濃度領域５１のさ
らなる高濃度部５５を介して他方のキャパシタ電極の導
出配線が設けられる。
【０００４】図７（ｂ）を参照すると、容量素子Ｃ５ｂ
において、半導体基板５０の素子分離絶縁膜５４上に第
１の多結晶シリコン層５３１が形成されている。この多
結晶シリコン層５３１上に例えば酸化膜／窒化膜／酸化
膜の積層からなるキャパシタ絶縁膜５６を介して第２の
多結晶シリコン層５３２が形成されている。第１、第２
の多結晶シリコン層５３１，５３２は各キャパシタ電極
となる。
において、半導体基板５０の素子分離絶縁膜５４上に第
１の多結晶シリコン層５３１が形成されている。この多
結晶シリコン層５３１上に例えば酸化膜／窒化膜／酸化
膜の積層からなるキャパシタ絶縁膜５６を介して第２の
多結晶シリコン層５３２が形成されている。第１、第２
の多結晶シリコン層５３１，５３２は各キャパシタ電極
となる。
【０００５】図７（ａ）の構成によれば、寄生容量の影
響が大きく、温度及び電圧依存性、すなわち感度が高
い。さらに、最下層にあるため上層配線の影響も受けや
すい。従って、精度を高めることができない。微細化に
よってｆＦ単位の精度が要求される容量素子の形成には
不向きである。
響が大きく、温度及び電圧依存性、すなわち感度が高
い。さらに、最下層にあるため上層配線の影響も受けや
すい。従って、精度を高めることができない。微細化に
よってｆＦ単位の精度が要求される容量素子の形成には
不向きである。
【０００６】また、図７（ｂ）の構成によれば、容量素
子を構成するために多結晶シリコン層を２層にする必要
があり、工数の増加という製造上の不利点がある。もち
ろん温度及び電圧依存性が少なからずあり、上層配線の
影響も受けやすい。
子を構成するために多結晶シリコン層を２層にする必要
があり、工数の増加という製造上の不利点がある。もち
ろん温度及び電圧依存性が少なからずあり、上層配線の
影響も受けやすい。
【０００７】
【発明が解決しようとする課題】上記のような容量素子
の構成では信号等を扱う上層配線の影響を受けやすく、
容量値を制御性良く与えることが困難である。また、多
層配線構造における下層側の製造工程に属するため、温
度干渉等で設計とのずれは多少やむを得ない状況にあ
る。
の構成では信号等を扱う上層配線の影響を受けやすく、
容量値を制御性良く与えることが困難である。また、多
層配線構造における下層側の製造工程に属するため、温
度干渉等で設計とのずれは多少やむを得ない状況にあ
る。
【０００８】また、設計誤差を補正したい場合、上述の
ように容量の製造工程が全体の前半に位置するため、リ
ードタイム（設計変更検討、対策に要する時間）が長
く、調整が困難である。
ように容量の製造工程が全体の前半に位置するため、リ
ードタイム（設計変更検討、対策に要する時間）が長
く、調整が困難である。
【０００９】本発明は上記のような事情を考慮してなさ
れたものであり、容量値が制御性良く与えられ、リード
タイムの短い容量素子を有する半導体装置及びその製造
方法を提供しようとするものである。
れたものであり、容量値が制御性良く与えられ、リード
タイムの短い容量素子を有する半導体装置及びその製造
方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】本発明の［請求項１］に
係る半導体装置は、メタル多層配線技術を適用した集積
回路に関し、層間絶縁膜上における所定の配線層メタル
上の所定領域に形成されたキャパシタ絶縁膜及びその上
の前記所定の配線層メタル以降に設けられたメタルパタ
ーンとで構成される容量素子を有することを特徴とす
る。
係る半導体装置は、メタル多層配線技術を適用した集積
回路に関し、層間絶縁膜上における所定の配線層メタル
上の所定領域に形成されたキャパシタ絶縁膜及びその上
の前記所定の配線層メタル以降に設けられたメタルパタ
ーンとで構成される容量素子を有することを特徴とす
る。
【００１１】本発明の［請求項３］に係る半導体装置
は、メタル多層配線技術を適用した集積回路に関し、層
間絶縁膜上における所定のメタルパターンとこのメタル
パターン上の所定領域に形成されたキャパシタ絶縁膜及
びその上の配線層メタルとで構成される容量素子を有す
ることを特徴とする。
は、メタル多層配線技術を適用した集積回路に関し、層
間絶縁膜上における所定のメタルパターンとこのメタル
パターン上の所定領域に形成されたキャパシタ絶縁膜及
びその上の配線層メタルとで構成される容量素子を有す
ることを特徴とする。
【００１２】上記本発明の［請求項１］、［請求項３］
に係る半導体装置によれば、両電極ともメタルを利用し
た容量素子が構成される。寄生容量が小さく、また温度
及び電圧依存性の小さい容量素子が実現される。上層配
線側に近くするような構成が可能なので、上層配線の影
響を受け難い構成、容量補正のリードタイムの短い構成
が期待できる。
に係る半導体装置によれば、両電極ともメタルを利用し
た容量素子が構成される。寄生容量が小さく、また温度
及び電圧依存性の小さい容量素子が実現される。上層配
線側に近くするような構成が可能なので、上層配線の影
響を受け難い構成、容量補正のリードタイムの短い構成
が期待できる。
【００１３】キャパシタ電極のどちらか一方は配線層メ
タルを利用し、もう一方はキャパシタ電極用のメタルパ
ターンとして設けられる。キャパシタ電極用のメタルパ
ターンとしての構成は、配線層としてのメタルより膜厚
を小さく形成してもよい。これは配線層のように長距離
引き回すことなく配線抵抗をそれほど厳しく制御する必
要がないからである。また、薄い方が段差を小さくする
ことができ、平坦化し易い。このようなことから、［請
求項１］に係る［請求項２］として、前記所定の配線層
メタルに比べて前記キャパシタ絶縁膜上のメタルパター
ンの膜厚が小さいことを特徴とする。また、［請求項
３］に係る［請求項４］として、前記所定のメタルパタ
ーンに比べてキャパシタ絶縁膜上の配線層メタルの膜厚
が大きいことを特徴とする。
タルを利用し、もう一方はキャパシタ電極用のメタルパ
ターンとして設けられる。キャパシタ電極用のメタルパ
ターンとしての構成は、配線層としてのメタルより膜厚
を小さく形成してもよい。これは配線層のように長距離
引き回すことなく配線抵抗をそれほど厳しく制御する必
要がないからである。また、薄い方が段差を小さくする
ことができ、平坦化し易い。このようなことから、［請
求項１］に係る［請求項２］として、前記所定の配線層
メタルに比べて前記キャパシタ絶縁膜上のメタルパター
ンの膜厚が小さいことを特徴とする。また、［請求項
３］に係る［請求項４］として、前記所定のメタルパタ
ーンに比べてキャパシタ絶縁膜上の配線層メタルの膜厚
が大きいことを特徴とする。
【００１４】なお、前記容量素子としての引き出し電極
がそれぞれビアを介して上層の同じ配線層メタルに繋が
り構成されている。また、前記キャパシタ絶縁膜は、酸
化膜系、窒化膜系、から選ばれる単層または積層である
ことを特徴とする。
がそれぞれビアを介して上層の同じ配線層メタルに繋が
り構成されている。また、前記キャパシタ絶縁膜は、酸
化膜系、窒化膜系、から選ばれる単層または積層である
ことを特徴とする。
【００１５】本発明の［請求項７］に係る半導体装置の
製造方法は、メタル多層配線技術を適用した集積回路に
関し、層間絶縁膜上の所定の配線層ｎ（ｎは任意の自然
数）層メタルにより他の配線と共に第１のキャパシタ電
極をパターニングする工程と、前記第１のキャパシタ電
極上にキャパシタ絶縁膜を被覆する工程と、前記キャパ
シタ絶縁膜上に第２のキャパシタ電極用メタルを形成す
る工程と、前記第２のキャパシタ電極用メタル及びキャ
パシタ絶縁膜を前記第１のキャパシタ電極上に所定パタ
ーンとして残しそれ以外は除去する工程と、を具備した
ことを特徴とする。
製造方法は、メタル多層配線技術を適用した集積回路に
関し、層間絶縁膜上の所定の配線層ｎ（ｎは任意の自然
数）層メタルにより他の配線と共に第１のキャパシタ電
極をパターニングする工程と、前記第１のキャパシタ電
極上にキャパシタ絶縁膜を被覆する工程と、前記キャパ
シタ絶縁膜上に第２のキャパシタ電極用メタルを形成す
る工程と、前記第２のキャパシタ電極用メタル及びキャ
パシタ絶縁膜を前記第１のキャパシタ電極上に所定パタ
ーンとして残しそれ以外は除去する工程と、を具備した
ことを特徴とする。
【００１６】本発明の［請求項１０］に係る半導体装置
の製造方法は、メタル多層配線技術を適用した集積回路
に関し、層間絶縁膜上に第１のキャパシタ電極用メタル
を形成する工程と、前記第１のキャパシタ電極用メタル
上に少なくともキャパシタ絶縁膜を被覆する工程と、前
記キャパシタ絶縁膜上に所定の配線層ｎ（ｎは任意の自
然数）層メタルにより他の配線と共に第２のキャパシタ
電極をパターニングする工程と、を具備したことを特徴
とする。
の製造方法は、メタル多層配線技術を適用した集積回路
に関し、層間絶縁膜上に第１のキャパシタ電極用メタル
を形成する工程と、前記第１のキャパシタ電極用メタル
上に少なくともキャパシタ絶縁膜を被覆する工程と、前
記キャパシタ絶縁膜上に所定の配線層ｎ（ｎは任意の自
然数）層メタルにより他の配線と共に第２のキャパシタ
電極をパターニングする工程と、を具備したことを特徴
とする。
【００１７】上記本発明の［請求項７］、［請求項１
０］に係る半導体装置によれば、両電極ともメタルを利
用した容量素子が実現できる。これにより、寄生容量が
小さく、また温度及び電圧依存性の小さい容量素子の製
造が達成される。ｎ層を上層配線側に近くするような設
計にすれば、より上層配線の影響を受け難い構成、容量
補正のリードタイムの短い構成が期待できる。
０］に係る半導体装置によれば、両電極ともメタルを利
用した容量素子が実現できる。これにより、寄生容量が
小さく、また温度及び電圧依存性の小さい容量素子の製
造が達成される。ｎ層を上層配線側に近くするような設
計にすれば、より上層配線の影響を受け難い構成、容量
補正のリードタイムの短い構成が期待できる。
【００１８】［請求項７］に係る［請求項８］として、
前記第２のキャパシタ電極用メタル上を覆うよう全体に
次の層間絶縁膜を形成する工程と、容量素子としての前
記第１キャパシタ電極からの引き出し電極及び前記第２
のキャパシタ電極用メタルからの引き出し電極をそれぞ
れビアを介して前記層間絶縁膜上の配線層ｎ＋１層メタ
ルでパターニング形成する工程と、を具備したことを特
徴とする。
前記第２のキャパシタ電極用メタル上を覆うよう全体に
次の層間絶縁膜を形成する工程と、容量素子としての前
記第１キャパシタ電極からの引き出し電極及び前記第２
のキャパシタ電極用メタルからの引き出し電極をそれぞ
れビアを介して前記層間絶縁膜上の配線層ｎ＋１層メタ
ルでパターニング形成する工程と、を具備したことを特
徴とする。
【００１９】［請求項７］または［請求項８］に係る
［請求項９］として、前記配線層の任意層メタルや前記
キャパシタ電極用メタルはハードマスクを介してパター
ニングされており、少なくとも前記キャパシタ絶縁膜ま
たは前記ビアの形成時に前記ハードマスクは部分的に除
去されることを特徴とする。
［請求項９］として、前記配線層の任意層メタルや前記
キャパシタ電極用メタルはハードマスクを介してパター
ニングされており、少なくとも前記キャパシタ絶縁膜ま
たは前記ビアの形成時に前記ハードマスクは部分的に除
去されることを特徴とする。
【００２０】［請求項１０］に係る［請求項１１］とし
て、前記配線層ｎ層メタル上を覆うよう全体に次の層間
絶縁膜を形成する工程と、容量素子としての前記第１キ
ャパシタ電極用メタルからの引き出し電極及び前記第２
のキャパシタ電極からの引き出し電極をそれぞれビアを
介して前記層間絶縁膜上の配線層ｎ＋１層メタルでパタ
ーニング形成する工程と、を具備したことを特徴とす
る。
て、前記配線層ｎ層メタル上を覆うよう全体に次の層間
絶縁膜を形成する工程と、容量素子としての前記第１キ
ャパシタ電極用メタルからの引き出し電極及び前記第２
のキャパシタ電極からの引き出し電極をそれぞれビアを
介して前記層間絶縁膜上の配線層ｎ＋１層メタルでパタ
ーニング形成する工程と、を具備したことを特徴とす
る。
【００２１】上記［請求項８］及び［請求項１１］に示
すような方法によれば、引き出し電極の設定により、接
続の取り扱い、制御性に反映させることができる。ま
た、上記［請求項９］及び［請求項１２］に示すような
方法では、配線の微細化と共にメタル加工ではハードマ
スク（酸化膜）が多用され、加工精度を向上させる現状
を背景としている。メタルを利用した容量素子の実現に
はこのハードマスクは少なくとも部分的に除去する必要
がある。
すような方法によれば、引き出し電極の設定により、接
続の取り扱い、制御性に反映させることができる。ま
た、上記［請求項９］及び［請求項１２］に示すような
方法では、配線の微細化と共にメタル加工ではハードマ
スク（酸化膜）が多用され、加工精度を向上させる現状
を背景としている。メタルを利用した容量素子の実現に
はこのハードマスクは少なくとも部分的に除去する必要
がある。
【００２２】さらに［請求項６］〜［請求項１２］いず
れか一つに記載の半導体装置の製造方法において、好ま
しくは、前記層間絶縁膜それぞれは化学的機械的研磨に
よる平坦化処理がなされることを特徴とする。これによ
り、加工精度、制御性の向上に寄与する。
れか一つに記載の半導体装置の製造方法において、好ま
しくは、前記層間絶縁膜それぞれは化学的機械的研磨に
よる平坦化処理がなされることを特徴とする。これによ
り、加工精度、制御性の向上に寄与する。
【００２３】
【発明の実施の形態】図１は、本発明の第１実施形態に
係る半導体装置に含まれる容量素子の要部構成を示す断
面図である。半導体基板１１上においてメタル多層配線
技術を適用した図示しない集積回路が構成されている。
直下のメタル配線層（図示せず）の層間絶縁膜１２１上
において、所定の配線層メタル１３上の所定領域にキャ
パシタ絶縁膜１４及びその上のメタルパターン１５とで
構成される容量素子Ｃ１を有する。
係る半導体装置に含まれる容量素子の要部構成を示す断
面図である。半導体基板１１上においてメタル多層配線
技術を適用した図示しない集積回路が構成されている。
直下のメタル配線層（図示せず）の層間絶縁膜１２１上
において、所定の配線層メタル１３上の所定領域にキャ
パシタ絶縁膜１４及びその上のメタルパターン１５とで
構成される容量素子Ｃ１を有する。
【００２４】さらに、次の層間絶縁膜１２２を介し、上
層の配線層メタル１６により、容量素子Ｃ１としての引
き出し電極Ｔ13、Ｔ15がそれぞれ、例えばＷプラグによ
る各ビアＶＩＡを介して導出され構成されている。さら
に積層される絶縁膜や配線層などはここでは省略する。
層の配線層メタル１６により、容量素子Ｃ１としての引
き出し電極Ｔ13、Ｔ15がそれぞれ、例えばＷプラグによ
る各ビアＶＩＡを介して導出され構成されている。さら
に積層される絶縁膜や配線層などはここでは省略する。
【００２５】上記構成では、集積回路を構成する他の配
線層も形成する配線層メタル１３の部分が容量素子Ｃ１
における一方のキャパシタ電極Ａを構成し、メタルパタ
ーン１５が容量素子Ｃ１における他方のキャパシタ電極
Ｂとなる。メタルパターン１５は、配線層メタル１３以
降に設けられたキャパシタ電極用のメタル層である。配
線層メタル１３に比べてメタルパターン１５の膜厚は小
さい。メタルパターン１５は配線層メタル１３のように
長距離引き回すことはなく、配線抵抗をそれほど厳しく
制御する必要がないからである。また、薄い方が段差を
小さくすることができ、平坦化し易い。
線層も形成する配線層メタル１３の部分が容量素子Ｃ１
における一方のキャパシタ電極Ａを構成し、メタルパタ
ーン１５が容量素子Ｃ１における他方のキャパシタ電極
Ｂとなる。メタルパターン１５は、配線層メタル１３以
降に設けられたキャパシタ電極用のメタル層である。配
線層メタル１３に比べてメタルパターン１５の膜厚は小
さい。メタルパターン１５は配線層メタル１３のように
長距離引き回すことはなく、配線抵抗をそれほど厳しく
制御する必要がないからである。また、薄い方が段差を
小さくすることができ、平坦化し易い。
【００２６】また、上記キャパシタ絶縁膜１４は、シリ
コン酸化膜、シリコン窒化膜、酸化膜と窒化膜の積層な
ど、酸化膜系、窒化膜系から選ばれる誘電物質の単層ま
たは積層で構成される。
コン酸化膜、シリコン窒化膜、酸化膜と窒化膜の積層な
ど、酸化膜系、窒化膜系から選ばれる誘電物質の単層ま
たは積層で構成される。
【００２７】上記第１実施形態の構成によれば、両電極
ともメタル（１３，１５）を利用した容量素子Ｃ１が構
成される。これにより、寄生容量が小さく、また温度及
び電圧依存性の小さい容量素子が実現される。配線層メ
タル１３を上層配線側に近くするような構成が可能なの
で、上層配線の影響を受け難い構成、容量補正のリード
タイムの短い構成が期待できる。
ともメタル（１３，１５）を利用した容量素子Ｃ１が構
成される。これにより、寄生容量が小さく、また温度及
び電圧依存性の小さい容量素子が実現される。配線層メ
タル１３を上層配線側に近くするような構成が可能なの
で、上層配線の影響を受け難い構成、容量補正のリード
タイムの短い構成が期待できる。
【００２８】また、同一層（１６）による引き出し電極
Ｔ13、Ｔ15の設定により、接続の取り扱い、制御性に反
映させることができる。層間絶縁膜１２１，１２２それ
ぞれは化学的機械的研磨による平坦化処理層であり、素
子精度向上に寄与する。
Ｔ13、Ｔ15の設定により、接続の取り扱い、制御性に反
映させることができる。層間絶縁膜１２１，１２２それ
ぞれは化学的機械的研磨による平坦化処理層であり、素
子精度向上に寄与する。
【００２９】図２は、図１の第１実施形態構成を実現す
るための製造方法の要部を示す断面図である。図１と同
様の箇所には同一の符号を付して説明する。半導体基板
１１上のメタル多層配線技術を適用した集積回路（図示
せず）に関し、層間絶縁膜１２１上の所定の配線層ｎ
（ｎは任意の自然数）層メタル１３の形成により、他の
配線と共にフォトリソグラフィ技術を用いるなどして第
１のキャパシタ電極Ａをパターニングする。
るための製造方法の要部を示す断面図である。図１と同
様の箇所には同一の符号を付して説明する。半導体基板
１１上のメタル多層配線技術を適用した集積回路（図示
せず）に関し、層間絶縁膜１２１上の所定の配線層ｎ
（ｎは任意の自然数）層メタル１３の形成により、他の
配線と共にフォトリソグラフィ技術を用いるなどして第
１のキャパシタ電極Ａをパターニングする。
【００３０】次に、第１のキャパシタ電極Ａ上にキャパ
シタ絶縁膜１４を被覆する。キャパシタ絶縁膜１４は上
述したように所望の誘電物質をＣＶＤ法により形成す
る。さらに、このキャパシタ絶縁膜１４上に第２のキャ
パシタ電極用メタル（１５）を形成する。これにより、
破線を含む積層が構成される。
シタ絶縁膜１４を被覆する。キャパシタ絶縁膜１４は上
述したように所望の誘電物質をＣＶＤ法により形成す
る。さらに、このキャパシタ絶縁膜１４上に第２のキャ
パシタ電極用メタル（１５）を形成する。これにより、
破線を含む積層が構成される。
【００３１】次に、フォトリソグラフィ技術を用い、第
２のキャパシタ電極用メタル（１５）及びキャパシタ絶
縁膜１４を第１のキャパシタ電極Ａ上に所定パターンと
して残しそれ以外の破線部分は除去する。これにより、
キャパシタ絶縁膜１４と同一パターンを持つキャパシタ
電極Ｂが形成される。
２のキャパシタ電極用メタル（１５）及びキャパシタ絶
縁膜１４を第１のキャパシタ電極Ａ上に所定パターンと
して残しそれ以外の破線部分は除去する。これにより、
キャパシタ絶縁膜１４と同一パターンを持つキャパシタ
電極Ｂが形成される。
【００３２】さらに、次の層間絶縁膜１２２を形成し、
ＣＭＰ（化学的機械的研磨）法による平坦化工程を減
る。その後、フォトリソグラフィ技術によりビア開口
し、例えばＷプラグによる各ビアＶＩＡを形成する。次
に、配線層ｎ＋１層メタル１６の形成から、フォトリソ
グラフィ技術を用いるなどして他の配線と共に容量素子
Ｃ１としての引き出し電極Ｔ13、Ｔ15をそれぞれパター
ニングする。さらに積層される絶縁膜や配線層などはこ
こでは省略する。
ＣＭＰ（化学的機械的研磨）法による平坦化工程を減
る。その後、フォトリソグラフィ技術によりビア開口
し、例えばＷプラグによる各ビアＶＩＡを形成する。次
に、配線層ｎ＋１層メタル１６の形成から、フォトリソ
グラフィ技術を用いるなどして他の配線と共に容量素子
Ｃ１としての引き出し電極Ｔ13、Ｔ15をそれぞれパター
ニングする。さらに積層される絶縁膜や配線層などはこ
こでは省略する。
【００３３】上記第１実施形態の方法によれば、両電極
ともメタル（１３，１５）を利用した容量素子Ｃ１が実
現できる。これにより、寄生容量が小さく、また温度及
び電圧依存性の小さい容量素子の製造が達成される。ｎ
層を上層配線側に近くするような設計にすれば、より上
層配線の影響を受け難い構成、容量補正のリードタイム
の短い構成が期待できる。
ともメタル（１３，１５）を利用した容量素子Ｃ１が実
現できる。これにより、寄生容量が小さく、また温度及
び電圧依存性の小さい容量素子の製造が達成される。ｎ
層を上層配線側に近くするような設計にすれば、より上
層配線の影響を受け難い構成、容量補正のリードタイム
の短い構成が期待できる。
【００３４】図３は、上述の第１実施形態における応用
例の要部構成を示す断面図である。第１実施形態と同様
の箇所には同一の符号を付して説明する。前記図１の第
１実施形態に比べて、配線層メタル１３、メタルパター
ン１５及び引き出し電極Ｔ13、Ｔ15を含む配線層メタル
１６がハードマスク（酸化膜）ＨＭを介しての加工形成
となっていることが異なる。
例の要部構成を示す断面図である。第１実施形態と同様
の箇所には同一の符号を付して説明する。前記図１の第
１実施形態に比べて、配線層メタル１３、メタルパター
ン１５及び引き出し電極Ｔ13、Ｔ15を含む配線層メタル
１６がハードマスク（酸化膜）ＨＭを介しての加工形成
となっていることが異なる。
【００３５】配線の微細化と共にメタル加工ではハード
マスク（酸化膜）ＨＭが多用され、加工精度を向上させ
る傾向がある。メタルを利用した容量素子の実現にはこ
のハードマスクＨＭは少なくとも部分的に除去される
（領域Ｄ１）。すなわち、配線層メタル１３のパターニ
ング後、容量素子Ｃ１の形成領域を含むように領域Ｄ１
のハードマスクＨＭを選択的に除去する。その後、キャ
パシタ絶縁膜１４の形成、ハードマスクＨＭを伴うメタ
ルパターン１５のパターニングがなされる。
マスク（酸化膜）ＨＭが多用され、加工精度を向上させ
る傾向がある。メタルを利用した容量素子の実現にはこ
のハードマスクＨＭは少なくとも部分的に除去される
（領域Ｄ１）。すなわち、配線層メタル１３のパターニ
ング後、容量素子Ｃ１の形成領域を含むように領域Ｄ１
のハードマスクＨＭを選択的に除去する。その後、キャ
パシタ絶縁膜１４の形成、ハードマスクＨＭを伴うメタ
ルパターン１５のパターニングがなされる。
【００３６】次に、層間絶縁膜１２２の形成、Ｗプラグ
による各ビアＶＩＡの形成を経て、ハードマスクＨＭを
伴った上層の配線層メタル１６のパターニングにより、
容量素子Ｃ１としての引き出し電極Ｔ13、Ｔ15がそれぞ
れ構成される。
による各ビアＶＩＡの形成を経て、ハードマスクＨＭを
伴った上層の配線層メタル１６のパターニングにより、
容量素子Ｃ１としての引き出し電極Ｔ13、Ｔ15がそれぞ
れ構成される。
【００３７】上記第１実施形態の応用例においても両電
極ともメタル（１３，１５）を利用し、寄生容量が小さ
く、また温度及び電圧依存性の小さい容量素子Ｃ１が実
現できる。容量素子Ｃ１をより上層配線側に構成するこ
とにより、上層配線の影響を受け難い構成、容量補正の
リードタイムの短い構成が期待できる。
極ともメタル（１３，１５）を利用し、寄生容量が小さ
く、また温度及び電圧依存性の小さい容量素子Ｃ１が実
現できる。容量素子Ｃ１をより上層配線側に構成するこ
とにより、上層配線の影響を受け難い構成、容量補正の
リードタイムの短い構成が期待できる。
【００３８】図４は、本発明の第２実施形態に係る半導
体装置に含まれる容量素子の要部構成を示す断面図であ
る。第１実施形態と同様の箇所には同一の符号を付して
説明する。半導体基板１１上においてメタル多層配線技
術を適用した図示しない集積回路が構成されている。直
下のメタル配線層（図示せず）の層間絶縁膜１２１上に
おいて、所定のメタルパターン２３とこのメタルパター
ン２３上の所定領域に形成されたキャパシタ絶縁膜２４
及びその上の配線層メタル２５とで構成される容量素子
Ｃ２を有する。
体装置に含まれる容量素子の要部構成を示す断面図であ
る。第１実施形態と同様の箇所には同一の符号を付して
説明する。半導体基板１１上においてメタル多層配線技
術を適用した図示しない集積回路が構成されている。直
下のメタル配線層（図示せず）の層間絶縁膜１２１上に
おいて、所定のメタルパターン２３とこのメタルパター
ン２３上の所定領域に形成されたキャパシタ絶縁膜２４
及びその上の配線層メタル２５とで構成される容量素子
Ｃ２を有する。
【００３９】さらに、次の層間絶縁膜１２２を介し、上
層の配線層メタル２６により、容量素子Ｃ２としての引
き出し電極Ｔ23、Ｔ25がそれぞれ、例えばＷプラグによ
る各ビアＶＩＡを介して導出され構成されている。さら
に積層される絶縁膜や配線層などはここでは省略する。
層の配線層メタル２６により、容量素子Ｃ２としての引
き出し電極Ｔ23、Ｔ25がそれぞれ、例えばＷプラグによ
る各ビアＶＩＡを介して導出され構成されている。さら
に積層される絶縁膜や配線層などはここでは省略する。
【００４０】上記構成では、キャパシタ電極用に形成し
たメタルパターン２３の部分が容量素子Ｃ２における一
方のキャパシタ電極Ａを構成し、集積回路を構成する他
の配線層も形成する配線層メタル２５が容量素子Ｃ２に
おける他方のキャパシタ電極Ｂとなる。メタルパターン
２３に比べて配線層メタル２５の膜厚は大きい。配線層
メタル２５は低抵抗化のため膜厚は大きい方が有利であ
る。メタルパターン２３は配線層メタル２５のように長
距離引き回すことはなく、配線抵抗をそれほど厳しく制
御する必要がないので膜厚は小さくできる。また、段差
を小さくすることができ、平坦化し易い。
たメタルパターン２３の部分が容量素子Ｃ２における一
方のキャパシタ電極Ａを構成し、集積回路を構成する他
の配線層も形成する配線層メタル２５が容量素子Ｃ２に
おける他方のキャパシタ電極Ｂとなる。メタルパターン
２３に比べて配線層メタル２５の膜厚は大きい。配線層
メタル２５は低抵抗化のため膜厚は大きい方が有利であ
る。メタルパターン２３は配線層メタル２５のように長
距離引き回すことはなく、配線抵抗をそれほど厳しく制
御する必要がないので膜厚は小さくできる。また、段差
を小さくすることができ、平坦化し易い。
【００４１】また、上記キャパシタ絶縁膜２４は、シリ
コン酸化膜、シリコン窒化膜、酸化膜と窒化膜の積層な
ど、酸化膜系、窒化膜系から選ばれる誘電物質の単層ま
たは積層で構成される。
コン酸化膜、シリコン窒化膜、酸化膜と窒化膜の積層な
ど、酸化膜系、窒化膜系から選ばれる誘電物質の単層ま
たは積層で構成される。
【００４２】上記第２実施形態の構成においても、両電
極ともメタル（２３，２５）を利用した容量素子Ｃ２が
構成される。これにより、寄生容量が小さく、また温度
及び電圧依存性の小さい容量素子が実現される。メタル
パターン２３及び配線層メタル２５を上層配線側に近く
するような構成が可能なので、上層配線の影響を受け難
い構成、容量補正のリードタイムの短い構成が期待でき
る。
極ともメタル（２３，２５）を利用した容量素子Ｃ２が
構成される。これにより、寄生容量が小さく、また温度
及び電圧依存性の小さい容量素子が実現される。メタル
パターン２３及び配線層メタル２５を上層配線側に近く
するような構成が可能なので、上層配線の影響を受け難
い構成、容量補正のリードタイムの短い構成が期待でき
る。
【００４３】また、同一層（２６）による引き出し電極
Ｔ23、Ｔ25の設定により、接続の取り扱い、制御性に反
映させることができる。第１実施形態同様、層間絶縁膜
１２１，１２２それぞれは化学的機械的研磨による平坦
化処理層であり、素子精度向上に寄与する。
Ｔ23、Ｔ25の設定により、接続の取り扱い、制御性に反
映させることができる。第１実施形態同様、層間絶縁膜
１２１，１２２それぞれは化学的機械的研磨による平坦
化処理層であり、素子精度向上に寄与する。
【００４４】図５は、図４の第２実施形態構成を実現す
るための製造方法の要部を示す断面図である。図４と同
様の箇所には同一の符号を付して説明する。半導体基板
１１上のメタル多層配線技術を適用した集積回路（図示
せず）に関し、層間絶縁膜１２１上の所定領域にフォト
リソグラフィ技術を用いるなどしてキャパシタ電極用メ
タル２３を形成し、第１のキャパシタ電極Ａをパターニ
ングする。
るための製造方法の要部を示す断面図である。図４と同
様の箇所には同一の符号を付して説明する。半導体基板
１１上のメタル多層配線技術を適用した集積回路（図示
せず）に関し、層間絶縁膜１２１上の所定領域にフォト
リソグラフィ技術を用いるなどしてキャパシタ電極用メ
タル２３を形成し、第１のキャパシタ電極Ａをパターニ
ングする。
【００４５】次に、第１のキャパシタ電極Ａ上にキャパ
シタ絶縁膜２４を被覆する。キャパシタ絶縁膜２４は上
述したように所望の誘電物質をＣＶＤ法により形成す
る。さらに、このキャパシタ絶縁膜２４上に配線層ｎ
（ｎは任意の自然数）層メタル２５を形成する（破線部
含む）。
シタ絶縁膜２４を被覆する。キャパシタ絶縁膜２４は上
述したように所望の誘電物質をＣＶＤ法により形成す
る。さらに、このキャパシタ絶縁膜２４上に配線層ｎ
（ｎは任意の自然数）層メタル２５を形成する（破線部
含む）。
【００４６】次に、配線層ｎ層メタル２５及びキャパシ
タ絶縁膜２４について、フォトリソグラフィ技術を用い
るなどして他の配線を形成すると共に第１のキャパシタ
電極Ａ上に所定パターンとして残しそれ以外の破線部分
は除去する。これにより、キャパシタ絶縁膜２４と同一
パターンを持つキャパシタ電極Ｂが形成される。
タ絶縁膜２４について、フォトリソグラフィ技術を用い
るなどして他の配線を形成すると共に第１のキャパシタ
電極Ａ上に所定パターンとして残しそれ以外の破線部分
は除去する。これにより、キャパシタ絶縁膜２４と同一
パターンを持つキャパシタ電極Ｂが形成される。
【００４７】さらに、次の層間絶縁膜１２２を形成し、
ＣＭＰ（化学的機械的研磨）法による平坦化工程を減
る。その後、フォトリソグラフィ技術によりビア開口
し、例えばＷプラグによる各ビアＶＩＡを形成する。次
に、配線層ｎ＋１層メタル２６の形成から、フォトリソ
グラフィ技術を用いるなどして他の配線と共に容量素子
Ｃ２としての引き出し電極Ｔ23、Ｔ25をそれぞれパター
ニングする。さらに積層される絶縁膜や配線層などはこ
こでは省略する。
ＣＭＰ（化学的機械的研磨）法による平坦化工程を減
る。その後、フォトリソグラフィ技術によりビア開口
し、例えばＷプラグによる各ビアＶＩＡを形成する。次
に、配線層ｎ＋１層メタル２６の形成から、フォトリソ
グラフィ技術を用いるなどして他の配線と共に容量素子
Ｃ２としての引き出し電極Ｔ23、Ｔ25をそれぞれパター
ニングする。さらに積層される絶縁膜や配線層などはこ
こでは省略する。
【００４８】上記第２実施形態の方法によれば、両電極
ともメタル（２３，２５）を利用した容量素子Ｃ２が実
現できる。これにより、寄生容量が小さく、また温度及
び電圧依存性の小さい容量素子の製造が達成される。ｎ
層を上層配線側に近くするような設計にすれば、より上
層配線の影響を受け難い構成、容量補正のリードタイム
の短い構成が期待できる。
ともメタル（２３，２５）を利用した容量素子Ｃ２が実
現できる。これにより、寄生容量が小さく、また温度及
び電圧依存性の小さい容量素子の製造が達成される。ｎ
層を上層配線側に近くするような設計にすれば、より上
層配線の影響を受け難い構成、容量補正のリードタイム
の短い構成が期待できる。
【００４９】図６は、上述の第２実施形態における応用
例の要部構成を示す断面図である。第２実施形態と同様
の箇所には同一の符号を付して説明する。前記図４の第
２実施形態に比べて、メタルパターン２３、配線層メタ
ル２５及び引き出し電極Ｔ23、Ｔ25を含む配線層メタル
２６がハードマスク（酸化膜）ＨＭを介しての加工形成
となっていることが異なる。
例の要部構成を示す断面図である。第２実施形態と同様
の箇所には同一の符号を付して説明する。前記図４の第
２実施形態に比べて、メタルパターン２３、配線層メタ
ル２５及び引き出し電極Ｔ23、Ｔ25を含む配線層メタル
２６がハードマスク（酸化膜）ＨＭを介しての加工形成
となっていることが異なる。
【００５０】配線の微細化と共にメタル加工ではハード
マスク（酸化膜）ＨＭが多用され、加工精度を向上させ
る傾向がある。メタルを利用した容量素子の実現にはこ
のハードマスクＨＭは少なくとも部分的に除去される
（領域Ｄ２）。すなわち、メタルパターン２３のパター
ニング後、容量素子Ｃ２の形成領域を含むように領域Ｄ
２のハードマスクＨＭを選択的に除去する。その後、キ
ャパシタ絶縁膜２４の形成、ハードマスクＨＭを伴う配
線層メタル２５のパターニングがなされる。
マスク（酸化膜）ＨＭが多用され、加工精度を向上させ
る傾向がある。メタルを利用した容量素子の実現にはこ
のハードマスクＨＭは少なくとも部分的に除去される
（領域Ｄ２）。すなわち、メタルパターン２３のパター
ニング後、容量素子Ｃ２の形成領域を含むように領域Ｄ
２のハードマスクＨＭを選択的に除去する。その後、キ
ャパシタ絶縁膜２４の形成、ハードマスクＨＭを伴う配
線層メタル２５のパターニングがなされる。
【００５１】次に、層間絶縁膜１２２の形成、Ｗプラグ
による各ビアＶＩＡの形成を経て、ハードマスクＨＭを
伴った上層の配線層メタル２６のパターニングにより、
容量素子Ｃ２としての引き出し電極Ｔ23、Ｔ25がそれぞ
れ構成される。
による各ビアＶＩＡの形成を経て、ハードマスクＨＭを
伴った上層の配線層メタル２６のパターニングにより、
容量素子Ｃ２としての引き出し電極Ｔ23、Ｔ25がそれぞ
れ構成される。
【００５２】上記第２実施形態の応用例においても両電
極ともメタル（２３，２５）を利用し、寄生容量が小さ
く、また温度及び電圧依存性の小さい容量素子Ｃ２が実
現できる。容量素子Ｃ２をより上層配線側に構成するこ
とにより、上層配線の影響を受け難い構成、容量補正の
リードタイムの短い構成が期待できる。
極ともメタル（２３，２５）を利用し、寄生容量が小さ
く、また温度及び電圧依存性の小さい容量素子Ｃ２が実
現できる。容量素子Ｃ２をより上層配線側に構成するこ
とにより、上層配線の影響を受け難い構成、容量補正の
リードタイムの短い構成が期待できる。
【００５３】上記各実施形態及び製造方法によれば、信
号等を扱う上層配線の影響を極力避けるように設計で
き、メタル電極によって容量値を制御性良く与えること
ができる。また、温度干渉等による設計との誤差を容易
に補正できる範囲にすることが期待できる。すなわち、
設計誤差を補正したい場合、容量の製造工程が全体の最
終工程に近ければリードタイムが長く、調整が容易とな
る。
号等を扱う上層配線の影響を極力避けるように設計で
き、メタル電極によって容量値を制御性良く与えること
ができる。また、温度干渉等による設計との誤差を容易
に補正できる範囲にすることが期待できる。すなわち、
設計誤差を補正したい場合、容量の製造工程が全体の最
終工程に近ければリードタイムが長く、調整が容易とな
る。
【００５４】なお、容量素子Ｃ１，Ｃ２のうち、集積回
路に制約されない、メタルパターン（１５，２３）につ
いては通常の配線層とは別の金属を用いることもでき
る。また、キャパシタ絶縁膜（１４，２４）についても
その他様々考えられ、強誘電体特性を示す材料を用いて
もよい。
路に制約されない、メタルパターン（１５，２３）につ
いては通常の配線層とは別の金属を用いることもでき
る。また、キャパシタ絶縁膜（１４，２４）についても
その他様々考えられ、強誘電体特性を示す材料を用いて
もよい。
【００５５】
【発明の効果】以上説明したように本発明によれば、両
電極ともメタルを利用した容量素子が構成される。これ
により、寄生容量が小さく、また温度及び電圧依存性の
小さい容量素子が実現される。配線層メタルを上層配線
側に近くするような設計が可能なので、上層配線の影響
を受け難い高精度な構成、容量補正がし易い構成が期待
できる。この結果、容量値が制御性良く与えられ、リー
ドタイムの短い容量素子を有する半導体装置及びその製
造方法を提供することできる。
電極ともメタルを利用した容量素子が構成される。これ
により、寄生容量が小さく、また温度及び電圧依存性の
小さい容量素子が実現される。配線層メタルを上層配線
側に近くするような設計が可能なので、上層配線の影響
を受け難い高精度な構成、容量補正がし易い構成が期待
できる。この結果、容量値が制御性良く与えられ、リー
ドタイムの短い容量素子を有する半導体装置及びその製
造方法を提供することできる。
【図１】本発明の第１実施形態に係る半導体装置に含ま
れる容量素子の要部構成を示す断面図である。
れる容量素子の要部構成を示す断面図である。
【図２】図１の第１実施形態構成を実現するための製造
方法の要部を示す断面図である。
方法の要部を示す断面図である。
【図３】第１実施形態における応用例の要部構成を示す
断面図である。
断面図である。
【図４】本発明の第２実施形態に係る半導体装置に含ま
れる容量素子の要部構成を示す断面図である。
れる容量素子の要部構成を示す断面図である。
【図５】図４の第２実施形態構成を実現するための製造
方法の要部を示す断面図である。
方法の要部を示す断面図である。
【図６】第２実施形態における応用例の要部構成を示す
断面図である。
断面図である。
【図７】（ａ），（ｂ）は、それぞれ半導体集積回路に
設けられる従来の容量素子の構成を示す断面図である。
設けられる従来の容量素子の構成を示す断面図である。
１１…半導体基板
１２１，１２２…層間絶縁膜
１３，１６，２５，２６…配線層メタル
１４，２４…キャパシタ絶縁膜
１５，２３…メタルパターン
Ｃ１，Ｃ２…容量素子
Ｔ13，Ｔ15，Ｔ23，Ｔ25…引き出し電極
ＶＩＡ…ビア
ＨＭ…ハードマスク（酸化膜）
Claims (13)
- 【請求項１】 メタル多層配線技術を適用した集積回路
に関し、層間絶縁膜上における所定の配線層メタル上の
所定領域に形成されたキャパシタ絶縁膜及びその上の前
記所定の配線層メタル以降に設けられたメタルパターン
とで構成される容量素子を有することを特徴とする半導
体装置。 - 【請求項２】 前記所定の配線層メタルに比べて前記キ
ャパシタ絶縁膜上のメタルパターンの膜厚が小さいこと
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 メタル多層配線技術を適用した集積回路
に関し、層間絶縁膜上における所定のメタルパターンと
このメタルパターン上の所定領域に形成されたキャパシ
タ絶縁膜及びその上の配線層メタルとで構成される容量
素子を有することを特徴とする半導体装置。 - 【請求項４】 前記所定のメタルパターンに比べてキャ
パシタ絶縁膜上の配線層メタルの膜厚が大きいことを特
徴とする請求項３記載の半導体装置。 - 【請求項５】 前記容量素子としての引き出し電極がそ
れぞれビアを介して上層の同じ配線層メタルに繋がり構
成されていることを特徴とする請求項１〜４いずれか一
つに記載の半導体装置。 - 【請求項６】 前記キャパシタ絶縁膜は、酸化膜系、窒
化膜系、から選ばれる単層または積層であることを特徴
とする請求項１〜５いずれか一つに記載の半導体装置。 - 【請求項７】 メタル多層配線技術を適用した集積回路
に関し、層間絶縁膜上の所定の配線層ｎ（ｎは任意の自
然数）層メタルにより他の配線と共に第１のキャパシタ
電極をパターニングする工程と、 前記第１のキャパシタ電極上にキャパシタ絶縁膜を被覆
する工程と、 前記キャパシタ絶縁膜上に第２のキャパシタ電極用メタ
ルを形成する工程と、 前記第２のキャパシタ電極用メタル及びキャパシタ絶縁
膜を前記第１のキャパシタ電極上に所定パターンとして
残しそれ以外は除去する工程と、を具備したことを特徴
とする半導体装置の製造方法。 - 【請求項８】 前記第２のキャパシタ電極用メタル上を
覆うよう全体に次の層間絶縁膜を形成する工程と、 容量素子としての前記第１キャパシタ電極からの引き出
し電極及び前記第２のキャパシタ電極用メタルからの引
き出し電極をそれぞれビアを介して前記層間絶縁膜上の
配線層ｎ＋１層メタルでパターニング形成する工程と、
を具備したことを特徴とする請求項７記載の半導体装置
の製造方法。 - 【請求項９】 前記配線層の任意層メタルや前記キャパ
シタ電極用メタルはハードマスクを介してパターニング
されており、少なくとも前記キャパシタ絶縁膜または前
記ビアの形成時に前記ハードマスクは部分的に除去され
ることを特徴とする請求項７または８記載の半導体装置
の製造方法。 - 【請求項１０】 メタル多層配線技術を適用した集積回
路に関し、層間絶縁膜上に第１のキャパシタ電極用メタ
ルを形成する工程と、 前記第１のキャパシタ電極用メタル上に少なくともキャ
パシタ絶縁膜を被覆する工程と、 前記キャパシタ絶縁膜上に所定の配線層ｎ（ｎは任意の
自然数）層メタルにより他の配線と共に第２のキャパシ
タ電極をパターニングする工程と、を具備したことを特
徴とする半導体装置の製造方法。 - 【請求項１１】 前記配線層ｎ層メタル上を覆うよう全
体に次の層間絶縁膜を形成する工程と、 容量素子としての前記第１キャパシタ電極用メタルから
の引き出し電極及び前記第２のキャパシタ電極からの引
き出し電極をそれぞれビアを介して前記層間絶縁膜上の
配線層ｎ＋１層メタルでパターニング形成する工程と、
を具備したことを特徴とする請求項１０記載の半導体装
置の製造方法。 - 【請求項１２】 前記キャパシタ電極用メタルや前記配
線層の任意層メタルはハードマスクを介してパターニン
グされており、少なくとも前記キャパシタ絶縁膜及び前
記ビアの形成時に前記ハードマスクは部分的に除去され
ることを特徴とする請求項１０または１１記載の半導体
装置の製造方法。 - 【請求項１３】 少なくとも前記層間絶縁膜それぞれは
化学的機械的研磨による平坦化処理がなされることを特
徴とする請求項６〜１２いずれか一つに記載の半導体装
置の製造方法。
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| JP2001384640A JP2003188264A (ja) | 2001-12-18 | 2001-12-18 | 半導体装置及びその製造方法 |
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